JPS5853079A - Ｓｔｏスタツク制御方式 - Google Patents
Ｓｔｏスタツク制御方式Info
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- JPS5853079A JPS5853079A JP56152514A JP15251481A JPS5853079A JP S5853079 A JPS5853079 A JP S5853079A JP 56152514 A JP56152514 A JP 56152514A JP 15251481 A JP15251481 A JP 15251481A JP S5853079 A JPS5853079 A JP S5853079A
- Authority
- JP
- Japan
- Prior art keywords
- sto
- stack
- contents
- control
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- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＳＴＯスタック制御方式、特に複数の仮想空
間にまたがってアクセスできるようにされたデータ処理
システムにおいて、空間を指定する複数のコントロール
・レジスタの内容によってＳＴＯスタックを索引できる
よう構成されてあり、１つのコントロール・レジスタの
内容が変更された結果にもとづいて新らたなＳＴＯ・Ｉ
Ｄ ｔ ＳＴＯスタックに登録するに当って、ＳＴＯ
スタックのウェイ数の制限から旧ＳＴＯ・ＺＤＯ登録を
抹消する必要が生じた際に、上記ＳＴ０・１０が生成さ
れる時にハツシングが行なわれることに起因して、上記
抹消される旧ＳＴＯ・ＺＤの登録が他のコントロール・
レジスタの内容に対応する空間にもとづいたものである
場合に、当該抹消を禁止して、内容が変更されたコント
ロール−レジスタ側の空間にもとづ＜ｌ８ｓＴＯ・ＩＤ
＠の登録を抹消するようにしたＳＴＯスタック制御方式
に関するものである。
間にまたがってアクセスできるようにされたデータ処理
システムにおいて、空間を指定する複数のコントロール
・レジスタの内容によってＳＴＯスタックを索引できる
よう構成されてあり、１つのコントロール・レジスタの
内容が変更された結果にもとづいて新らたなＳＴＯ・Ｉ
Ｄ ｔ ＳＴＯスタックに登録するに当って、ＳＴＯ
スタックのウェイ数の制限から旧ＳＴＯ・ＺＤＯ登録を
抹消する必要が生じた際に、上記ＳＴ０・１０が生成さ
れる時にハツシングが行なわれることに起因して、上記
抹消される旧ＳＴＯ・ＺＤの登録が他のコントロール・
レジスタの内容に対応する空間にもとづいたものである
場合に、当該抹消を禁止して、内容が変更されたコント
ロール−レジスタ側の空間にもとづ＜ｌ８ｓＴＯ・ＩＤ
＠の登録を抹消するようにしたＳＴＯスタック制御方式
に関するものである。
従来から、多重仮想空間を取扱う多重仮想記憶方式が採
用されているデータ処理システムにおいては、ＳＴＯス
タックに上記各仮想空間に対応する５ＴＯ−ＩＤｔ登録
しておき、空間が切替えられた際に、上記ＳＴＯスタッ
クを索引し、索引されたＳ Ｔ Ｏ−’ Ｉ ＤをＴＬ
Ｂに供給して、ＴＬＢ上に当該ＳＴＯ・ＩＤを実アドレ
ス争仮想アドレス対応情報と一緒に格納せしめておくよ
うにされる。
用されているデータ処理システムにおいては、ＳＴＯス
タックに上記各仮想空間に対応する５ＴＯ−ＩＤｔ登録
しておき、空間が切替えられた際に、上記ＳＴＯスタッ
クを索引し、索引されたＳ Ｔ Ｏ−’ Ｉ ＤをＴＬ
Ｂに供給して、ＴＬＢ上に当該ＳＴＯ・ＩＤを実アドレ
ス争仮想アドレス対応情報と一緒に格納せしめておくよ
うにされる。
しかし、例えば２つの仮想空間にまたがってアクセスで
きるようにしたデータ処理システムにおいては、換言す
ると仮想空間の最大の大きさが定まっていることから２
つの仮想空間を結合して１つのより大きい超大仮想空間
とみなし、当該超大仮想空間が利用されるいわば超大仮
想記憶方式をとるデータ処理システムにおいては、上記
ＳＴＯスタックをアクセスするコントロール−レジスタ
が２個もうけられ、各コントロール・レジスタの内容に
よって夫々ＳＴＯスタックが索引される形となる。
きるようにしたデータ処理システムにおいては、換言す
ると仮想空間の最大の大きさが定まっていることから２
つの仮想空間を結合して１つのより大きい超大仮想空間
とみなし、当該超大仮想空間が利用されるいわば超大仮
想記憶方式をとるデータ処理システムにおいては、上記
ＳＴＯスタックをアクセスするコントロール−レジスタ
が２個もうけられ、各コントロール・レジスタの内容に
よって夫々ＳＴＯスタックが索引される形となる。
一方上記ＳＴＯスタックＦｉＳＴＯ・ＩＤを登録するに
当っては、コントロール・レジスタの内容をハツシング
処理した形で５ＴＯ−ＩＤが生成されるために、コント
ロール・レジスタの内容が異なっているにも拘らず生成
されたＳＴＯ＠ＩＤが同じ値をとることが生じる。この
ためにＳＴＯスタック内を例えばアップ側とダウン側と
の２ウエイとし、同じ値をとるＳＴＯ・ＩＤを２個分だ
けＳＴＯスタック上に抽出可能に登録できるようにして
おき、更に新しく同じ値をとる５ＴＯ−ＩＤを登録する
必要が生じた際に、上記光から存在する２個分の旧ＳＴ
Ｏ・ＩＤの登録のうちいずれかより旧い方を抹消するよ
うにされる。なお本明細書においては、元から登録され
ている２個のｓ’ｒｏ−ＩＤについて、より最近利用さ
れたものをホット（ＨＯＴ）と呼び他方をコールド（Ｃ
ＯＬＤ）と呼ぶことにする。
当っては、コントロール・レジスタの内容をハツシング
処理した形で５ＴＯ−ＩＤが生成されるために、コント
ロール・レジスタの内容が異なっているにも拘らず生成
されたＳＴＯ＠ＩＤが同じ値をとることが生じる。この
ためにＳＴＯスタック内を例えばアップ側とダウン側と
の２ウエイとし、同じ値をとるＳＴＯ・ＩＤを２個分だ
けＳＴＯスタック上に抽出可能に登録できるようにして
おき、更に新しく同じ値をとる５ＴＯ−ＩＤを登録する
必要が生じた際に、上記光から存在する２個分の旧ＳＴ
Ｏ・ＩＤの登録のうちいずれかより旧い方を抹消するよ
うにされる。なお本明細書においては、元から登録され
ている２個のｓ’ｒｏ−ＩＤについて、より最近利用さ
れたものをホット（ＨＯＴ）と呼び他方をコールド（Ｃ
ＯＬＤ）と呼ぶことにする。
上記の如き抹消処理が従来から行なわれているが、本発
明が適用される如き２つの仮想空間にまたがってアクセ
スできるようにしたデータ処理装置においては、上記２
個存在する一方のコントロール・レジスタ人の内容が変
更された結果において新しいＳＴＯ・ＩＤが登録される
際に、上記コールド側の旧ＳＴＯ・ＩＤがたまたま他方
のコントロール・レジスタＢｌｌに対応して生成された
ＳＴＯ・ＩＤであることが生じる。このような場合、当
該５ＴＯ−ＩＤの登録を抹消することは不都合であり、
当該５ＴＯ−ＩＤがコールド側に該当しても空間が切替
えられた側即ちコントロール・レジスタＡ側に対応して
生成されたＳ Ｔ Ｏ−ＩＤ（ホット側）の登録を抹消
することが望まれる物本発明は上記の点を考慮し九ＳＴ
Ｏスタック制御方式を提供することを目的としており、
本発明のＳＴＯスタック制御方式は、仮想空間に対応し
てセットされるコントロール争レジスタの内容に対して
ハツシングとほどこした結果を登録するｓ’ｒ。
明が適用される如き２つの仮想空間にまたがってアクセ
スできるようにしたデータ処理装置においては、上記２
個存在する一方のコントロール・レジスタ人の内容が変
更された結果において新しいＳＴＯ・ＩＤが登録される
際に、上記コールド側の旧ＳＴＯ・ＩＤがたまたま他方
のコントロール・レジスタＢｌｌに対応して生成された
ＳＴＯ・ＩＤであることが生じる。このような場合、当
該５ＴＯ−ＩＤの登録を抹消することは不都合であり、
当該５ＴＯ−ＩＤがコールド側に該当しても空間が切替
えられた側即ちコントロール・レジスタＡ側に対応して
生成されたＳ Ｔ Ｏ−ＩＤ（ホット側）の登録を抹消
することが望まれる物本発明は上記の点を考慮し九ＳＴ
Ｏスタック制御方式を提供することを目的としており、
本発明のＳＴＯスタック制御方式は、仮想空間に対応し
てセットされるコントロール争レジスタの内容に対して
ハツシングとほどこした結果を登録するｓ’ｒ。
スタックをそなえると共に、上記コントロール番レジス
タの内容が変更された際に上記ＳＴＯスタックヲ索引し
、既にＳＴＯスタックに該当するＳＴＯ・ＩＤが登録さ
れている場合には当Ｍ ＳＴＯスタックによって変換さ
れｆｔ５ＴＯ−ＩＤｔＴＬＢに転送し、かつ上記ＳＴＯ
スタックに登録されていない場合には新規に５ＴＯ−Ｉ
Ｄを生成して当該ＳＴＯスタックに登録し友上で上記Ｔ
ＬＢに転送するよう制御されあわせて新規に登録された
５ＴＯ−ＩＤと同じ値をもつ旧５ＴＯ−ＩＤが登録され
ているとき上記ＳＴＯスタックに与えられているウェイ
数を超える場合に当該用５ＴＯ−ＩＤの登録の少なくと
も１つを抹消するよう制御される８ＴＯスタック制御方
式において、複数の仮想空間の夫々に対応する複数のプ
ントロール・レジスタの内容によって上記ＳＴＯスタッ
クが索引されるよう構成すると共に、いずれか１つのコ
ントロール・レジスタ人の内容が変更された際に上記抹
消される旧ＳＴＯ・ＩＤの登録が上記コントロール・レ
ジスタＡの内容で指示されていた旧空間以外の空間に対
応する旧ＳＴＯ・１０の登録である場合に、当該旧５Ｔ
Ｏ−ＩＤの登録の抹消を禁止して上記ｎ９間に対応する
旧ＳＴＯ・ＩＤの登録の抹消を行うように制御すること
を特徴としている。以下図面を参照しつつ説明する。
タの内容が変更された際に上記ＳＴＯスタックヲ索引し
、既にＳＴＯスタックに該当するＳＴＯ・ＩＤが登録さ
れている場合には当Ｍ ＳＴＯスタックによって変換さ
れｆｔ５ＴＯ−ＩＤｔＴＬＢに転送し、かつ上記ＳＴＯ
スタックに登録されていない場合には新規に５ＴＯ−Ｉ
Ｄを生成して当該ＳＴＯスタックに登録し友上で上記Ｔ
ＬＢに転送するよう制御されあわせて新規に登録された
５ＴＯ−ＩＤと同じ値をもつ旧５ＴＯ−ＩＤが登録され
ているとき上記ＳＴＯスタックに与えられているウェイ
数を超える場合に当該用５ＴＯ−ＩＤの登録の少なくと
も１つを抹消するよう制御される８ＴＯスタック制御方
式において、複数の仮想空間の夫々に対応する複数のプ
ントロール・レジスタの内容によって上記ＳＴＯスタッ
クが索引されるよう構成すると共に、いずれか１つのコ
ントロール・レジスタ人の内容が変更された際に上記抹
消される旧ＳＴＯ・ＩＤの登録が上記コントロール・レ
ジスタＡの内容で指示されていた旧空間以外の空間に対
応する旧ＳＴＯ・１０の登録である場合に、当該旧５Ｔ
Ｏ−ＩＤの登録の抹消を禁止して上記ｎ９間に対応する
旧ＳＴＯ・ＩＤの登録の抹消を行うように制御すること
を特徴としている。以下図面を参照しつつ説明する。
第１図は本発明の一実施例構成を示し、第２図はＳＴＯ
・ＩＤの一実施例フォーマット、第３図は８ＴＯスタツ
ク内に格納される制御情報ＣＮＴの一実施例フォーマッ
ト、第４図は第１図図示の抹消処理部における抹消８Ｔ
Ｏ・ＩＤ決定処理の一実施例を説明する説明図を示す。
・ＩＤの一実施例フォーマット、第３図は８ＴＯスタツ
ク内に格納される制御情報ＣＮＴの一実施例フォーマッ
ト、第４図は第１図図示の抹消処理部における抹消８Ｔ
Ｏ・ＩＤ決定処理の一実施例を説明する説明図を示す。
第１図において、１はプライマリ・コントロール・レジ
スタ、２は七カンダリφコントロール・レジスタ、３は
例えばベージ・サイズやセグメントΦサイズを与える◆
０コントロール・レジスタ、４はＳＴＯスタック、５−
’［ＪはＳＴＯスタックの上部ウェイ部分、５−Ｄは同
じく下部ウェイ部分、６はコントロール嗜レジスタｌま
たは２の内容に対応するＳＴＯ・ＩＤが格納される領域
、７はコントロール・レジスタ３の内容が格納される領
域、８は制御情報ＣＮＴが格納される領域、９はハツシ
ング処理部、１ｏＦｉウ工イ指示部、１１はファウンド
処理部であってコントロール・レジスタ１または２の内
容が変更されたときに該当するｓＴｏ・ＩＤの登録がＳ
ＴＯスタック番上に存在しているか否かなどを判定する
もの、１２は論理回路部、１３−１お！び１３−２は夫
＃ ５ＴＯ−ＩＤ −１＝ ット・レジスタであってＳ
ＴＯスタック４によって変換されたＳＴＯ・ＩＤがセッ
トされるもの、 １４−１および１４−２は夫々マツチ
ング部、１５．１６は夫々インポインタ（セレクタ）、
１フはアウトポインタ（セレクタ）、１８は抹消処理部
、１９はビット附加部を表わしている。
スタ、２は七カンダリφコントロール・レジスタ、３は
例えばベージ・サイズやセグメントΦサイズを与える◆
０コントロール・レジスタ、４はＳＴＯスタック、５−
’［ＪはＳＴＯスタックの上部ウェイ部分、５−Ｄは同
じく下部ウェイ部分、６はコントロール嗜レジスタｌま
たは２の内容に対応するＳＴＯ・ＩＤが格納される領域
、７はコントロール・レジスタ３の内容が格納される領
域、８は制御情報ＣＮＴが格納される領域、９はハツシ
ング処理部、１ｏＦｉウ工イ指示部、１１はファウンド
処理部であってコントロール・レジスタ１または２の内
容が変更されたときに該当するｓＴｏ・ＩＤの登録がＳ
ＴＯスタック番上に存在しているか否かなどを判定する
もの、１２は論理回路部、１３−１お！び１３−２は夫
＃ ５ＴＯ−ＩＤ −１＝ ット・レジスタであってＳ
ＴＯスタック４によって変換されたＳＴＯ・ＩＤがセッ
トされるもの、 １４−１および１４−２は夫々マツチ
ング部、１５．１６は夫々インポインタ（セレクタ）、
１フはアウトポインタ（セレクタ）、１８は抹消処理部
、１９はビット附加部を表わしている。
ＳＴＯスタック４内には、コントロール・レジスタ１ｔ
たは２にセットされた内容即ち仮想空間を指示する値や
φ０コントロール・レジスタ３の内容や制御情報ＣＮＴ
が次の如く格納される。即ち、コントロール・レジスタ
１ｔたは２の内容がインポインタ１５によって選択され
、その選択された内容をノ・ツシング処理部９により／
Ｓラッシングた結果と上記ウェイ指示部１０によって指
示された結果とによって決定されるロケーションに、上
記選択され九内容とコントロール・レジスタ３の内容と
制御情報ＣＮＴとが格納される。最初上記上部ウェイ部
分５−Ｕ側に格納されるように指示ｉれるが、該当する
ロケーション上に既に他のものが格納されていれば、上
記下部ウェイ部分５−Ｄに格納される。なお、上部ウェ
イ部分と下部ウェイ部分との両者に既に他のものが格納
されていれば、後述するＣＲ１／ＣＲ７ＦＬＡＧが論理
「１」となり、この場合にはＳＴＯスタック・フルを示
し、本発明にいう抹消処理が行なわれる。
たは２にセットされた内容即ち仮想空間を指示する値や
φ０コントロール・レジスタ３の内容や制御情報ＣＮＴ
が次の如く格納される。即ち、コントロール・レジスタ
１ｔたは２の内容がインポインタ１５によって選択され
、その選択された内容をノ・ツシング処理部９により／
Ｓラッシングた結果と上記ウェイ指示部１０によって指
示された結果とによって決定されるロケーションに、上
記選択され九内容とコントロール・レジスタ３の内容と
制御情報ＣＮＴとが格納される。最初上記上部ウェイ部
分５−Ｕ側に格納されるように指示ｉれるが、該当する
ロケーション上に既に他のものが格納されていれば、上
記下部ウェイ部分５−Ｄに格納される。なお、上部ウェ
イ部分と下部ウェイ部分との両者に既に他のものが格納
されていれば、後述するＣＲ１／ＣＲ７ＦＬＡＧが論理
「１」となり、この場合にはＳＴＯスタック・フルを示
し、本発明にいう抹消処理が行なわれる。
このことについては後述される。
上記ハツシング処理部９によってノーツシングされた結
果は第２図に示す如き例えば８ビツトの５ＴＯ−ＩＤに
示す所のビット「１」ないしビット「６」に対応するも
のであシ、ビット附加部１９によって第２図図示のビッ
トｒＦＪとビット「０」とが附加されて５ＴＯ−ＩＤと
なる。なお、ビットｒＦＪはＳＴＯスタックΦフルの場
合に旧５ＴＯ−ＩＤを抹消するとき反転されるように利
用される。
果は第２図に示す如き例えば８ビツトの５ＴＯ−ＩＤに
示す所のビット「１」ないしビット「６」に対応するも
のであシ、ビット附加部１９によって第２図図示のビッ
トｒＦＪとビット「０」とが附加されて５ＴＯ−ＩＤと
なる。なお、ビットｒＦＪはＳＴＯスタックΦフルの場
合に旧５ＴＯ−ＩＤを抹消するとき反転されるように利
用される。
ビット「０」は上記上部ウェイ部分５−Ｕと下部ウェイ
部分５−Ｄとの夫々の格納位置に対応づけられて２つの
ＳＴＯ・ＩＤ相互間を区別するために用いられる。ビッ
ト「１」ないしビット「６」はコントロール・レジスタ
１ｔたは２の内容ヲハツシングした結果に対応している
。
部分５−Ｄとの夫々の格納位置に対応づけられて２つの
ＳＴＯ・ＩＤ相互間を区別するために用いられる。ビッ
ト「１」ないしビット「６」はコントロール・レジスタ
１ｔたは２の内容ヲハツシングした結果に対応している
。
上述の如＜、ＳＴＯスタック番上には、システムにおい
て使用されたことのある各仮想空間に対応したＳＴＯ・
ＩＤが登録されている０表お図示の場合にはコントロー
ル・レジスタ１又は２と３との内容がＳＴＯスタック４
上に格納され、該当する内容をアクセスするアドレスが
ＳＴＯ・ＩＤに対応するものとなっていφような形で８
ＴＯ・ＩＤがＳＴＯスタックに登録される。
て使用されたことのある各仮想空間に対応したＳＴＯ・
ＩＤが登録されている０表お図示の場合にはコントロー
ル・レジスタ１又は２と３との内容がＳＴＯスタック４
上に格納され、該当する内容をアクセスするアドレスが
ＳＴＯ・ＩＤに対応するものとなっていφような形で８
ＴＯ・ＩＤがＳＴＯスタックに登録される。
上記の状態のもとで、例えばコントロール・レジスタ１
の内容が変更されたとする。この場合、コントロール会
レジスタ１の内容力、インポインタ１５によって選択さ
れ、ノーツシｙグ処理部９によってハツシングされてＳ
ＴＯスタック番の例えば上部ウェイ部分５−Ｕが最初に
アクセスされる。
の内容が変更されたとする。この場合、コントロール会
レジスタ１の内容力、インポインタ１５によって選択さ
れ、ノーツシｙグ処理部９によってハツシングされてＳ
ＴＯスタック番の例えば上部ウェイ部分５−Ｕが最初に
アクセスされる。
そして、ＳＴＯスタック４の上部ウェイ部分１５−Ｕか
ら読出され九内容即ち領域６と領域フとの内容が、当該
アクセス時点のコントロール・レジスタ１と３との内容
と一致しているか否かがファウ／ド処理部１１にて判定
される。そして一致していれば、そのときのノ・ツシン
グ処理部９の出力が該当するＳＴＯ・ＩＤのビットｌ”
’ＩＪないしビット「６」之して抽出される。なおビッ
トｒＦＪとビット「０」とは論理回路部１２の処理（後
述）にもとづいてビット附加部１９において附加される
。
ら読出され九内容即ち領域６と領域フとの内容が、当該
アクセス時点のコントロール・レジスタ１と３との内容
と一致しているか否かがファウ／ド処理部１１にて判定
される。そして一致していれば、そのときのノ・ツシン
グ処理部９の出力が該当するＳＴＯ・ＩＤのビットｌ”
’ＩＪないしビット「６」之して抽出される。なおビッ
トｒＦＪとビット「０」とは論理回路部１２の処理（後
述）にもとづいてビット附加部１９において附加される
。
上記上部ウェイ部分５−Ｕから読出されたものが当該時
点のコントロール・レジスタ１と３との内容と一致した
場合でも一致しない場合でも、次いでＳＴＯスタック４
の下部ウェイ部分５−Ｄがアクセスされる。上部ウェイ
部分５−Ｕでも下部ウェイ部分５−Ｄでも共に一致しな
い場合には、ファウンド処理部１１はノットｅファウン
ドを論理回路部１２に通知する。
点のコントロール・レジスタ１と３との内容と一致した
場合でも一致しない場合でも、次いでＳＴＯスタック４
の下部ウェイ部分５−Ｄがアクセスされる。上部ウェイ
部分５−Ｕでも下部ウェイ部分５−Ｄでも共に一致しな
い場合には、ファウンド処理部１１はノットｅファウン
ドを論理回路部１２に通知する。
ファウンド処理部１１がファントを発したとき（上記に
おいて一致したとき）、論理回路部１２は、ビットｒＦ
Ｊとビット「０」とを附加するよう指示すると共にＳＴ
Ｏ＠ＩＤセット・レジスタ１３−１に対してセット指示
を発し、ＳＴＯスタック４を用いて変換された結果０８
ＴＯ−ＩＤがレジスタ１３−１にセットされる。そして
、ＴＬＢに対して当該５ＴＯ−ＩＤが通知される。
おいて一致したとき）、論理回路部１２は、ビットｒＦ
Ｊとビット「０」とを附加するよう指示すると共にＳＴ
Ｏ＠ＩＤセット・レジスタ１３−１に対してセット指示
を発し、ＳＴＯスタック４を用いて変換された結果０８
ＴＯ−ＩＤがレジスタ１３−１にセットされる。そして
、ＴＬＢに対して当該５ＴＯ−ＩＤが通知される。
コントロール拳レジスタ２の内容が変更された場合にお
いても同様である。なお、上記ファウンドとなった場合
には、論理回路部１２はそのとき読出された一致を生じ
九個の内容中の制御情報（嬉３図）におけるホット／コ
ールド・ビット（Ｈ／Ｃ）をホットを指示するようにし
、一致しなかつた側の内容中の制御情報に対してコール
ドを指示するようにした上で、ＳＴＯスタック番上に書
き戻す。
いても同様である。なお、上記ファウンドとなった場合
には、論理回路部１２はそのとき読出された一致を生じ
九個の内容中の制御情報（嬉３図）におけるホット／コ
ールド・ビット（Ｈ／Ｃ）をホットを指示するようにし
、一致しなかつた側の内容中の制御情報に対してコール
ドを指示するようにした上で、ＳＴＯスタック番上に書
き戻す。
なお、第３図は制御情報ＣＮＴの一実施例７オー１ツト
を示している。そしてｒｃＲ１／ＣＲフ」ビットはコン
トロール・レジスタ１ｍに対応するものかコントロール
・レジスタ２ｉＩに対応するものかを指示する。仮に、
このビットがｌＯ＠なるコントロール・レジスタＩｌｌ
” ｌ ”ナラコントロール・レジスタ２側とする。ｒ
ＶＪビットは当該内容が有効のものか無効のものかを指
示する。「Ｈ／ＣＪピットは上述のホットかコールドか
を指示する。そしてｒＦＪビットは、ＳＴＯスタック・
フル（両ウェイともＶｇｌｔａ）で、ノット−ファント
の時、このビットを反転して、ＳＴＯスタック４、及び
ＳＴＯ＠ＩＤセットレジスタ１３−１又は１３−２にセ
ットされる。
を示している。そしてｒｃＲ１／ＣＲフ」ビットはコン
トロール・レジスタ１ｍに対応するものかコントロール
・レジスタ２ｉＩに対応するものかを指示する。仮に、
このビットがｌＯ＠なるコントロール・レジスタＩｌｌ
” ｌ ”ナラコントロール・レジスタ２側とする。ｒ
ＶＪビットは当該内容が有効のものか無効のものかを指
示する。「Ｈ／ＣＪピットは上述のホットかコールドか
を指示する。そしてｒＦＪビットは、ＳＴＯスタック・
フル（両ウェイともＶｇｌｔａ）で、ノット−ファント
の時、このビットを反転して、ＳＴＯスタック４、及び
ＳＴＯ＠ＩＤセットレジスタ１３−１又は１３−２にセ
ットされる。
上記の如く例えばコントロール・レジスタ１の内容が変
更された結果にもとづ＜ｓＴｏスタック４に対する索引
において、上記上部ウェイ部分５−Ｕからの読出し内容
と上記下部ウェイ部分５−Ｄからの読出し内容との両者
について共にＶα１ｉ（Ｌで共に７アンド処理部１１が
ノット・ファウンドを発した場合には、その時点のフン
トロール・レジスタｌの内存にもとづいて新しい登録が
行なわれる。即ち、ＳＴＯスタック４における１つのロ
ケーション即ちハツシング処理部９の出力によって指示
されるロケーションに、コントロール・レジスタｌの内
容などが新しく書込まれる。
更された結果にもとづ＜ｓＴｏスタック４に対する索引
において、上記上部ウェイ部分５−Ｕからの読出し内容
と上記下部ウェイ部分５−Ｄからの読出し内容との両者
について共にＶα１ｉ（Ｌで共に７アンド処理部１１が
ノット・ファウンドを発した場合には、その時点のフン
トロール・レジスタｌの内存にもとづいて新しい登録が
行なわれる。即ち、ＳＴＯスタック４における１つのロ
ケーション即ちハツシング処理部９の出力によって指示
されるロケーションに、コントロール・レジスタｌの内
容などが新しく書込まれる。
該書込まれた内容における制御情報ＣＮＴ内のｒＨ／Ｃ
Ｊビットがホットとされることは言う壕でもなく、上部
ウェイ部分５−Ｕか下部ウェイ部分５−Ｄかのいずれか
１つに既に他の格納内容が存在していた場合には、当骸
格納内容九対するｒＨ／Ｃｌビットはコールドにされる
。
Ｊビットがホットとされることは言う壕でもなく、上部
ウェイ部分５−Ｕか下部ウェイ部分５−Ｄかのいずれか
１つに既に他の格納内容が存在していた場合には、当骸
格納内容九対するｒＨ／Ｃｌビットはコールドにされる
。
上記新しい書込みに当って、上記ウェイ部分５−Ｕを５
−Ｄとの両者に他の格納内容が格納されているときには
、即ち新しく登録する８ＴＯ・ＩＤと同じ値（ビット「
１」ないし「６」において）をもつ旧８ＴＯ・ＩＤが２
個分登録されているときには、当＃２つの旧ＳＴＯ・Ｉ
Ｄの一方の登録がＳＴＯスタック４から抹消される。こ
の場合、論理回路部１２は、いずれかｒ Ｈ／ＣＪビッ
トがコールドを示している側について上記ｒｃＲ１／Ｃ
Ｒ７Ｊビットの内容を参照し、当該ビットが例えばコン
トロール・レジスタ１側に対応していればそのときの５
ＴＯ−ＩＤを８ＴＯ・ＩＤ セットｅレジスタ１３−
１にセットし、その逆であればレジスタ１３−２にセッ
トする。一方新しい登録を行なうべく生成されたＳＴＯ
・ＩＤをマツチング部１４−１と１４−２とに供給する
。そして、マツチング部１４−１は、新しく登録される
ＳＴＯ・ＩＤがコントロール・レジスタ２＠の内容の変
更に起因して生成されたものであるときに、レジスタ１
３−１の内容と一致するか否かを調べ、一致していれば
「不可」信号を発する。またマツチング部１４−２は、
同じく新しく登録される５ＴＯ−ＩＤがコントロール拳
レジスタｌ側の内容の変更に起因して生成されたもので
あるときに、レジスタ１３−２の内容と一致するか否か
を調べ、一致していれば「不可」信号を発する。
−Ｄとの両者に他の格納内容が格納されているときには
、即ち新しく登録する８ＴＯ・ＩＤと同じ値（ビット「
１」ないし「６」において）をもつ旧８ＴＯ・ＩＤが２
個分登録されているときには、当＃２つの旧ＳＴＯ・Ｉ
Ｄの一方の登録がＳＴＯスタック４から抹消される。こ
の場合、論理回路部１２は、いずれかｒ Ｈ／ＣＪビッ
トがコールドを示している側について上記ｒｃＲ１／Ｃ
Ｒ７Ｊビットの内容を参照し、当該ビットが例えばコン
トロール・レジスタ１側に対応していればそのときの５
ＴＯ−ＩＤを８ＴＯ・ＩＤ セットｅレジスタ１３−
１にセットし、その逆であればレジスタ１３−２にセッ
トする。一方新しい登録を行なうべく生成されたＳＴＯ
・ＩＤをマツチング部１４−１と１４−２とに供給する
。そして、マツチング部１４−１は、新しく登録される
ＳＴＯ・ＩＤがコントロール・レジスタ２＠の内容の変
更に起因して生成されたものであるときに、レジスタ１
３−１の内容と一致するか否かを調べ、一致していれば
「不可」信号を発する。またマツチング部１４−２は、
同じく新しく登録される５ＴＯ−ＩＤがコントロール拳
レジスタｌ側の内容の変更に起因して生成されたもので
あるときに、レジスタ１３−２の内容と一致するか否か
を調べ、一致していれば「不可」信号を発する。
第１図図示抹消処理部１８は、第４図に示す如＜ 、（
＋）コントロール・レジスタ１と２とのいスレの内容の
変更に起因して抹消処理が生じたか（第４図図示におい
て例えばＣＲＩとあるのはコントロール・レジスタｌの
内容変更に起因したことを示す）、（ｉｔ）ｒ ＣＲＩ
／ＣＲ７ＦＬＡＧＪ ビットが論理ｒｌＪ２＞（論理「
１」は、）１ツシング処理部９により、ハツシングした
結果と、ウェイ指示部１０によって指示された結果とに
よって決定される。上部ウェイ部分５−Ｕ下部ウェイ部
分５−Ｄに、ｒＣＲＩ／ＣＲ７Ｊビットが、以下に示す
ように登録されていたことを意味する。
＋）コントロール・レジスタ１と２とのいスレの内容の
変更に起因して抹消処理が生じたか（第４図図示におい
て例えばＣＲＩとあるのはコントロール・レジスタｌの
内容変更に起因したことを示す）、（ｉｔ）ｒ ＣＲＩ
／ＣＲ７ＦＬＡＧＪ ビットが論理ｒｌＪ２＞（論理「
１」は、）１ツシング処理部９により、ハツシングした
結果と、ウェイ指示部１０によって指示された結果とに
よって決定される。上部ウェイ部分５−Ｕ下部ウェイ部
分５−Ｄに、ｒＣＲＩ／ＣＲ７Ｊビットが、以下に示す
ように登録されていたことを意味する。
つまり、どちらか一方のウェイ部分にコントロール・レ
ジスタ１側の内容が他方のウェイ部分にコントロール、
レジスタ２１１Ｉｌの内容が登録されていたことを意味
する）、 （１１１）論理「１」の場合にマツチング部
１４−１と１４−２とのいずれかが「不可」信号を発し
たかにもとづいて、抹消すべき５ＴＯ−ＩＤの登録を決
定する。
ジスタ１側の内容が他方のウェイ部分にコントロール、
レジスタ２１１Ｉｌの内容が登録されていたことを意味
する）、 （１１１）論理「１」の場合にマツチング部
１４−１と１４−２とのいずれかが「不可」信号を発し
たかにもとづいて、抹消すべき５ＴＯ−ＩＤの登録を決
定する。
上記「不可」信号が発せられない場合には、第４図図示
の如く、上述のｒ Ｈ／ＣＪビットがコールドとなって
いる側の登録を抹消すべきものと決定する。また「不可
」信号が発せられた場合には、コントロール・レジスタ
１の内容変更に起因していれば、上述のｒＣＲＩ／ＣＲ
７Ｊビットがコントロール・レジスタｌの側を示してい
た方の登録を抹消シ、コントロール龜レジスタ２の内容
変更に起因していれば、上述のｒｃＲ１／ＣＲフ」ビッ
トがコｙ ） ａ−ル・レジスタ２の側を示していた方
の登録を抹消するように決定する。
の如く、上述のｒ Ｈ／ＣＪビットがコールドとなって
いる側の登録を抹消すべきものと決定する。また「不可
」信号が発せられた場合には、コントロール・レジスタ
１の内容変更に起因していれば、上述のｒＣＲＩ／ＣＲ
７Ｊビットがコントロール・レジスタｌの側を示してい
た方の登録を抹消シ、コントロール龜レジスタ２の内容
変更に起因していれば、上述のｒｃＲ１／ＣＲフ」ビッ
トがコｙ ） ａ−ル・レジスタ２の側を示していた方
の登録を抹消するように決定する。
なお、抹消処理部１８の構成は、簡単なメモリ手段によ
って容易に達成できる。
って容易に達成できる。
上述の如く、ＳｒＯスタック４にて登録が抹消された場
合には、言うまでもなく、抹消されたＳＴＯ・ＩＤに該
当する仮想空間については、当面データ処理システムに
おける処理から祉ずされたことを意味し、ＴＬＢ上に存
在している実アドレス・論理アドレス対応は無効なもの
となり、ＴＬＢ上で無効処理が行なわれることとなる。
合には、言うまでもなく、抹消されたＳＴＯ・ＩＤに該
当する仮想空間については、当面データ処理システムに
おける処理から祉ずされたことを意味し、ＴＬＢ上に存
在している実アドレス・論理アドレス対応は無効なもの
となり、ＴＬＢ上で無効処理が行なわれることとなる。
なお、上記論理回路部１２の処理を簡単にまとめて説明
すると次の如くなる。即ち、 （１） ＨＯＴ／Ｃ０ＬＤコントロール。
すると次の如くなる。即ち、 （１） ＨＯＴ／Ｃ０ＬＤコントロール。
上部ウェイ部分５−Ｕと下部ウェイ部分５−Ｄとの内容
を読出したとき、ｒＨ／Ｃｌビットの更新と、ＳＴＯス
タック・フルでありかつノット・ファウンドの場合にお
けるコールド側を抽出する処理。
を読出したとき、ｒＨ／Ｃｌビットの更新と、ＳＴＯス
タック・フルでありかつノット・ファウンドの場合にお
けるコールド側を抽出する処理。
（ｉｔ） フリッパ・コントロール。
ＳＴＯスタック・フルでノット・ファウンドの場合にビ
ットｒＦＪを反転させて５ＴＯ−ＩＤセット・レジスタ
及びＳＴＯスタックにセットせしめる処理。
ットｒＦＪを反転させて５ＴＯ−ＩＤセット・レジスタ
及びＳＴＯスタックにセットせしめる処理。
（ｌｌｌ） ハＩＪツド・コントロール。
ＳＴＯスタックから読出された内容が有効か無効かを判
断する処理。
断する処理。
（Ｉ値 ｒｃＲ１／ＣＲ７ＦＬＡＧＪコントロール。
上部ウェイ部分５−Ｕと下部ウェイ部分５−Ｄから読出
されたｒｃＲ１／ＣＲマ」ビットの内容によりｒｃＲ１
／（Ｒ７ＦＬｈＧＪビットをセットする処理。
されたｒｃＲ１／ＣＲマ」ビットの内容によりｒｃＲ１
／（Ｒ７ＦＬｈＧＪビットをセットする処理。
以上説明した如く、本発明によれば、ＳＴＯスタック上
の登録音抹消するに轟りて、単にコールド側を抹消する
のではなく、コントロール・レジスタｌと２とのいずれ
の内容が変更されたかを判断して抹消するようにしてい
る。このために、非所望な形で抹消が行なわれて処理−
下をきたすことがなくなる。
の登録音抹消するに轟りて、単にコールド側を抹消する
のではなく、コントロール・レジスタｌと２とのいずれ
の内容が変更されたかを判断して抹消するようにしてい
る。このために、非所望な形で抹消が行なわれて処理−
下をきたすことがなくなる。
第１図は本発明の一実施例構成を示し、第２図は５ＴＯ
−ＩＤの一実施例フォーマット、嬉３図はＳＴＯスタッ
ク内に格納される制御情報ＣＮＴの一実施例フォーマッ
ト、第４図は第１図図示の抹消処理部における抹消ＳＴ
Ｏ・ＩＤ決定処理の一実施例を説明する説明図を示す。 図中、１，２．３は夫々コントロール０レジスタ、４は
Ｓ・Ｔｏスタック、５−ＵはＳＴＯスタックの上部ウェ
イ部分、５−Ｄは同じく下部ウェイ部分、９はハツシン
グ処理部、１０はウェイ指示部、１１はファウ／ド処理
部、１２は論理回路部、１３はＳＴＯ＠ＩＤセット−レ
ジスタ、１４はマツチング部、１Ｂは抹消処理部、１９
はビット附加部管表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛７２記 す３ｍ ？４ｆ！１
−ＩＤの一実施例フォーマット、嬉３図はＳＴＯスタッ
ク内に格納される制御情報ＣＮＴの一実施例フォーマッ
ト、第４図は第１図図示の抹消処理部における抹消ＳＴ
Ｏ・ＩＤ決定処理の一実施例を説明する説明図を示す。 図中、１，２．３は夫々コントロール０レジスタ、４は
Ｓ・Ｔｏスタック、５−ＵはＳＴＯスタックの上部ウェ
イ部分、５−Ｄは同じく下部ウェイ部分、９はハツシン
グ処理部、１０はウェイ指示部、１１はファウ／ド処理
部、１２は論理回路部、１３はＳＴＯ＠ＩＤセット−レ
ジスタ、１４はマツチング部、１Ｂは抹消処理部、１９
はビット附加部管表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛７２記 す３ｍ ？４ｆ！１
Claims (1)
- 【特許請求の範囲】 仮想空間に対応してセットされるコントロール・レジス
タの内容に対してハツシングをほどこした結果を登録す
るＳＴＯスタックをそなえると共に、上記コントロール
・レジスタの内容が変更された際に上記ＳＴＯスタック
を索引し、既にｓ’ｒ。 スタックに誼当する５ＴＯ−ＩＤが登録されている場合
には当該ＳＴＯスタックによって変換された５ＴＯ−Ｉ
ＤをＴＬＢに転送し、かつ上記８ＴＯスタツクに登録さ
れていない場合には新規にＳＴＯ・ＩＤを生成して当該
ＳＴＯスタックに登録した上で上記ＴＬＢに転送するよ
う制御されあわせて新規に登録されたＳＴＯ・ＩＤと同
じ値をもつ旧ＳＴＯ・ＩＤが登録されているとき上記Ｓ
ＴＯスタックに与えられているウェイ数を超える場合に
当該用５ＴＯ−ＩＤの登録の少なくとも１つを抹消する
よう制御されるＳＴＯスタック制御方式において、複数
の仮想空間の夫々に対応する複数のコントロール・レジ
スタの内容によって上記ＳＴＯスタックが索引されるよ
う構成すると共に、いずれか１つのコントロール拳レジ
スタＡの内容が変更され九際に上記抹消される旧ＳＴＯ
ψＩＤの登録が上記コントロール・レジスタ人の内容で
指示されていた旧字間以外の空間に対応する旧５ＴＯ−
ＩＤの登録である場合に、当該用ＳＴＯ・ＩＤの登録の
抹消を禁止して上記旧字間に対応する旧ＳＴＯ・ＩＤの
登録の抹消を行うように制御することを特徴とするＳＴ
Ｏスタック制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152514A JPS5853079A (ja) | 1981-09-25 | 1981-09-25 | Ｓｔｏスタツク制御方式 |
| AU88540/82A AU534594B2 (en) | 1981-09-25 | 1982-09-20 | Sto stack control system |
| EP82305011A EP0076097B1 (en) | 1981-09-25 | 1982-09-23 | S.t.o. stack control system |
| DE8282305011T DE3279574D1 (en) | 1981-09-25 | 1982-09-23 | S.t.o. stack control system |
| CA000412068A CA1193028A (en) | 1981-09-25 | 1982-09-23 | Sto stack control system for multi-virtual memory in a data processing system |
| BR8205606A BR8205606A (pt) | 1981-09-25 | 1982-09-24 | Sistema de controle de pilha sto |
| ES515938A ES515938A0 (es) | 1981-09-25 | 1982-09-24 | "una disposicion de control de apilamiento de direccion de origen de tabla de segmentos, aplicable al tratamiento de datos". |
| KR8204331A KR860002029B1 (ko) | 1981-09-25 | 1982-09-25 | 시그먼트 테이블원점 어드레스(sto)스택 제어시스템 |
| US06/423,715 US4490787A (en) | 1981-09-25 | 1982-09-27 | STO Stack control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152514A JPS5853079A (ja) | 1981-09-25 | 1981-09-25 | Ｓｔｏスタツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853079A true JPS5853079A (ja) | 1983-03-29 |
| JPS6214863B2 JPS6214863B2 (ja) | 1987-04-04 |
Family
ID=15542106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152514A Granted JPS5853079A (ja) | 1981-09-25 | 1981-09-25 | Ｓｔｏスタツク制御方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4490787A (ja) |
| EP (1) | EP0076097B1 (ja) |
| JP (1) | JPS5853079A (ja) |
| KR (1) | KR860002029B1 (ja) |
| AU (1) | AU534594B2 (ja) |
| BR (1) | BR8205606A (ja) |
| CA (1) | CA1193028A (ja) |
| DE (1) | DE3279574D1 (ja) |
| ES (1) | ES515938A0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195569U (ja) * | 1987-03-06 | 1988-12-15 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002784A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | Virtual memory address translation mechanism with controlled data persistence |
| US5023773A (en) * | 1988-02-10 | 1991-06-11 | International Business Machines Corporation | Authorization for selective program access to data in multiple address spaces |
| US4945480A (en) * | 1988-02-10 | 1990-07-31 | International Business Machines Corporation | Data domain switching on program address space switching and return |
| EP0464333A3 (en) * | 1990-07-03 | 1992-07-29 | International Business Machines Corporation | Virtual memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781808A (en) * | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
| JPS51115737A (en) * | 1975-03-24 | 1976-10-12 | Hitachi Ltd | Adress conversion versus control system |
| US4136385A (en) * | 1977-03-24 | 1979-01-23 | International Business Machines Corporation | Synonym control means for multiple virtual storage systems |
| JPS54111726A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Control unit for multiplex virtual memory |
| US4430705A (en) * | 1980-05-23 | 1984-02-07 | International Business Machines Corp. | Authorization mechanism for establishing addressability to information in another address space |
-
1981
- 1981-09-25 JP JP56152514A patent/JPS5853079A/ja active Granted
-
1982
- 1982-09-20 AU AU88540/82A patent/AU534594B2/en not_active Ceased
- 1982-09-23 CA CA000412068A patent/CA1193028A/en not_active Expired
- 1982-09-23 EP EP82305011A patent/EP0076097B1/en not_active Expired
- 1982-09-23 DE DE8282305011T patent/DE3279574D1/de not_active Expired
- 1982-09-24 ES ES515938A patent/ES515938A0/es active Granted
- 1982-09-24 BR BR8205606A patent/BR8205606A/pt not_active IP Right Cessation
- 1982-09-25 KR KR8204331A patent/KR860002029B1/ko active
- 1982-09-27 US US06/423,715 patent/US4490787A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195569U (ja) * | 1987-03-06 | 1988-12-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4490787A (en) | 1984-12-25 |
| AU8854082A (en) | 1983-03-31 |
| KR840001732A (ko) | 1984-05-16 |
| EP0076097B1 (en) | 1989-03-22 |
| DE3279574D1 (en) | 1989-04-27 |
| KR860002029B1 (ko) | 1986-11-15 |
| EP0076097A2 (en) | 1983-04-06 |
| BR8205606A (pt) | 1983-08-30 |
| ES8306912A1 (es) | 1983-06-01 |
| AU534594B2 (en) | 1984-02-09 |
| ES515938A0 (es) | 1983-06-01 |
| CA1193028A (en) | 1985-09-03 |
| JPS6214863B2 (ja) | 1987-04-04 |
| EP0076097A3 (en) | 1985-03-20 |
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