JPS58224492A

JPS58224492A - 仮想記憶制御方式

Info

Publication number: JPS58224492A
Application number: JP57108814A
Authority: JP
Inventors: Kazutoshi Eguchi; 江口　和俊
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-24
Filing date: 1982-06-24
Publication date: 1983-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はデマンド（要求時）ページングのために参照ビ
ットや変更ピントを必要とする仮想記憶システムにおけ
る仮想記憶制御方式に関する。

〔発明の技術的背景〕

一般にこの釉のシステムでは、ページングの際その対象
となるページ枠の決定に工夫をこらし、システムの効率
の向上を図るためにＬＲＵ方式（Ｌｅａｓ　ｔ　Ｒｅｃ
ｅｎｔｌｙ　Ｕｓｅｄ　ｒｕｌｅ）が適用される場合が
多い。ＬＲＵ方式では、とにがく最近参照されていない
ページ枠をページングの対象とする必要がある。また、
ページングの対象となったページ枠がもし曹き替えられ
ていたとすると、その内容は例えばページング装置にあ
る内容とは異なっているので次の処理が必要となる。す
なわち、ページングの際にそのページを書きもどし、し
かる後新たなページをページ・インする必要がある。こ
のような制御を行なうのに必要なｉ′＃報に参照ビット
、変更ビットがある。参照ビット（Ｒｅｆｅｒｅｒ＋ｃ
ｅ　ｂｉｔ　）は対応するページ枠が参照されたことを
示す情報ピットである。捷だ、変更ビット（１ｖｆｏｄ
ｉｆｉｃａｔｉＯｎ　ｂｉｔ）は対応するページの内容
が曹＠替えられたことを示す情報ピットである。また、
ベージング方式の場合、仮想アドレスから実アドレスへ
の変換のためにページ・テーブルが用いられる。更にそ
の変換を高速に行なうために変換索引嶺衝磯構（Ｔｒａ
ｎｓｌａ、ｔ；ｉｏｎ　Ｌｏｏｋ　ａｓｉｄｅ　Ｂｔｔ
ｆｆｅｒ　；以上ＴＬＢと称する）が置かれるのが一般
的である。

このＴ　Ｌ　Ｂは連想レジスタとも称されている。

第１図はこのような従来の仮想記憶システムを示すもの
で、ページ・テーブル２０は主ｄ己１意装置２０Ｋｌか
れている。ページ・テーブル１０の各エントリには参照
ビットＲＥＦおよびに史ピッ）ＭＯＤが付加されている
。３０はＣＰＵや入出力チ・ヤネルなどの仮想アドレス
生成部、４０は仮想アドレス生成部３０からアドレスバ
ス５０を介して転送される仮想アドレスを実アドレスに
変換するアドレス変換部である。

アドレス変換部４０はメモリコントローラ６０内に設け
られている。アドレス変換部４０にはＴＬＢ７０が用意
されている。ＴＬＢ７０のエントリには仮想アドレスか
ら実アドレスに変換するための変換対が格納される。変
更ピッ）ＩＪＯＤはＴＬＢ７（１１の谷エントリにも付
刀日されている。

アドレス変換部４０はメモリアクセスに際し、Ｉ’　Ｌ
　Ｂ　７０内に該当する変換対があれば当該変換対を用
いてアドレス変換を行なう。一方、該当するｆ換対がな
ければ、アドレス変換部４０は主記憶装置２０ＶＣ置か
れているページ・テーブル１０を参照して変換対を生成
し、この変換対を用いてアドレス変換を行なう。そして
、アドレス変換部４０はこの変換対をＴＬＢ７１１）の
対応するエントリにロードする。ページ・テーブルＩＯ
の対応エントリの参照ビットＲｇＦは上記ｆ換対がＴＬ
Ｂ７０に書き込まれる場合にセットされる。これに対し
、ページ・テーブル３− 装置２０への誉さ込みの際にセットされる。ただし、こ
の変更ピッ）ＩＪＯＤのセットはＴＬＢ７０の対応エン
トリの変更ピッ）ＭＯＤがセントされていない場合に限
り行なわれる。したがって、ＴＬＢ７０の対応エントリ
の変更ビットＩＪＯＤがセットしてい々ければ、当該ピ
ットＭＯＤ’ｉ（セットする動作と、データを主記憶装
置２０の対応アドレスに書き込むメモリアクセスと、更
にページ・テーブル１０の対応エントリの変更ビン）Ｍ
ＯＤをセットするためのメモリアクセスとが行なわれる
。なお、沓き込みの際、ＴＬＢ７０の対応エントリの変
更ビットＭ　Ｏ，Ｄがセットし−Ｃいれば（ページ・テ
ーブル１０の対応エントリの変更ビットＭＯＤはすでに
セットされているはずであるから）、ページ・テーブル
１０の対応エントリの変更ピントｕＯＤをセントするだ
めのメモリアクセスは行なわれない。

すなわちデータを主記憶装置ｆ２０の対応アト４− レスに誓き込む本来のメモリアクセスだけが行なわれる
。ところで主記憶装置１ｉ２０をアクセスするだめのア
ドレス（実アドレス）はアドレスバス８０を経由して主
記す、は装置２０１ｇニー転送される。

〔背景技術の同一点〕

このように従来の仮想記憶システムでは、ＴＬＢＫ変挨
対をロードする場合、更には主記憶装置へのデータ１き
込み時にＴＬＢの対応するエントリの変更ビットがセッ
トしていない場合、本来のメモリアクセス以外にメモリ
ライトアクセスが必要となりシステム効率が低下する欠
点があった。

〔発明の目的〕

本発明は上記小情に鑑みてなされたものでその目的は、
ＴＬＢＫ変換対をロードする場合や、主記憶装置へのデ
ータ曹き込み時にＴＬＢの対応するエントリの変更ビッ
トがセットしていない場合に、本来のメモリアクセス以
外に必要であったメモリライトアクセスを特徴とする特
許ができ、もってシステム効率が向上する仮想紀謙制御
方式を提供することにある。

〔発明の概要」本発明は、アドレス夏換部側に参照ビットや変更ビット
が記憶されるページング情報メモリを置き、このページ
ング情報メモリを用いて数曲ビットや＆吏ビットを管理
するようにしたものである。本発明では、この管理のた
めに上記メモリに対するアドレスを指定するアドレスレ
ジスタを設け、メモリアクセスに際し、アドレス変換部
による仮想アドレスから実アドレスへの変換の過程で帰
られるページ枠番号をアドレスレジスタにロードするよ
うにしている。そして、不発明は上記ページング情報メ
モリ内の上６］２アドレスレジスタで指定されているア
ドレス位置の参照ピントまたは変更ビットを上記１意装
置に対するメモリアクセスの積別に応じてセットするこ
とにより、主起１意装置から独立したノ・−ドウエア機
構でページ砕番号単位で参照ビットや変更ビットを管理
するようにしたものである。

〔発明の実施Ｆ１」」以下、不発ψ」の−実ＭＪ１Ｖ／１１を図面を参照して
説明する。第２図は本発明に直接関係するページング１
゛ｎ報首ｊ）ｉ都の構成を示すものである。ベージング
情報賃理部は主記憶装置（図示せず）から独立した例え
ば（Ｔ　Ｌ　Ｂを有し、仮想アドレスを実アドレスに変
換する）アドレス変換部（図示せず）に設けられている
。図中、１００はページングの制御に必要な情報がｄじ
億されるページング悄％　（Ｐａｇｉｎｇ　Ｉｎｆｏｒ
ｍａｔｉｏｎ　）　　、メモリ（以下、Ｐ１メモリと称
する）である。ＰＩメモリ１００には、実装されている
主記憶装置の谷ページ枠に対応して参照ビットＦ（Ｅ　
Ｆ、変更ビットＭＯＤ、更には常駐ビット（Ｒｅ５ｉｄ
ｅｎｃｅｂｉｔ）ＲＩＩＳ１固定化ビット（Ｆｉｘ　ｂ
ｉｔ　）　Ｆ　ＩＸがａ己１意される。常駐ピッ）ＲＥ
Ｓはページ・インまたはページ・アウトが行なわれたこ
とを　　　　７廖す情報ビットである。捷だ、固定化ピ
ッ）ＦＩＸはページの固定化を指定するｔ＃報ビットで
ある。１１０はＰＩメモリ１ｏｏのアドレスを指定する
アドレスレジスタであり、カウンタ機能’ｃ　＠　Ｌ、
ている。アドレスレジスタ１１θには、上記ＩＸ装置に
ヌｌするメモリアクセスに際し、アドレス変換部のアド
レス変換の過程でＩ→られるページ枠會号がロードされ
るようになっている。

１２０はアドレスレジスタ１１００カウント更耕用クロ
ツクを制御するクロック制御部、１３０は出力データ処
理部である。出力データ処理部１３０はＰＩメモリ１０
０から読み川されるページング１Ｈ報をラッチする機能
と、このラッチ内容と比較パターンとの一致を検出し、
一致検出時にクロック制＃部１２０の動作を停止させる
機能とを有している。１４０は入力データ処理部である
。入カデ〜り処理部１４０は出力データ処理部１３０で
ラッチされたページング情報をメモリコントローラ（図
示せず）からの制御信号の油類に応じて変更し、ＰＩメ
モＩＪ　１θＯに対する誓き込み情報を生成するように
なっている。

生成部（向学せず）からメモリライト捷たはメモリリー
ドのメモリアクセス要求が出されたものとする。メモリ
コントローラ内のアドレス変換部（いずれも図示せず）
は仮想アドレス生成部から転送妊れる仮想アドレスをＴ
ＬＢに保持されている変換対を用いて実アドレスに変換
する。もし、ＴＬＢに該当する変換対がない場合には、
アドレス変換部は主記憶装置に置かれているページ・テ
ーブル（いずれも〆示せず）を参照して変換対を生成し
、この変換対を用いてアドレス変換を行なう。そしてア
ドレス変換部はこの変換対２ＴＬＢの対応エントリにロ
ードする。これらの動作は従来例で述べたｍ、Ｃでろる
。ただし、本実施例では、従来レリとは異なりてページ
・テーブルに参照ピッ）ＲＥＦ（並びに変更ビン）ｕｏ
Ｄ）は付加されていない。したがってｆ３典対がＴ　Ｌ
　Ｂにロードされる場合であっても、ページ・テーブル
の対応エントリのμ照ピッ）ＲＥＦをセットする動作は
行なわれない。上述したアドレス変換部のアドレス変換
の過程でアクセス対象となるアドレスのベージ枠番号が
侮られる。このページ枠番号はアドレＰＩメモリ１００
から読み出される。このページング１肯報は出力データ
処理部１３０を介して入力データ処理部１４０に入力さ
れる。入力データ処理部１４０にはメモリアクセスのコ
マンドに対応してメモリコントローラか′ら制御信号が
与えられる。入力データ処理部１４０はこの割付信号に
応じて上記ページング１′ｌ！報中の参照ピッ）ＲＫＦ
をセットする。そして、参照ピッ）ＲＥＦがセットされ
たページング１肯報はＰＩメモリ１００のアドレスレジ
スタ１１０で指定されるアドレス（ｉ　ｈｔすなわち元
のアドレス位置に丙び誓き込凍れる。なお、参照ビット
ＲＥＦのリセツトはＣ１ｅａｒ　（クリア）命令による
。

上記メモリアクセス要求がメモリライトの要求の場合、
入力データ処理部１４０は更に次の動作も併−ｌｊて行
ガう。すなわちメモリライトの要求の場合、入力データ
処理部１４０にはメモリライトのコマンドに対応した制
御信号も与えられる。これにより入力データ処理部１４
０はＰＩメモリ１００から絖み出されている上記ぺ一ジ
ンダ情報中のｆ更ピン）ＭＯＤをもセットする。そして
、（参照ビン）ＲＥＦ並びに）変更ビットＭＯＤがセッ
トされたページング情報はＰＩメモリ１００の元のアド
レス位置に再ひ省き込１れる。なお、変更ピッ）ｌｖ（
ＯＤのリセツトはＣ１ｅａｒ　（クリア）命令による。

ところで本実施例では、ページング情報として上述の参
照ビン）ＲＥＦ、変更ビットＭＯＤのほかに常駐ピッ）
ＲＥＳ、固定化ビン）ＦＩＸを用怠しており、この常駐
ビン）ＲＥＳおよび固定化ビン）ＦＩＸは次のように管
理される。

常駐ピッ）　ＲＥＳは、ページ・インの際に、ページン
グを管理するページャ−（ソフトウェアまたはファーム
ウェアで構成）によリセットされ、ページ・アウトの際
にページャ−によシリセットされる。すなわち、ページ
・インの場合にページャ−がＳｅｔ　（セット）命令を
発行することにより、そのページ枠番号がアドレスレジ
スタ１１０にロードされる。しかしてＰＩメモリ１ｏｏ
から当該ページ枠番号に対応するページング情報が読み
出され出力データ処理部１３０を介して入力データ処理
部１４０に入力される。

入力データ処理部１４０は上記５ｅｔ（セット）命令に
応じてページング情報中の常駐ピッ）ＲＥＳがセットさ
れたページング情報はＰＩメモリ１００の元のアドレス
位置に再び書き込まれる。一方、ページ・アウトの場合
には、ページャ−により発行されたｃｌｅａｒ　（クリ
ア）命令により上述した動作と同様にしてＰＩメモリｚ
ｏ。

内の該当するページング情報中の常駐ピッ）ＲＥＳがセ
ントされる。これに対し、固定化ビン）ＦＩＸは、ペー
ジの固定化（そのページ枠をページアウトの対象としな
いこと）を行にう際にＳｅｔ　（セット）命令によりセ
ットされ、ページ固定を解除する際にＣ１ｅａｒ　（ク
リア）命令によりリセットされる。

ところで、仮想記憶システムでは、参照ビン）ＲＦｉＦ
Ｘ　変更ビットｈ４０Ｄ、常駐ビットＲ１、固定化ビッ
トＦ　ＩＸの特定のパターンを探す場合がある。このよ
うな場合には５ｅａｒｃｈ　（サーチ）命令が用いられ
、その開始ページ枠番号がアドレスレジスタ１１０にロ
ードされる。また、基準となる比較パターンが出力デー
タ処理部１３０に与えられる。出力データ処理部１３０
はＰＩメモリ１００のアドレスレジスタ１１０で指定６
れているアドレス位置から読み出されるページング情報
と上記比較パターンとの一致／不一致を検出する。不一
致の場合には、クロック制御部１２０からカウント更新
用のクロックがアドレスレジスタ１１０に出力され、カ
ウンタ機能を有するアドレスレジスタ１１０はページ枠
査号をインクリメントする。以下、上述の動作が、出力
データ処理部１３０で一致が検出されるまで繰り返され
る。出力データ処理部１３０は一致全検出すると、クロ
ック制御部１２０の動作を停止させる。そして、このと
きのアドレスレジスタ１１００内答が５ｅａｒｃｈ　　
（サーチ）命令で探していた特定のパターンに対応する
ページ枠奇号となる。また、Ｐ■メモリ１００からペー
ジング情報を絖み出す場合にはＲｅａｄ　（リード）命
令が用いられる。この場合、Ｒｅａｄ　（リード）命令
で指令されているページ枠査号がアドレスレジスタ１１
０にロードされる。そして、アドレスレジスタ１１０の
内容で指定されているアドレス位置のＰＩメモリ１００
の記憶内容は出力データ処理部１３０を通して出力され
る。

ここで、参考までに、ページング情報の示す意味を常駐
ビン）ＲＥＳ、　参照ビットＲＥｉＦ’。

ｆ更ビット）ＪＯＤ、固定化ビットＦＩＸの各ピント内
容（”１”または０゛）の組み合せごとに紀しておく。

■３Ｐ８　＝　”０”　、　ＲＩＥＦ　＝　”０＠、　
ｕＯＤ−“０”。

Ｆｌ：Ｘ　＝“Ｏｌ＋のときは、対応するページ枠が使
われていないことを示している。

■ＲＥＳ＝’ｌ”　、ＲＥＦ＝”Ｏ”　　、ＭＯＤ＝”
Ｏ”　。

ＦＩＸ＝’＊＠（＊は１”捷たはθ″）のときは、対応
するページ枠が使われており、当該ページ枠は（最近は
）参照されておらず、その内容は変更されていないこと
を示している。

■ＲＥＳ＝”ｌ”、ＲＥＦ’：”０”　、ＭＯＤ＝”１
°。

ＦＩＸ＝”＊”のときは、対応するページ枠は使われて
おり、当該ページ枠は（最近は）参照されておらず、そ
の内容は変更されていることを示している。

■ＲＥＥＩ＝”ｌ”　、ＲＥＦ＝“１”、１ＪＯＤ＝頌
“。

ＦＩＸ＝“亨１のときは、対応するページ枠は便われて
おシ、当該ページ枠は（最近）参照されておシ、その内
容は変更されていないことを示している。

■ＲＥＳ＝”１″　、ＲＰＦ＝″ｉ”　、１ａｏＤ＝”
ｉ’　。

ＦＩＸ＝”＊″のときは、対応するページ枠は使われて
おり、当該ページ枠は（最近）参照されており、その内
容は変更されていることを示している。

■ＲＥＳ＝″１’　＋　ＲＢ２ｙ＝　”＊”、ＩＪＯＤ
−ラ“。

ＦＩＸ＝”ｌ”のときは、対応するページ枠をページ・
アウトしてはいけないことを示している。

なお、ＲＥＳ、ＲｇＦ、ビＯＤ、ＦＩＸ　のとりうる組
み合わせの中で“００１亭”、“０１０亨“。

”０１１亭１０組み合わせは用いられない。

〔発明の効果Ｊ以上詳述したように本発明の仮想記１意制御方式によれ
ば、仮想アドレスから実アドレスへのアドレス変換対を
ＴＬＢにロードした際に、参照ビットを主記憶装置上に
置かれているページ・テーブルに誓き込むことや、主記
憶装置にデータを書き込むときにＴＬＢの変更ビットを
稠べた９、そのビットがセットされていない場合にはそ
のビットをセットし、更にページ・テーブルの対応エン
トリのｆ更ビットをセットするという煩雑な処理が不要
となり、壕だ、主記憶装置に対するメモリライトアクセ
スの回数も減少できるのでシステム効率が向上する。

【図面の簡単な説明】

第１図は促米列を示すブロック図、第２図は本発明の一
実施しリを示すブロック図である。１０・・・ページ・テーブル、２０・・・主記憶装置、
４０・・・アドレス変換部、７０・・・変換索引緩衝機
構（ＴＬＢ）、１００・・・ベージンダ↑ｆｔ報メモリ
（Ｐエメそり）、１１０・・・アドレスレジスタ、１４
θ・・・入力データ処理部。

Claims

【特許請求の範囲】

アドレス変換部によって仮想アドレスから変換された実
アドレスに基づき主記憶装置ｔがアクセスされる仮想ｉ
ｌｉ［２′憶システムにおいて、ページングの制御に必
要な少なくとも参照ビットおよび変更ピントが該当する
ページ枠番号に対応したアドレス位置に８己憶されるペ
ージング１゛青卒にメモリと、このメモリに対するアド
レスを指定するアドレスレジスタと、メモリアクセスに
際し、上記アドレスｆ侯部によるアドレス変換のｙ１４
根で得られるページ枠番号を上記アドレスレジスタにロ
ードする手段と、上記メモリアクセスの種別に応じ、上
記ページング情報メモリ内の上記アドレスレジスタで指
定されているアドレス位置の上紀診照ビットまたは変更
ビットをセット状態とする手段とを上記アドレス変換部
側に設けたことを特徴とする仮想記憶制御方式。