JPS61112255A

JPS61112255A - コンピユ−タ装置

Info

Publication number: JPS61112255A
Application number: JP60153912A
Authority: JP
Inventors: サテイツシユ　サツテ; ドナルド　ダブリユ．オツクスリイ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-07-12
Filing date: 1985-07-12
Publication date: 1986-05-30
Also published as: EP0169005A3; US4757438A; EP0169005A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）本発明は、コンピュータ装置に関し、特に中央処理装＃
ｃ以下、ＣＰＵという）から独立し、かつ並列にメモリ
処理を実行し得るコンピュータ装置に関する。

（背景技術）メモリ処理装置の開発は関連する多くの研究部門と共に
長い歴史を有する。メモリ構造の割付は及び割付解除に
は、数年に互り大きな関心が払われていた。このため、
多くのメモリ構造がＨ，Ｍ、　。

ディチルにより１９８２年マサチューセッツ州、アデイ
ソン・ウェスレイ発行の「オペレーティング・システム
」第７章に示されている。他の主要な発表がり、クヌス
により１９６８年、マサチューセッツ州、アデイソン・
ウェスレイ・リーディングの「コンピュータ・プログラ
ミング技術、第１巻、基本アルゴリズム」忙示されてい
る。ここで述べる発明は、自動的に処理されるヒープ処
理されるメモリを備えたコンピュータ装置に関するもの
である。自動的に処理される機能には、以下で明らか忙
なるように、例えば、メモリ割付け、割付解除、圧縮、
廃物収集等を含めることができる。

処理されたヒープとは、対象のメモリの一時的な順序又
はメモリの大きさに関係なく、（排他的又は内在的に）
割付けられ、かつ解放されていることを意味する。（自
動的に処理されたメモリは自己矯正及び廃物収集されて
いるメモリと言う。）廃物収集されたメモリとは、使用
可能なメモリが自動的に矯正されたものであり、このメ
モリは必要によって、メモリの空間を効率良く利用する
ために時々再編成が可能である。廃物収集技術及び関連
する背景物質の背景概説はコーエンにより「計算概説」
の第１３巻、第３号、第３４１頁〜第３６７頁、１９８
１年９月の「リンク接続データ構造」と、Ｐ、ビショプ
によりマサチューセッツ技術学会、活動論文１１１．１
９７５年９月の「非常に大きなアダレ空間間忙おける廃
物収集」に記載されている。

現在、Ｌ工ｓｐ１より狭い範囲のＰＡＳＣＡＬ及びＡＤ
Ａのような特定のコンピュータ言語がヒープ割付はメモ
ＩＪ　（Ｌ工ＳＦ支援廃物収集データ・ベースも同様）
を実現するように用いられている。メモリの割付け、割
付は解除、廃物収集及び圧縮が得られる従来の計算機構
造体では、言語実行時間の支援及び使用したコンパイラ
は通常、廃物収集及び圧縮に対して責任があり、もし仮
想メモリ装置が設けられているならば、そのメモリ装置
を管理するのは、通常、ハードウェア及びオペレーティ
ング・システムの責任である。典型的なものとして例え
ば、オペレーティング・システムは、主メモリとバック
・アップ・メモリとの間のページを何時、かつどのよう
忙移動させるかを判断するある形式の要求ページ式最新
使用（ＬＲＵ　）計画を用い、また廃物収集器はどのペ
ージが要求され、又はどのページがこれ以上必要でない
ことを指定する。これは１．最も良い場合でも計算機資
源の最適利用にはならず、パフォーマンスが悪いものに
してしまう。このように大きなデータ・ベースの管理、
即ち取扱いは、通常、現在利用可能な専用計算機のソフ
トウェアに責任がある。このようなソフトウニアバ通常
「データ・ベースφマネジャー」ト呼ばれている。

いわゆる「知識ベース」は急速な人工知能（人工）技術
の開発により関心が高まって来た。知識ベースは、例え
ばダイナミック構造を必要とし、非常に大きな即ち複雑
な情報メモリの格納において用いられる大データ゛・ベ
ースである。例えば、Ｍ、。

スワ他による「知識ベースのメカニズム」、　　　　　
　）・！。

’１９８０年工ＣＯＴ、（第５世代コンピュータ・シス
テムの予備報告）を診照のこと。対象の、又は実施され
たある程度大きなデータ・ベースの例には、バベイテイ
ム事件報告のような法律情報、特殊な症状があり、疑の
ある病気の診断釦用いる医学情報、要約、請求の範囲及
び出願人情報を含むある特許情報更にＣＡＤ／ＣＡＭデ
、−タ・ベース等を含む多くの技術データ・ベースが含
まれる、このようなデータ・ベースにおいては、時には
数百万のワード及びキャラクタを検索し、あったとして
も少しばかりの特定の一組のワーｒ及びキャラクタを見
付け、次いでそれらワーｒ及びキャラクタに関する特定
の記録（事件、特許、診断等）を識別することを必要と
なることがよくある。

従って、現在入手可能な装置において、メモリはバー−
ウェア、オペレーティングｅシステム、言語及びデータ
・ベース内にて通常管理されている。ヒープ管理及び廃
物収集は実行時間支援及びコンパイラたより、仮想メモ
リはオペレーティング・システムにより、知識ベース及
びデータ・ベースはデーターベース嗜マネジャーにより
管理されている。使用の際、最良の場合でも論理的な最
適化処理となり、多くの場合はいずれも両立して機能し
ない多数の技術が存在する。これらの技術は個々のプロ
グラマにとって理解又は管理することが困難となること
が多い。

メモリ割付けの速度は、メモリ・ブロックが後入れ先出
しくＬ工′ＩＰＯ）割付け、又は一定容量のいずれでも
ないときは、困難な問題を提起する。入手可能となって
来た（即ち、プログラムたよっては達成できない）メモ
リ・ブロックと、再割付けが憔備完了となる時間との間
における遅延も、しばしば発生する問題の一つである。

更に、廃物収集のコストは廃物を再生する量ではなく、
収集される仮想メモリ空間の大きさと共に増大するので
、仮想メモリ空間全体の大きさはよく問題となる。

最後に、プログラムは故意または偶発的に廃棄データ又
は構造体（即ち、ポインタ）の重ね書きが可能なので、
安全性又は保全性が重要な問題となる。

（発明の要約）本発明の目的は、以上のことがら自動的なメモリ管理が
可能なコンピュータ装置を提供することを目的とする。

本発明の他の目的は、仮想計算機（以下で詳細に定義す
る）の責任及びメモリ管理装置（ＭＭＵ　）が本質的に
独立しており、かつこの仮想計算機がメモリ管理の責任
を有せず、前記メモリ管理装置がそのメモリ内において
自由にデータを移動できる機能を有し７、前記仮想計算
機及びメモリ管理の両者が独立かつ並列運転可能であり
、前記仮想計算機がそのメモリの構造上の保全を保持す
るのに必要な構造を偶発的に又は故意に破壊されるのを
防止すると説明されている型式のコンピュータ装置を提
供することにある。

本発明の他の目的は、ブロック志向のメモリを読出すた
めに仮想計算機をエネーブルする仮想計算機の論理アド
レス空間を与えると説明されている型式のコンピュータ
装置を提供することにある。

本発明の他の目的は、仮想計算機の実行により影響され
ないと説明されているメモリ管理装置を提供することに
ある。

本発明の他の目的は、適正に構成されたインクフェース
を介してのみ仮想計算機がアクセスできるブロックに割
付可能なメモリを有すると説明されている型式のコンピ
ュータ装置を提供することにある。

これらの目的、他の目的、特徴及び効果は、付図及び特
許請求の範囲と関連させて読むときに、以下の詳細な説
明から当該技術に習熟する者にとって明らかとなるであ
ろう。

本発明の広範な見地によるコンピュータ装着は、割付け
られたメモリ・ブロックに関する書込み、読出し、移動
及び等価命令を実行できることを特徴とする仮想計算機
を備えている。コンピュータ装置の動作は、仮想計算機
とメモリとの間をインタフェース接続し、ブロック形式
のメモリとして仮想計算機を介してメモリを見ることが
でき、かつメモリ管理装置が仮想計算機からは独立して
いるが、実際には見ることができないメモリ・オバー−
ラド機能を制御すう。とがアき６イ７２７、　・。

−ス、例えばパインディング−レジスタを用いることに
基づいている。

本発明は付図に示されている。

（好ましい実施例の詳細な説明）第１図は本発明によるコンピュータ装置１０のアーキテ
クチャ−を示す、ブロック図である。このコンピュータ
装置１０は、半導体メモリ等でよく、論理メモリ１１に
より表わされ、仮想計算機１２（第３図を参照）により
アドレス指定される物理メモリ・サブシステムを備えて
いる。（ここで用いる「仮想計算機」の用語は「仮想メ
モリ」又は「仮想アドレス空間」と混同されるべきでは
なく、これらの用語の全てについては以下で定義されて
いる）。

図示の実施態様において、仮想計算機１２は中央処理装
置（ＣＰＵ　）　２１　（第４図）、−組のバインデイ
ング・レジスタ２２及びＣＰＵ　２１の動作を制御する
プログラム命令１３（第１図）を備えている。ＣＰＵ　
２１は、（ａｌ仮想計算機を形成すること、即ち仮想計
算機を判断する命令セットを解釈するファシリティを得
ることと、（ｂｌその入力に供給される論理アドレスを
その出力における仮想アドレスに変換することとの２つ
の一次機能を得るために用いられる。

コンパイラ１６は、ハイ・レベル言語入力（ブロック１
７）を仮想計算機を決定する命令に編集するように機能
するもので、論理アドレスを生成している。ハイφＶベ
ル言飴は、例えばＬ工ＳＰ、ＰＡＳＣＡＬ等でよい。更
に、コンパイラ１６により生成された命令は、以下で詳
細に説明しているように、論理メモリ１１の論理アドレ
スによって本発明のメモリ装置をアドレス指定する。

ここで用いている「仮想計算機」は、一般には予め定め
た特徴的な特性を備え、ある動作をし、かつ異なった多
数の方法のうちのいつにおいて達成することができる計
算機のモデル、即ち抽象的概念である。特に、ここで説
明している仮想計算機は、編集処理の目標である最小の
命令セットにより定義されている。これらの命令の部分
集合は論理メモリによりインタフェース接続をするもの
である。最小の命令セットは、ｆａｔ論理アドレスを読
出す、（ｂｌ論理アドレスへ書込む、（ｃｌ論理アドレ
ス＃１を論理アドレス＃２にコピーする、（ｄｉ論理ア
ドレス＃１を論理アドレス＃２に等化する、（θ）論理
アドレス、ブロックの大きさを割付けるである。従って
、仮想計算機の命令は、物理メモリを表わす論理アドレ
ス指定を割付ける命令と、割付けられた論理アドレス空
間にデータを書き込み及び読出す命令と、論理アドレス
空間内の２つのポインタが割付けられた論理アドレス空
間の同一−１０ツクを参照するものかを判断する「等価
試験」を実行する命令と、割付けられた論理アドレス空
間内に複数のポインタをコピーする命令とからなる。仮
想計算機は、書込み及び読出し命令によってメモリと対
話をすることができる。しかし、以下から明らかになる
ように、仮想計算機はポインタを論理アドレス空間に書
込むことは許されない。

他の命令を等しく用いることができるので都合が良いが
、当該技術分野で習熟する者において明らかなように、
以上で列挙した命令は、本発明のコンピュータ装置が現
在少なくとも必要とするものであると思わるものである
。即ち、５個の命令はコンピュータ装置の動作を可能と
し、かつコンピュータ装置を従来技術のコンピュータ及
びメモリと異なるものにすると考えられる。更に、他の
付加命令が以上で説明したメモリ装買内で容易に実行可
能であり、そのうちの多くのものは以上で指定した命令
の種々の組合せによって達成できることも当該技術で習
熟する者において明らかであろう。これらの命令は以下
で更に詳細に説明されている。

「論理アドレス空間」とはポインタにより相互接続され
ているメモリ・ブロックからなるメモリの抽象的概念で
ある。このメそり空間はレジスタ指定器により、又はレ
ジスタ・指定器及び一つのインデックス（ｒインデック
ス）からなる一対のものによりアドレス指定される。指
定されたレジスタは論理アドレス空間内の一ブロックの
先頭に対するポインタを設定することができる。このイ
　　　、゛−ンデツクスはブロックの開始、即ち先頭ア
ドレスからの特定メモリ・セルの相対変位である。

論理アドレス空間の抽出は、メモリの抽出そのものであ
る仮想アドレス空間の頂部にて実行される。仮想アドレ
ス空間とはそれぞれ個有の仮想アドレスによりアドレス
指定可能なメモリ・セルの大きな線形アレーである。仮
想アドレス空間は非常に大きなもので、一つの半導体メ
モリ内にその全てを設定できず、従ってデイスク・メモ
リによって支援された一つの半導体メモリからなるメモ
リ階層忙より通常は達成される。

明らかになることと思うが、現存のコンピュータ及びそ
れらのメモリ装置と異なり、仮想計算機１２及びここで
述べている主メモリ装置の責任は本質的に別個のもので
ある。即ち、仮想計算機１２はメモリの管理責任を有せ
ず、生メモリ装置はメモリ内でデータを自由に移動する
ことができる。仮想計算機１２はポインタにより指示さ
れるメモリ・ブロックの位置については関知せず、ポイ
ンタの設定についても関知しない。更に、仮想計算機１
２はメモリの構造上の保全を保つため必要とするメモリ
の構造情報（即ち、ポインタを相互接続するメモリ・ブ
ロック）を偶発的に又は故意に破壊したり、変更したり
することはできない。

論理メモリ１１はブロック形式のものであるかのように
見える。ここで第２図を参照すると、メモリ装置は、実
際には即ちハードウェアによって構成されていても、参
照符号（２０）及びそれに関連させた点線の矢印によっ
て示すように、仮想計算機１２から見たときは、論理メ
モリ構造が明らかに見える。明白なこの構造は、図示の
ように任意ポインタ構造により相互接続された任意長か
つ任意数のブロック構造からなっている。

本発明のコンピュータ装置１０を形成するべく、物理メ
モリに関連しているメモリ管理装置２５を実現させるハ
ードウェアは、極く一般的なものである。図示のように
、命令（ＣＭＤ　）、仮想アドレス（’ｖＡ）、制御（
ＣＴＲＬ　）及びデータ線が仮想計算機１２の論理対仮
想アドレス変換器からメモリ管理装置２５に接続されて
いる。メモリ管理装置２５の動作はメモリ管理プロセッ
サ１００により制御されており、これに対して仮想針３
Ｉ機１２の命令、仮想アドレス、制御及びデータ線が接
続されている。本発明のメモリ管理装置２５を動作させ
ように関連させた物理メモリの特定型式に従い、種々の
仮想メモリ・インタフェース装置をメモリ管理プロセッ
サ１００に、より制御可能に設けることができる。従っ
て、図示のように、主メモリ１０２が設けられているが
、これには例えばバーＶ的に結線した半導体の物理メモ
リ、バブル・ドメイン・セル又は従来技術で知られてい
る他のメモリ素子を含めることができる。主メモリ１０
２はページ・テーブル装置１０４を介して仮想計算機１
２に接続されている。仮想計算機１２と物理メモリ１０
２との間におけるデータの流れは、ページ・テーブル装
置１０４を介して管理プロセッサ１００により制御され
ており、メモリ管理プロセッサ１００は仮想計算機１２
とページ・テーブル装置１０４との間を命令、仮想アド
レス、制御及びデータ線を介して接続させている。更に
、本発明によるメモリ管理装置２５を用いることができ
るメモリの一形式として、ディスク装置１０６を備える
ことができる。このディスク装置１０６は磁気ディスク
、光学的な又は従来技術において知られている他の公知
のデイスク・メモリものであればよい。ディスク装置１
０６は、図示のように、ディスク制御装置１０８により
制御され、またデータ及び命令線を介し、かつ仮想計算
機１２及びページ・テーブル装置１０４から見たときは
データ、制御及び物理アドレス線を介してメモリ管理プ
ロセッサー００により制御されている。

物理的な主メモリー０２及びディスク装置１０６を示し
たが、本発明を実施するに際し、他のメモリ型式及び構
成を同等かつ効果的に用いることができることは、当業
者において明らかなことであって、本発明はこのような
メモリ形弐忙如何なる意味においても限定されることを
意図するものではない。

メモリ管理装置２５は、第４図及び第５図を参照して以
下で詳細に説明している一組のバインデ　。

イング・レジスタ２２によりＣＰＵ　２１にインタフェ
ース接続されており、メモリ管理装置２５を見るときは
、論理メモリ装置２０に対する入出力の窓、即ちポート
として用いている。バインデイング・レジスタ２２の回
路は、明らかなことと思うが、周知の技術を用いて通常
のＴＴＬ回路又はＭＳ工回路、カスタムＬＳＩ、又′は
カスタムＶＬＳＩ上に作成することができるものである
。

ＣＰＵ　２１はマイクロコードを有し、このマイクロコ
ードは仮想計算機１２の命令を解釈する機能と、パイン
ディング−レジスタを管理し、かつ論理アドレスを仮想
アドレスに変換する機能との２機能に用いられる。この
マイクロコードの設計は採用したＣＰＨの型式、論理メ
モリを構成するハードウェア型式等のような要素に基づ
いている。明確にするため、例えば通常のＬＩＳＴ計算
機により実行され、以下で説明する型式のバインデイン
グ・レジスタを備えた本発明のコンピュータ装置の動作
を模擬することができるＬ工ｓｐプログラムは、作成可
能である。このメモリ装置を形成する他の種々の形式も
同じように効果的に用い得ることは理解される。

バインデイング・レジスタ２２の論理は、各時点におい
て仮想計算機１２により限定された数のブロックのみを
直接アドレス指定できるということ、更に詳しくは仮想
計算機１２がバインデイング・レジスタにポインタを置
いているブロックを直接アドレス指定できるという概念
に基づいている。

仮想計算機１２は、典型的なものとして２動作モードに
てバインデイング・レジスタ２２を用いている。バイン
デイング・レジスタはメモリ・ブロックのアドレス指定
を確立させるため、メモリ・ブロック・ポインタにより
ロードすることができる。これは特定のバインデイング
・レジスタに対してメモリ・ブロックを「結付け」る動
作と呼ばれ、この「結付け」という用語はバインデイン
グ・レジスタとメモリ・ブロックとの関連性を強調する
ために用いるものである。バインデイング・レジスタに
格納し得るブロック・ポインタのソースには、ある制限
があるということ、即ちブロック・アドレスのソースの
みが前に接続したブロック又は他のバインデイング・レ
ジスタからのものであることは、明らかとなるであろう
。

バインデイング・レジスタの他の一次動作モードは、そ
れに接続されているブロック内のある値を参照する根拠
とするものである。例えば、ＣＰＵ２１のマイクロコー
ドにより管理されるバインデイング・レジスタ２２は、
指定された相対ブロック位置のデータに対する仮想計算
機１２の要求に応答して、バインデイング・レジスタ２
２にあるブロックのポインタにインデックスを加算する
ことにより、そのブロック内にある特定のメモリ・セル
の仮想アドレスを生成する。このインデックスが特定の
ブロックに対して有効なものであるということ、例えば
このインデックスが２ワードやブロックの第４ワードを
指定するものではないということを検定することが必要
であるということは、理解できるであろう。バインデイ
ング・レジスタ２２は、現在あるブロックに接続されて
いるレジスタ名に対する相対インデックスとしてこの型
式のアドレス指定を支援している。このマイクロコード
により管理されているバインデイング・レジスタ２１は
、メモリ管理装置２５に仮想アドレスを送出する前に、
インデックスが有効であるかについて完全な検定を行な
っている。

特に、第４図を参照すると、組をなすバインデイング・
レジスタ２２は、それぞれアドレス指定が可能であり、
かつ仮想計算機１２により処理が可能である個有の多数
のバインデイング・レジスタ３１．３２．・・・・・・
３８を備えている。仮想計算機がバインデイング・レジ
スタをアドレス指定する方法は、特定のバインデイング
・レジスタ、例えば「レジスタ１」、「レジスタ５」等
々のように指定することによるものである。説明をｗＩ
車にするために３２のバインデイング・レジスタを示し
ているが、組をなすバインデイング・レジスタは個々の
利用で必要とする多数のバインデイング・レジスタとす
ることができる。

本発明のメモリ装置内には、メモルブロック　　、９、
を割付げることができる大容量の仮想メモリ４０（以下
で詳細に説明する）がある。例えば、第４図のブロック
図において、２つのメモリ・ブロック４４及び４５は仮
想計算機１２により適当な命令（以下で説明する）によ
って設定されたものである。メモリ・ブロック４４及び
４５は、それぞれヘッダ部４４ｈ及び４５ｈを備えてお
り、その一部は組をなすバインデイング・レジスタ２２
のバインデイング・レジスタ３１〜３８のうちの対応す
る一つに再生される。各々のブロックのヘッダ部には、
特にブロックレベル・タグ、ブロック長データ、フラグ
などを設定することができる。

更に、各メモリ・ブロック４４及び４５には、それぞれ
データ・ワード４４ｄ及び４５ａが設定される。データ
・ワード４４ｄ及び４５ａは多数のアドレス位置により
データＯワーｒ４４及び４５の各ヘッダから転置される
。アドレス位置の数は仮想計算機１２による特定のアド
レス変位の仕様を含む多くの要因に依存している。特に
、仮想計算機１２は、例えば組をなすバインデイング・
レジスタ２２のレジスタ「１」に設定されているヘッダ
からの変位を指定することにより、メモリ・ブロック４
４のデータ・ワード４４ｄにデータを書込むことができ
る。仮想計算機が所望のブロック位置を指定する方法は
、メモリ・ブロックを結付ける特定のバインデイング・
レジスタ（例えば、「レジスタ１」及び結付けたメモリ
・ブロック内の変位（例えば、「５」）を指定すること
によるものである。次に、指定された位置が読出され、
データとして仮想計算機に直接戻される。

従って、例えば、メモリ・レジスタ（指定したある長さ
のメモリ・ブロック４４とする）をバインデイング・レ
ジスタ（レジスタ「１」とする）に結付ける処理におい
て、更に明らかとなるように、仮想計算機１２は論理メ
モリ装置（２０）に１割付け“命令を発行できる。仮想
計算機１２の「割付け」命令を実行するときには、ＣＰ
Ｕ　２１はメモリ管理装置２５に「割付け」命令を送出
する。メモリ・ブロックを割付げた後、メモリ管理装置
２５はポインタの仮想アドレスをメモリ・ブロック４４
に戻す。次に、このポインタは目標のバインデイング・
レジスタ、例えば仮想計算機１２の「割付け」命令に示
すようにレジスタ「１」に設定される。

その後、仮想計算機１２はパインディング嗜レジスタ「
１」のポインタにより指示されたヘッダのアドレスから
変位「５」を指定することにより、メモリ・ブロック４
４にデータを書込む命令を発行する。仮想計算機１２は
、メモリ・ブロック４４又はデータを書込むメモリ・セ
ルのアドレスではなく、ポインタ及び変位「５」を含む
特定のバインデイング・レジスタ「１」のみを指定する
ことを強調しておく。

バインダ・レジスタの一部及び一つのメモリーブロック
を結付ける処理は第５図に詳細に示されており、ここで
これを参照する。各バインデイング・レジスタは「部分
ａ」及び「部分ｂ」と呼ぶ２つの部分を有する。部分ａ
及びｂは、以下で詳細に説明するように、あるメモリ・
ブロックの識別情報をそれぞれ有する。説明のため、部
分ａ。

ｂを含むパインディング゛Φレジスタ「１」にメそり・
ブロック４４を結付けるメモリーブロック４４及び４５
を示す。メモリ・ブロック４４のヘッダ情報がメモリ・
ブロック４４の先頭に設定されており、第１のメモリー
セルにバインデイング・レジスタの部分「ａ」の情報に
対応する情報が設定されていることは、明らかである。

、（ここで関係のない付加情報もヘッダ部４０ｈに設定
することができる。）再びバインデイング・レジスタの部分「ａ」を参照する
と、２つの部分の情報、即ちＭＭＵタグ６２及びゾロツ
クの大きさ６４が与えられている。

従って、一つのブロックをあるバインデイング・レジス
タに結付ける処理においては、特定のブロック位置、即
ちアドレスが相対インデックスを介して仮想計算機によ
り参照される。第５図に示すように、参照される特定位
置を、参照しているメモリ１１ブロツク４５におけるＰ
ｃにより示す。ＣＰＵ２１はセルＰｃの仮想アドレスを
読出し、バインデイング・レジスタ「１」の部分子ｂＪ
に設定する。部分「ｂ」は２つのセグメントを有し、そ
の　　９第１のセグメント６６はメモリ管理装置タグで
あり、またその第２のセグメント６８はデータ又は特定
ブロックのヘッダに対するポインタ用のものである。バ
インデイング・レジスタに結付けるべきメモリ・ブロッ
ク４４ＶＣ対するポインタを設定しているのがこの「デ
ーダ」ワードである。第１のセグメント６６は「デー夛
」が実際にポインタに存在するポインタであるか否かを
表わすもので、もしその「データ」が有効なポインタで
あるならば、そのポインタは結付けるべきメモリーブロ
ック４４のヘッダ情報４４ｈを参照するものとなる。

次ニ、ヘッダ情報４４ｈの最初のセルにあるｆｉｌ［は
、以上で説明した方法によってレジスタの部分「ａ」に
転送されて、結付けの処理を終了する。

本発明のコンピュータ装置の動作において、１以上のフ
ラグをブロック・ヘッダに、例えば第２のヘッダ部分の
セル４８に設定することができる。

少なくともフラグの一つをロックとして用いるので、こ
わがセットされたときは、仮想計算機１２はメモリ・ブ
ロック４４に対して変更を行なうことができない。これ
は、例えばメモリ管理製蓋２５が実行する廃物収集又は
他の処理において、例えばブロックのコピー、移動、再
編成等をしているとき忙有用なものである。

利用可能な他のフラグとして、ブロックは結付られてい
るか否かの判断をするものがある。従って、このメモリ
装置があるブロックを移動又は修飾したいときは、その
ブロックが現在バインデイング・レジスタに結付けられ
ているかについて判断をすることができるものでなけれ
ばならない。

更に、バインデイング・レジスタのレジスタ部分６４０
部分子ａＪにあるブロックの大きさ情報は、そのブロッ
クの有効長を超えているかを判断するために必要とされ
る。

セグメント６２及び６３にあるメモリ管理装置タグは、
そのブロックのヘッダ及びデータ部分の両方に関連され
ている。メモリ管理装す２５が必要とするタグは、ユー
ザ・プロセッサがタグ又は「ポインタ」に書込みをする
のを防止するように、またある特定のブロックを結付け
ようとするときは、まずあるセルに実際にポインタが設
定されているかの検定をするように強制的に設定される
。

ここで説明している型式のタグ付メモリにおいて、仮想
計算機は任意にタグを設定できないことに注目すべきで
ある。従って、メモリ管理装置は、仮想計算機が禁止タ
ブ、即ちポインタ、ヘッダ、順方向等々をセットしよう
としていないことを連続して検定をしなければならない
。従って、各ポインタは、そのデータがポインタを表わ
していることを示すメモリ管理タグを有しているため、
そのブロック内のポインタは仮想計算機により修飾され
ることはない。しかし、仮想計算機はポインタをデータ
により重ね書きでき、この結果、ポインタの参照が破壊
されるが、ポインタを直接入れ替えたり、変更するのが
防止される。

このようにコンピュータ装置１０は構成されているので
、その動作の概要を以下説明しよう。仮想計算機１２は
メモリの書込みをしたいときは、まずメモリ装置に対し
てブロック割付は命令を発行する。このブロック割付は
命令の一部として、仮想計算機は所望のブロックの大き
さと、割付は又は生成すべきブロックを結付けるバイン
デイング・レジスタとを指定する。次に、メモリ装置は
要求されたブロックを生成する。次いで、仮想計算機１
２は、指定したバインデイング・レジスタ向けの書込み
命令を発行し、データの書込みをしたい相対位置ブロッ
クを表示することができる。

その後、仮想計算機１２は、前に書込みをしたデータを
読出したいときは、前にデータを書込んだオフセットを
指定するメモリ装置忙対して読出し命令を発行する。次
に、メモリ管理装置は仮想計算機に対して前に書込んだ
データを送出する。

このメモリ装置の動作の特徴の一つには、割付けられた
ブロック内にポインタ装置を形成して動作することが含
まれる。従って、例えば一方のゾロツクを他方のブロッ
クから参照したいときは、相対アドレスにて参照ブロッ
クに対する参照ブロック内Ｋ、ポインタを確立すること
ができる。このポインタは仮想計算機によって確立され
るのではなく、メモリ管理装置忙よって確立され、参照
、気ブロックにおいてインデックスを受けた相対位置　　′
に配置されることになる。必要ならば、仮想計算機はメ
モリ装置に対して等価（即ちＩＱ試験）命令を発行し、
特定ブロック又は２つのブロックにおける２つの相対位
置には同一ブロックに対するポインタが含まれているか
を判断することができる。（ＩＱ試験は同−又は異なる
ブロックの特定の２相対位置に、同一データがあるかを
判断するためにも用いることができる）、割付けられた
ブロックの相対位置を仮想計算機により直接読出すこと
ができたとしても、相対位置に他のブロックに対するポ
インタがあるときは、それらのポインタの読出しは必ず
しも同一ではないことに注意すべきである。例えば、一
つのブロックには明らか。

に異なる参照となり、見ることが不可能なポインタを設
定し得る。例えば、ブロックＡのポインタがブロックＢ
を指示し、ブロックＣのポインタがブロックＤを指示し
、またブロックＤがブロックＢを指示しているときは、
ブロックＡ及びＣのポインタは同一ブロックを指示する
ことになるが、データとして仮想計算機から見たときは
同一には見えない。

最後に、仮想計算機が特定ブロック関する全ての動作を
完了したときは、メモリ管理装置に対して割付は解除命
令を発行＋、、そのブロックの破壊を要求する。このよ
う忙して構成されたメモリ管理装置により、これまでは
仮想計算機、コンパイラ、アツセンプ２等により制御す
ることが必要であった処理がここで自動的に実行又は実
施し得ることが理解されるであろう。特に、仮想計算機
が実行中の処理ステップを廃物収集処理中に停止させる
ことなく、廃物収集を自動的に実行できる。

これまで用いられていた技術でも通常はよいとする廃物
収集技術の例として、Ｇ、ペーカー、ジュニアによる論
文「直列；ンビュータによるリアル・タイムのリスト処
理Ｊ（ＡＣＭの通信、第２１巻第４号、１９７８年４月
）に示されている。メモリ装置内の廃物収集が仮想計算
機から見えず、かつこれから独立している限り、用いた
廃物収集技術は、実際に廃物収集技術を圧縮することが
でき、メモリ管理装置の物理メモリを更に効率良く利用
することを可能にする。

更に、割付けられた各ズコック長が既知であり、これを
超えて用いることはできないので、例えばブロック長を
超えてインデックスにて１ブロツクにデータ又は他のも
のの書込みをしようしたユーザによる偶発的な又は故意
による破壊からメモリが保護される。

更に、本発明によるメモリ装置を特定のハードウェアに
実施した場合を説明したが、当該技術忙習熟する者には
他の実施態様も明らかなことに注目すべきである。この
ような付加的な限定の一つは、例えばバインデイング・
レジスタ２２を備えるものとして示されているが、メモ
リから完全忙独立できるユーザＣＰＨの位置に存在し得
る。このような独立構成の一例は、オフスレー他による
「コンピュータ・メモリ装置」と題する米国特許同時係
属出願（処理番号Ｔｌ−９９３２）に示されており、こ
の出願はその譲受人に譲受されており、引用として関連
されるものである。

更に、このメモリは他の方法、例えばＰＡＳＣＡＬによ
るソフトウェア又は他のソフトウェアに実施することが
できる。

最後に、十分な一次メモリが存在する限り、物理的なバ
ンク−アンプ・メモリの又はそれについての必要性がな
いことに注目すべきである。

ある程度の特定により本発明を説明し、かつ図示したが
、本発明の開示は例とするのみであって、本発明の精神
及び特許請求の範囲の記載から逸脱することなく、当該
技術に習熟する者において部分の組合せ及び装置におけ
る種々の変更が行ない得ることを理解すべきである。

【図面の簡単な説明】

第１図は本発明による仮想計算機及び物理メモリの相互
関係のブロック図、第２図は関連する仮想計算機に対す
る仮想アドレス空間としてメモリを見た状態を示す本発
明によるコンピュータ・システムのブロック図、第３図
は本発明のコンピュータ装置の好ましい実施態様を達成
する際に仮想計算機及び仮想アドレス空間をインタフェ
ース接　　　続するために用いるバインデイング・レジ
スタの構成のブロック図、第４図は本発明によるコンピ
ュータ装置を達成するときに用いるバインデイング・レ
ジスタのブロック図、第５図は本発明によるコンピュー
タ装置のメモリの概要ハードウェアいられている。１１・−・論理メモリ、１２・・・仮想計算機、２１・
・・ＣＰＵ、２５・・・メモリ管理装置、１００・・・
メモリ管理装置、１０２・・・主メモリ、１０４・・・
ページφテーブル装置、１０６・・・ディスク装置、１
０８・・・ディスク制御製雪。

Claims

【特許請求の範囲】

（１）物理アドレス空間を有し、仮想アドレス空間に変
換した後、前記物理アドレス空間に変換可能な論理アド
レス空間を有するメモリと、前記メモリに相互接続され
、（ａ）入力される命令を解釈し、（ｂ）入力された論
理アドレスを仮想アドレスに変換する機能を有すると共
に、前記メモリを表わす論理アドレス空間のブロックの
割付けをし、割付けられたアドレス空間にユーザ提供の
データの書込み及び読出しをし、「等価試験」を実行し
て前記アドレス空間内の２つのポインタが割付けられた
論理アドレス空間の同一ブロックを参照しているかにつ
いての判断をし、割付けられた前記アドレス空間内の複
数のポインタを複写する手段を有する仮想計算機とを備
えたことを特徴とするコンピュータ装置。
（２）特許請求の範囲第１項記載のコンピュータ装置に
おいて、前記仮想計算機はユーザ・プロセッサと、この
ユーザ・プロセッサを仮想アドレスのレベルにて前記メ
モリにインタフェース接続させるインタフェース・メモ
リとを備えていることを特徴とするコンピュータ装置。
（３）特許請求の範囲第２項記載のコンピュータ装置に
おいて、前記論理アドレス空間はその論理アドレス空間
内にて関連するブロックを識別するための少なくとも一
つのレジスタ識別器を備えていることを特徴とするコン
ピュータ装置。
（４）特許請求の範囲第３項記載のコンピュータ装置に
おいて、前記論理アドレス空間は更に、指定された前記
レジスタ識別器により指示されるブロック内の位置に対
する相対インデックスを備えていることを特徴とするコ
ンピュータ装置。
（５）特許請求の範囲第４項記載のコンピュータ装置に
おいて、前記物理メモリは複数の半導体のランダム・ア
クセス・メモリ装置と、デイスク・メモリと、デイスク
制御装置とを備えると共に、前記メモリ・プロセッサは
前記デイスク・メモリと前記物理メモリとの間における
情報の流れを制御するために前記デイスク制御装置の動
作を制御することを特徴とするコンピュータ装置。
（６）コンピュータ装置において、物理メモリと、ユー
ザのプロセッサ並びにこのユーザのプロセッサにより任
意に割付可能な長さのブロックが前記ユーザ・プロセッ
サにより情報の書込み及び読出しのアクセス可能な構造
として前記物理メモリが前記ユーザから見えるように前
記ユーザ・プロセッサを前記物理メモリに対してインタ
フェース接続させる手段とを備えていることを特徴とす
るコンピュータ装置。
（７）特許請求の範囲第６項記載のコンピュータ装置に
おいて、前記物理メモリを表わす論理アドレス空間を割
付け、この論理アドレス空間内の一方のポインタが他方
のポインタと共に前記論理アドレス空間における同一位
置を指示しているかについての判断をする手段を更に備
えていることを特徴とするコンピュータ装置。
（８）特許請求の範囲第７項記載のコンピュータ装置に
おいて、割付けられた前記論理アドレス空間にユーザ提
供のデータを書込むと共に前記論理アドレス空間から情
報を読出すように前記ユーザ・プロセッサをエネーブル
する手段を更に備えていることを特徴とするコンピュー
タ装置。
（９）特許請求の範囲第９項記載のコンピュータ装置に
おいて、インタフェース接続させる前記手段は前記ユー
ザ・プロセッサによりアドレス可能であり、かつ論理ア
ドレス空間に機能的に接続されるバインデイング・レジ
スタを備えていることを特徴とするコンピュータ装置。
（１０）特許請求の範囲第９項記載のコンピュータ装置
において、指定された任意長のメモリのブロックを割付
けるように前記ユーザ・プロセッサをエネーブルする手
段を備えていることを特徴とするコンピュータ装置。
（１１）特許請求の範囲第１０項記載のコンピュータ装
置において、前記ユーザ・プロセッサは関連される一つ
のブロック及びこのブロック内の位置に対する相対イン
デックスを識別するように前記バインデイング・レジス
タの一つのレジスタを指定することにより前記メモリ・
ブロックと通信をすることを特徴とするコンピュータ装
置。
（１２）特許請求の範囲第１１項記載のコンピュータ装
置において、前記ユーザ・プロセッサが割付けられた前
記論理アドレス空間にポインタ情報の書込みができない
ことを保証する装置を更に備えていることを特徴とする
コンピュータ装置。