JPS59140566A

JPS59140566A - 情報処理装置

Info

Publication number: JPS59140566A
Application number: JP1420783A
Authority: JP
Inventors: Naoya Ono; 直哉大野; Shinji Nanba; 難波　信治
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-01-31
Filing date: 1983-01-31
Publication date: 1984-08-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、仮想計算機を実現することのできる情報処理
装置に関し、更に詳しくいえば、仮想計算機から要求さ
れた実資源に関する動作要求に対するシミーレーション
処理を高速に親計算機で実行することを可能にする仮想
計算機サポート機能を備えた情報処理装置に関する。

仮想計算機は、一台の計算機システム上に、仮想的に複
数個の計算機システムを実現することを可能にする技術
であり、これを使うことにより、一台の計算機システム
において、親計算機の上で動く制御プログラム（以下こ
れを親Ｏ８とよぶ）のもとに、複数個の仮想計算機が実
現され、各仮想計算機上で各々のオペレーティングシス
テム（以下子Ｏ８とよぶ）を走らせることができる。

仮想計藷機システムは、既存のＯ８に何らの変更も加え
ることなく、親Ｏ８のもとで、子ＯＳとして動作させ得
るようにしたものであり、これを実現するために、たと
えば次のような方法がとられている。

即ち、仮想計算機上で実行される命令のうち、実マシン
上の資源に対する直接の動作を指令する命令（たとえば
、入出力命令、）・−ドウエアレジスタの制御命令等）
が、特権命令のうちのあるも与のに限られることを利用して、仮想計算機で％権命分が
実行されると、親ＯＳに対して割込みが発生するように
しておき、これにより、親計算機上の親ＯＳが発行され
た特権命令を解析し、この特権命令で本来行うべき操作
を、親Ｏ８上で疑似的に実行（シミュレート）シ、結果
を仮想計算機上の子ＯＳに反映させることによシ、あた
かも、仮想計算機にとっては、自分のうえで％権命令を
実行したかのようにみせかけている。

当然のことながら、子Ｏ８においては、命令１データの
アドレス等は、子Ｏ８上の論理アドレスにより指定され
ており、一方、親Ｏ８においては、親Ｏ８上の論理アド
レスによって情報のアクセスが行われる。

即ち、一般のプログラムは、論理アドレスを用いて記述
されているので、命令の実行に際しての命令の読出し、
オペランドの読出し、書込み等メモリー・のアクセスの
度に、プロセッサは、論理アドレスを、実アドレスに変
換して、実アドレスに対するアクセスを高速に行う必要
があり、このために、ハードウェアあるいはファームウ
ェアの制御により、アドレス変換テーブルの検索による
論理アドレスの物理アドレスへの変換、アクセスの正当
性のチェック等の処理を行っている。

しかしながら、親Ｏ８におけるシミュレーションに際し
ては、親計算機は仮想計算機上の情報を読出し、これを
解析する必要があり、このために、従来は仮想計算機上
の情報を読むために、親計算機上のプログラムを用いて
対応する仮想計算機のアドレス変換テーブルをサーチし
、論理アドレスを仮想計算機上の実アドレスに変換し、
更にこれを親計算機上の仮想アドレスに変換した後、目
的の情報を読出す必要があった。

この変換に際しては、仮想計算機のアドレス変換テーブ
ルの数段階のサーチの途中で現われる仮想計算機上のア
ドレス自体も親計算機上のアドレスに変換する必要があ
り、−個の子Ｏ８上の論理アドレスを、親計算機上の論
理アドレスに変換するために、多大な時間がかかること
になる。このような、親計算機上の格納位置への子計算
機上の情報のとり込みは、シミュレーション事象の発生
の毎に必要であυ、仮想計算機上でプログラムを実行す
る場合の処理速度を大巾に低下させる要因となっていた
。

特に、リング保護、セグメント方式等強力な情報の保護
機能を備えた計算機システムにおいては、後にも示すよ
うに仮想アドレスから実アドレスへの変換の過程で種々
のアクセスの妥当性のチェックが行われている。

ハードウェア／ファームウェアの制御のもとてこれらの
チェックを行う場合には、処理の高速化のために、あら
かじめ、これらのチェックを他のアドレス変換処理と並
行して行えるような配慮がなされており、変換処理に悪
影響を与えることは少いのに対し、ソフトウェアによシ
、これらのアドレス変換処理を行なおうとした場合には
、これらの種々のチェックを他の変換処理と並列に行う
ことができず機械語命令によシ遂時実行しなければなら
ないために、ソフトウェアによるアドレス変換処理の速
度低下の程度が著しい。

即ち、本発明の目的は、仮想計算機上での仮想計算機の
高速な動作を可能とする、仮想計算機サポート機能を提
供することにある。

また、本発明の他の目的は、特に充実したアクセス保護
機能をもつ計算機システムにおいても仮想計算機上での
仮想計算機での処理のシミーレーションを高速に行うこ
とを可能とした仮想計算機サポート機能を提供すること
にある。

本発明によれば、親計算機上の命令で指定される仮想計
算機上の論理アドレスで指定される情報を、親計算機上
の指定された記憶位置に転送するための機械語命令を備
えることにより、仮想計算機上の論理アドレスで指定さ
れた情報の親計算機で管理する記憶位置への高速な転送
を可能にしたもので、本発明によシ、親計算機による子
計算機での処理のシミーレーションに際してのシミュレ
ーションに必要な情報の子計算機から、親計算機へのと
９込みの処理を高速に行うことが可能となり、これによ
シ、シミーレーション処理の高速化が可能となる。

次に本発明について図面を用いて説明する。

まず本発明の詳細な説明に先立ち、本実施例において想
定している計算機システムの基本構造即ち、アーキテク
チャの概要について説明する。

本実施例においては計算機システム上に、同時に最大２
５６個のジョブが存在でき、１個のジョブは最大２５６
個のプロセスから構成され、各プロセス毎に、２８ビツ
トのアドレス空間が提供される。

即ち、アドレス空間は、８ビツトのジョブ番号および８
ビツトのプロセス番号（Ｐ）によシ識別される。

各アドレス空間は、最大サイズ４０９６にハイド（Ｉ　
Ｋ　＝　１．０２４．　）の大セグメント３２個と最大
サイズ６４にバイトの小セグメン）　４０９６個から構
成される。

第１図に示すように、２８ピツトのアドレス空間の上位
４ビツトはセグメントテーブル番号部（’　Ｓ　Ｔ　Ｎ
　）として使用され、大セグメントに対しては続く２ビ
ツトがセグメントテ・−プルエントリ部（ＳＴＢ３）、
下位２２ビツトがセグメント内アドレス（８ＲＡ）とし
て使用される。

小セグメントに対しては４ビツトのＳＴＮに続く８ビツ
トがセグメン）（ＳＴＥ）として、下位１６ビツトがＳ
ＴＢとして使用される。

セグメントが大セグメントか小セグメントであるかは、
ＳＴＮ部の値によシ判別される。即ち、５ＴＮ＝０〜７
は大セグメントであることを示し、５ＴＮ＝８〜１５は
、小セグメントであることを示す。

また、セグメントに対しては、読出し、書込。

実行の各操作に対して、４レベルのリング保護がなされ
ている。

第２図は制御テーブルの構成を示す図である。

第２図に示すように、主記憶上の特定位置に置かれた（
ここでは、主記憶の、最初の記憶位置に置かれていると
する）システムベース（ＳＢ）Ｕ、このシステム全般に
関わる制御情報の一部として、システムに属するジョブ
に関する情報を保持するジョブテーブルワード（ＪＴＷ
、）をもつ。

ジョブテーブルワード（ＪＴＷ）は、ジョブテーブル（
ＪＴ）へのポインタ（ＪＴＰ）およびジョブテーブルの
サイズ（ＪＴＳＺ）をもつ。

ジョブテーブル（ＪＴ）は、各ジョブに対応してエント
リ（ＪＴＥ）をもち、各Ｊ’ｒＥは、対応するジョブに
含まれるプロセスに関する情報として、プロセステーブ
ル（ＰＴ）へのポインタ（ｐＴＰ）およびＰＴのサイズ
（ＰＴＳＺ）をもつ。

プロセステーブル（ＰＴ）は、このジョブに属する各プ
ロセスに対応してエントリ（ＰＴＥ）をもち、各プロセ
ステーブルエントリ（ＰＴＥ）は、このエントリの有効
性を示す有効ピッ）（Ｐ）、および対応するプロセス制
御ブロック（ＰＣＢ）へのポインタ（ＰＣＢＰ）をもつ
。

プロセス制御ブロック（ＰＣＢ）は、プロセスが実行可
能であるかどうか等を示す状態情報、命令カウンタ、汎
用レジスタ等、このプロセスの各種状態退避情報に加え
て、このプロセスのもツアドレス空間情報として、大セ
グメント用および小セグメント用に各々アドレス空間指
示語（ＡＳＷＯ，ＡＳＷＩ）をもつ。

ＡＳＷＯは、大セグメントに対する第１次のアドレス変
換テーブルであるセグメントテーブル配列（ＳＴＷＡＯ
）のサイズ５ＺＯ１およびポインタ（５ＴＷＡＰＯ）を
もち、ＡＳＷＩは、小セグメントに対するセグメントテ
ーブル配列５ＴＷＡＩのサイズ（ＳＺＩ）、およびポイ
ンタ（８ＴＷＡ、Ｐ　１）をもつ。

５ＴＷＡＯ，５ＴＷＡＩは、論理アドレスのセグメント
テーブル番号（ＳＴＮ）に対応したセグメントテーブル
エントリー（ＳＴＷ）をもち、各エントリは対応するセ
グメントテーブル番号（ＳＴＮ）に属するセグメントに
関する情報を保持するセグメントテーブル（８Ｔ）のサ
イズ（ＳＴＳＺ）およびこれへのポインタ（ＳＴＰ）を
もつ。

セグメントテーブル（ＳＴ）は、論理アドレスのＳＴＥ
に対応したエントリをもち、Ｊ、Ｐ、ＳＴＮ。

８ＴＥで一義的　に定まるセグメントに関する情報をも
つセグメント記述子（ＳＤ）を構成し対応するセグメン
トのサイズ（ＳＳＺ）、実記憶上の記憶位置情報ＢＡＳ
Ｅ、制御フラグＦアクセスに関する保睦情報等をもつ。

セグメントに関する保護情報としては、読出し。

書込み、実行に関する各２２ビツトのリング番号ＲＪ　
ＷＪ　　ＥＲおよび書込み実行の可否を示すピッ）ＷＰ
、ＥＰがおかれている。

制御フラグＦは、このセグメントの物理的な物理情報と
して、このセグメントが主記憶上に存在するか、このセ
グメントに対してアクセスが行われたか、書込みが行わ
れたか等の情報をもつ。

ＢＡＳＨには、Ｆでこのセグメントが主記憶上になお、
以上の説明において、各ポインタ類はすべて、絶対番地
形式で記憶位置を示している。

また、本実施例においては、仮想計算機における主記憶として、親計算機の管理する
一個の大セグメントが割当てられる。

従って、親計算機上で動くプログラムにより、仮想計算
機上の情報を読出すには、１ず、仮想計算機上の論理アドレスを、仮想計算機上の
アドレス変換テーブルを用いて、仮想計算機上の実アド
レスに変換し、これを親計算機上の対応する仮想計算機
に対して割当てられたセグメント上の変位とすることに
より、このセグメント番号と変位を親計算機上の論理ア
ドレスとして使用できることになる。

本実施例においては、親計算機は仮想計算機を管理する
だめに、第３図に示すような制御テーブルをもつ。

即ち、主記憶上の特定位置におかれたＶＭ主制御テープ
＃（ＶＭＣ８）は、ＶＭテープ＃（ＶＭＴ）の管理情報
として、７Ｍテーブルワード（■Ｍ’ｒＷ）をもつ。Ｖ
Ｍ’ｒＷはＶＭＴのサイズ（■ＭＴＳＺ）およびＶＭＴ
へのポインタＶＭＴＰをもつ。

ＶＭＴは、各ＶＭ対応にエントリ（ＶＭＤ）をもつテー
ブルで、各エントリ（ＶＭＤ）はこのエントリの有効性
を示すビットＰおよび対応するＶＭ制御ブロック（ＶＭ
ＣＢ）へのポインタ（ＶＭＣＢＰ）をもつ。

各ＶＭＣＢは、その仮想計算機（ＶＭ）の種々の属性と
してこのＶＭに属する仮想プロセッサの状態退避情報９
等に加えてこのＶＭに割当てられた親計算機上の記憶位
置に関する情報を保持するだめのＶＭセグメント語（Ｖ
ＭＳＷ）をもつ。

ここにはとのＶＭに割当てられた親計算機上のセグメン
トアドレスが格納されている。即ちこのセグメントの属
するアドレス空間番号としてジョブ番号（１）、プロセ
ス番号（Ｐ）、セグメントアドレスとしてＳＴＮ、ＳＴ
Ｅが格納されている。

なお、先のアドレス変換のだめの各種テーブル類のポイ
ンタと同様、■ＭＴＰをＶＭＣＢＰのポインタは各テー
ブルの開始番地を絶対番地で示しているものとする。

次に、本実施例において備えられる親計算機への情報転
送命令（以下ＭＴＢ命令と略す）について説明する。

ＭＴＢ命令は、第４図に示すように１６ビツトからなり
、８ビツトの命命コード部、情報を読出すべき仮想計算
機上の情報位置を指定するための第ｒのオペランド部（
ＧＲＩ）、仮想計算機上がら読出された情報を格納すべ
き汎用レジスタを指定するだめの４ビツトの第２のオペ
ランド部（ｏＲ，２）をもつ。

をもつ。

命令コード部はこの命令が、親計算機への情報転送台’
＞（ＭＴ　Ｂ　）であることを示す値をもち、第１のオ
ペランド部（ＧＲｌ　）は、読出すべき子Ｏ８上の情報
のアドレスに関する情報を保持する２個の連続した汎用
レジスタＧＲの最初のレジスタの番号を示す。

即ち、第１のオペランド部で指定された汎用レジスタＯ
Ｒ１には、情報の耽出しを行うべき仮想計算機番号（Ｖ
ＭＩＤ　）として値ｉおよびこの仮想計Ｎｉｌ上でのア
ドレス空間番号としてジョブ番号０）として値ｊ、プロ
セス番号（Ｐ）として値ｋが格納されており、ＧＲｌに
続く汎用レジスタ（ＧＲｌ−ｚ）には、読出すべき情報
の保護情報として、リング番号（Ｒ，Ｎ）として値「、
およびアドレス空間上の仮想アドレス（セグメント番号
８ＴＮ（値７）１８ＴＥ（値ｍ））およびセグメント内
アドレス（Ｓ　Ｒ，Ａ　）として値ｎが格納されている
ものとする。

次に本実施例における動作を説明する。

親計算機が、仮想計算機から出された特権命令のシミー
レーションを行っているときに親計算機への情報転送台
４（ＭＴＢ）が発行されると、まず第１のオペランドで
指定される仮想計算機上の論理アドレスを親計算機上の
論理アドレスに変換するために、次の動作が行われる。

即ち、第１のオペランド部で指定された汎用レジスタＧ
Ｒ，に格納されている仮想計算機番号（ＶＭＩＤ）（こ
れは値ｉをもつ）を取出す。

ＶＭ制御主テーブルＶＭＣ８のＶＭ子テーブルード（Ｖ
ＭＴＷ）で指定されるＶＭＴの先に取出されだＶ　Ｍ　
Ｉ　Ｄ　＝　ｉで指定されるＶＭエントリＶＭＤ（ｉ）
を読出す。このとき、ＶＭＩＴ）としての値■とＶＭＴ
ＷのＶＭＴＳＺを比較し、■がＶＭＴＳＺ以内であるこ
とをチェックする。

次に読出されだＶＭエントリ■ＭＤ（ｉ）の有効ビット
Ｐがオンであることをチェックしたうえで、ＶＭＤ（ｉ
）のＶＭ制御ブロックポインタＶＭＣＢＰによ、１ＭＭ
ＣＨのアドレスを得る。得られたＶＭＣＢ（ｉ）上のＶ
Ｍセグメント語（ＶＭＳＷ）により、とのＶＭ　（Ｖ　
Ｍ（ｉ）　）に割当てられた親計算機のセグメント番号
が得られる。

これにより、得られたセグメントの相対番地Ｏから始ま
るシステムベースをアクセスすることによシ、ジョグテ
ーブルワード（ＪＴＷ）が得られる。以下の各テーブル
のポインタは、仮想計算機の絶対番地で書かれているの
で、親計算機からのアクセスに際してはポインタをアク
セスすることにより得られるＶＭ内の絶対番地を、この
ＶＭに割当てられたセグメント即ち先に得られたセグメ
ント番号で示されるセグメント内の相対番地ＳＲＡとし
て取扱うことによりアクセスを行うことができる。

即ち上に示した方法によりジョグテーブルワード（Ｊ’
Ｉ’Ｗ）上のジョブテーブルポインタ（ＪＴＰ）を用い
てＪＴの開始番地を得、このテーブルの親計算機への情
報転送台＋（Ｍ　Ｔ　Ｂ　’）で指定されたＶＭ上のＪ
番号（汎用レジスタＧＲ，１のＪ（値Ｊをもつ）で示さ
れるエントリ（ＪＴＥ（ｊ））を読出すこのとき、ＪＴ
Ｓｚとｊを比較してｊがＪＴＳＺの範囲内にあることを
チェックする。

次にＪ　Ｔ　Ｅ（ｊ）のポインタ部ＦＴＰで示される位
置から始まるＰＴの０１１．１のＰ（値ｋをもつ）で示
されるエントリｐＴｇ（ｋ）を読出す。このときこのＰ
がＪ　Ｔ　ｇ（ｊ）のＰＴＳＺの範囲にあることをチェ
ックする。

次に読出されたＰＴＥ（ｋ）のプロセッサ制御ブロック
ポインタ（ＰＣＢＰ　）により、ＰＣＢのアドレスが得
られるのでこれにより、ＧＲ１＋１上のセグメントテー
ブル番号（８ＴＮ）（値ｌをもつ）に対応するアドレス
空間指示語（ＡＳＷＯ）あるいはＡＳＷ１を読出す。即
ちノが０〜７の範囲にある場合即ち、大セグメントであ
る場合にはＡｓＷＯを読出し、ＳＴＮが８〜１５の値の
場合に′はＡＳＷＩが読出される。

読出されたＡＳＷで指定されるＳ　’ｒＷＡの５ＴＮ−
６で指定されるエントリＳ’ｌ’Ｗ（Ｉｌあるいはｌ−
８以下は単にｌと示す）を読出す。但しこのときｌが８
以上の場合には１から８を引いた値がエントリ番号とし
て使用される。このとき、ＡＳＷ＜１＞のＳＺと（ある
いはｌが８以上の場合は１−８）とのチェックが行われ
る。

読出されたセグメントテーブルエントリ５ＴＷ（１）の
ＳＴＰにより指定されるセグメントテーブル（ＳＴ）即
ちＳＴ（、、ｌのＧＲ，＋、上の５ＴＥ（値ｍをもつ）
で指定されるエントリを読出すことにより、目的とする
セグメントに対するセグメント記述子ＳＤに）が得られ
る。このときＳ’Ｉ’ＳＺとｍとのチェックが行われる
。

これにより得られたセグメント記述子（ＳＤ）のＢＡ、
ＳＲで指定されるＶＭ上の絶対番地にＭＴＢ命令で指定
されたＧＲ，上のセグメント内ネｎ対アドレス５ＲＡ（
値ｎ）を加えることにより、読出すべき情報のアドレス
即ち、対応するＶＭ（ｉ）に与えられたセグメント内の
相対アドレスが得られることになる。

なお、このときセグメント記述子ＳＤ（へ）のサイズと
セグメント内アドレス５ＲＡ（＝ｎ）を比較し、ＳＲＡ
がＧＲＩの範囲内にあることをチェックする。

またこれとともに、ＧＲ，＋、上のリング番号ＫＮ（値
ｒ）と得られたＳＤ上のＴｔＲを比較しｒがｒ（、Ｒよ
りも犬でないことをチェックする。

次に、以上の処理で得られた読出すべき情報の親計算機
上の論理アドレス即ち、先に得られた親計算機上のセグ
メント番号およびここで得られたセグメント内相対アド
レスを用いて主記憶の読出しを行い、これをＧＲ，□に
格納することにより、ＭＴＢ命命が完了する。

なお、以上に説明した処理におけるサイズ等のチェック
に際して、例外が検出されたとき、この命令の実行中で
の例外検出としてこれを親計算機に通知する。

以上本発明の一実施例について説明したが以上の説明に
おいて明らかなように、本発明の主旨は、仮想計η機か
ら要求された機能の親計算機でのシミュレーションに際
して頻繁に必要と々る仮想計算機上のアドレス空間によ
シ指定された情報の親計算機からの読出しの処理を高速
化するために、更にはこれによシ命＋飴によシ指定され
る仮想計算機上の同じく命令語で指定される論理アドレ
スによシ定まる記憶位置上の情報を親計算機から読出し
、これを命令語によシ定まる親計算機上の記憶位置に格
納するだめの機械語命令を備えた情報処理装置を提供す
ることによシミュレーションを高速化し、仮想計算機上
での尖行を高速化する手段を提供することにあシ、この
主旨に背かない限ｆｉ、ＭＴＢ命令自体の形式９機能に
はいくつかの実現方法があることは明らかであろう。

本実施例においてはＭＴＢ命令は、２個のオペランド部
をもち読出すべき記憶位置情報は２個の連続した汎用レ
ジスタにおかれ、この最初の汎用レジスタの番号を第１
のオペランド部で指定し、読出された情報を第２のオペ
ランド部で指定するとしているが必ずしもこのようにす
る必要はない。

たとえば、読出すべき情報のアドレス情報を格納する汎
用レジスタ、読出した結果を格納する汎用レジスタを命
＋によシ定まる特定の汎用レジスタに固定することもで
きる。この場合にはＭＴＢ命令には第１および第２のオ
ペランド部は不要となる。

また、本実施例においては主計算機上の情報格納場所を
□第２のオペランド部で指定した汎用レジスタとしてい
るが、情報格納場所として、主計算機上の主記憶を指定
することも可能である。これはたとえば、汎用レジスタ
上に、情報を格納すべき論理アドレスを格納しておき、
第２のオペランド部でこの汎用レジスタを指定するよう
にＭＴＢ命令を実現すればよい。

なお、この場合には、当然のことながら、書込むべきア
ドレスに対する書込みリング番号のチェック、簀込許可
ピットのチェック管種々のチェックが必要である。

また、機械語命令のオペランド部として、直接読出しア
ドレス、あるいは、書込アドレスを指定することも可能
である。

また、本実施例においては主計算機への情報の転送の単
位は１ワード（４バイト）としているが、必ずしもこの
ようにする必要はなく、他の定まった長さであってもよ
く、あるいは、特定の格納位置、あるいは命令語に設け
られたオペランド部で指定された格納位ｉｆｆ上のサイ
ズを転送するような機械語命令とすることも可能であろ
う。

まだ、以上本発明の実施例においては、仮想計り機を実
施して、いる計算様システムは読出し、沓込み、昔分実
行の各々の操作に対して４レベルのリング保換株能をも
ち６４　Ｋバイトの小セク゛メントと４０９６ＫＢの大
セグメントを実施するセグメンテーション方式を採用し
ているものとし、実施例の説明に示したような制肯１構
造を備えているものとしているが、本発明が、必ずしも
、本実施例で讃？。

明したアーキテクチャと同一で彦い計鐘゛機に対しても
適用できることは明らかでありたとえば、上記の機能に
ページング機能を加えた計算機システムにも適用できる
であろう。

また、本実７ｒ１例において想定しているＶＭＣＢ。

ＶＭＣＢ等仮想計算機制御構造についても、本実施例と
異なる構成が可能であることは明らかであり、本発明は
これらの実現方法にしけられるもので１はない。

また、本実施例においては、１個の仮想計９機に対して
主計算機上の一個のセグメントを割当てるものとしてい
るが必ずしもこのようにする必要はなく１個の仮想計算
機に対して、主計（転）機上の複数のセグメントを割当
てることも可能で′りυ、逆に主計算機の一個のセグメ
ントを分別し、複数個の仮想計算機に割当てることも可
能である。

但し、この場合にｄ：、ＶＭＣＢ上のｖＭＳＷの構成。

仮想計算機上の論理アドレスを実アドレスに変換した後
での主計算機上の論理アドレスへの処理において、これ
に対応した変更を行う必要がある。

【図面の簡単な説明】

第１図は本発明の実施例における論理アドレスの構成を
示す図であシ、第２図は本発明の実施例における論理ア
ドレスの変換に関する制御テーブルの構成を示す図であ
る。第３図は、本発明の実施例における仮想計算機に関
する制御テーブルの構成を示す図で第４図は、本発明の
実施例におけるＭＴＶ命令の形式を示す図である。図において、８Ｂはシステムデータベース、ＪＴはジョブテーブル、
ＰＴはプロセステーブル、ＰＣＢはプロセス制御ブロッ
ク、５ＴＷＡはセグメントテーブル配列、ＳＴはセグメ
ントテーブル、７ＭＣ８は仮想計算機主制御テーブル、
ｖＭＴは仮想計算機テーブル、ＶＭＣＢは仮想計算機制
御ブロック、ＧＲは汎用レジスタ、ＧＲ，は第１のオペ
ランド、ＧＲ２は第２のオペランドをそれぞれ示す。（２５１３ｃ）。オ　　１　　図オ　　３　口ｆ　η　図

Claims

【特許請求の範囲】

（１）１台の計算機システム上で、複数個の仮想計算機
を実現する仮想計算機システムにおいて、親計算機のも
とで実行される機械語命令とじて、当該機械語命令によ
り定まる仮想計算機の識別情報、および仮想計算機上の
論理アドレス情報により指定される記憶位置上の情報を
読出し、尚該機械語合◆によシ定まる親計算機上の情報
格納位置に書込むだめの機械語命令を備えることを特徴
とする情報処理装置。
（２）前記機械語命令のオペランド部として、情報を読
出すべき仮想計算機の識別情報、および仮想計算機内の
論理アドレス情報をもち、当該機械詰合◆のオペランド
部で指定された仮想計算機上の、同じく前記オペランド
部で指定された論理アドレスで指定される論理アドレス
空間上の記憶位置にある情報を読出し、親計算機上の特
定の情報格納位置に書込むだめの機械語命命を備える特
許請求の範囲第（１）項記載の情報処理装置。
（３）前記機械語命令のもつオペランド部に加えて、第
２のオペランド部として、仮想計算機上から読出した情
報を格納すべき記憶位置に関する情報をもつ特許請求の
範囲第（２）項記載の情報処理装置。
（４）前記機械語命令のもつオペランド部に加えて、第
３のオペランド部として、仮想計算機上の記憶位置から
主計算機上の記憶位置に転送すべき情報の長さを指定す
る情報をもつ特許請求の範囲第（３）項記載の情報処理
装置。