JPS6083168A - マルチプロセツサ・システム制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はユニプロセッサで動作するように設計されたプ
ログラミング・システムが、ＩＢＭシステム／３７０Ｘ
Ａ（拡張アーキテクチャ）によって構築されたマルチプ
ロセッサを利用できるようにする方法に係る。

［従来技術］ 仮想計算機（ＶＭ）ハイパバイザ・プログラム、例えば
ＩＢＭ　ＶＭ／システム・プロダクト（ＳＰ）は、多年
にわたって広く使用されている。このＶＭ／ＳＰは通常
、主記憶装置の上位アドレス部分にロードされ、普通は
システムの中央処理装置ＣＣＰ　Ｕ）および主記憶（Ｍ
Ｓ）から離れている。タイプライタ／ディスプレイ・タ
ーミナルをそれぞれ大型システムにインタフェースする
多数のユーザのプログラム実行を調整する。ＶＭの利点
は、大型システムの見かけ上のデータ処理能力を各ユー
ザに与えることである。ユーザ（ＶＭパホスト”の“ゲ
スト″と呼ぶこともある）には、ＶＭ制御プログラムに
よって、各ユーザがシステム上で仕事をするときに動作
するそれぞれのＭＳ領域が割当てられる。ログオン（Ｌ
ｏｇｏｎ）は、ユーザがユーザ自身をシステムのために
識別し、システム使用許可を要求する。ログオンの後、
ゲストは、接続されたシステムのアーキテクチャとイン
タフェースするように設計されているプログラムをラン
できる。例えば、Ｓ／３７０アーキテクチヤの命令セッ
トを、Ｓ／３７０システム上でランしているゲスト・プ
ログラムにより使用できる。

ＭＶＳのようなオペレーティング・システムは■Ｍ／Ｓ
Ｐによってゲストとしてランされていた。

各ゲストは、ゲスト実記憶と呼ばれる、割当てられたＭ
Ｓ部分を管理する。それは、この部分がゲスト・オペレ
ーティング・システムによって制御されるシステム記憶
装置であるからである。しかしながら、ＶＭ動作では、
ゲスト実記憶は実際には仮想記憶であり、必要に応じて
、ＶＭホストの実記憶に写像（ｍａｐ）されなければな
らない、ＭＳの下位アドレス部分（ホスト実アドレス）
を絶対アドレス０で始まるゲスト・オペレーティング・
システムの等価アドレス（ゲスト実アドレス）に割当て
ることにより、単純化が行なわれ、それは一般に、１つ
の良好なゲストの性能を更によくするものであった。こ
のようなゲストは仮想（Ｖ）＝実（Ｒ）のゲストと呼ば
れる。他のゲストは他のＭＳアドレス領域で動作する。

ゲスト・プログラムの実行中は、ゲストがＩｌｏを必要
としてＩ１０開始命令（ＳＩＯまたは５ＩＯＦ）を出そ
うと試みても、そうすることはできない。その理由は、
使用するチャネル・プログラムが書込まれた領域とは違
ったＭＳ領域にゲストのＶＭ位置がある場合、ゲストの
チャネル・プログラムは動作しないからである。従って
、ゲストがＳＩＯまたはＳＩ○Ｆ命令を出そうと試みる
場合、ＶＭは、ゲストのプログラム実行に割込み。

ゲストのためにゲスト・プログラム実行プロセスを引継
ぐ。ゲストＩ１０を行なうには、ＶＭは最初に、ゲスト
ＰＳＡページ・フレームの記憶位置７９（才か＋１祇　
Ｍスに、ペーぐ）ｎ）ｌ−姪釉古スことにより、ゲスト
・チャネル・プログラムを見つけ、ゲストのチャネル・
プログラムにおける第１のチャネル・コマンド・ワード
（ＣＣＷ）のアドレスを含むチャネル・アドレス・ワー
ド（ＣＡＷ）を得る。ＭＳ内の最初のＣＣＷを見つける
ために、ＶＭは、・ＭＳのゲスト領域の（すなわちＭＳ
絶対アドレス０からの）ＭＳオフセットを最初のＣＣＷ
アドレスに加えることにより、ＭＳでこの最初に得られ
たＣＣＷアドレスをその絶対アドレスに変換する。そし
てＶＭは、チャネル・プログラムを実行し、ゲスト領域
のどのページ・フレームが転送中のデータに必要である
かを決め、かつ、Ｉ１０データ転送に備えて、これらの
ページ・フレームを確定する。次いでＶＭは、チャネル
・プログラムをＶＭ領領域コピーし、そのＣＣＷ内のア
ドレスを、Ｉ１０データ転送の場合、ゲスト領域に新規
に確定したページ・フレームでアクセスされる（Ｉ／○
チャネル・ハードウェアが必要どする）絶対アドレスに
変更する。最後に、ＶＭは、ＶＭ領領域構築されたＩ１
０チャネル・プロダラムの実行を開始し、ゲストが必要
とするＩ１０転送を実行する。それ故、ＶＭによるゲス
トエ１０動作は、ユーザ・プログラムが、それが書込ま
れたＭＳ領域のプログラムとして実行される場合には存
在しない、かなりの量のＶＭプログラミング・オーバヘ
ッドを含むことが明らかである。

ゲストＩ１０チャネル・プログラムのアドレス再配置で
付加されたＶＭオーバヘッドは負担を重くするが、良好
なゲストとも呼ばれる最初のゲストを絶対アドレスＯに
ロードする、すなわち、良好なゲストの仮想アドレス空
間の下位アドレス部分を、実アドレス０で始まるＭＳ実
アドレス空間に直接にコピーしてＶ＝Ｈのユーザとする
場合を除けば、前記オーバヘッドを避ける一般化された
方法は見つかっていない。（実アドレスはユニプロセッ
サ（ＵＰ’）の絶対アドレスと同じであるが、マルチプ
ロセッサ（ＭＰ）の絶対アドレスとは同じではない。）
この仮想アドレス対実アドレスの写像は良好なゲストに
関してのみ仮想アドレス変換を不要とし、それによって
良好なゲストの工１０チャネル・プログラムが再配置を
判なわずに使用できる。しかしながら、最初のゲスト以
外のゲストはＶ＝Ｒのゲストにはなり得ず、ＶＭは前記
の煩わしい方法でそれらのＩ１０チャネル・プログラム
を処理しなければならない。

非良好なゲストＩ１０チャネル・プログラムのＶＭ処理
の負担増加は、大量のＩ１０活動を行なう非良好なゲス
トの場合に限りかなりのものになるので、大量のＩ１０
活動を行なうプログラムは、良好なゲストの場合を除き
、ＶＭによって効率的に処理できず、１つの良好なゲス
トのみがＶＭによって効率的に処理できる。このＶＭ限
界は、ユニプロセッサＵＰまたはマルチプロセッサＭＰ
のどちらでＶＭがランされても生じる。その理由はどち
らの主記憶も、絶対アドレスの拡張が１つしかないから
である（絶対アドレスはＵＰの実アドレスと同じである
）。ＭＰにおけるＶＭ限界は、ＭＰの１つのＣＰＵＬか
、システムにおける１つの良好なゲストを実行できない
ことである。非良好なゲストを実行しているＭＰの他の
ＣＰＵは、ＵＰの場合と同じようにＶＭゲストエ／○処
理の負担が重くなる。

ＭＰの場合のＩ１０負担の解決法は、適切な内部プログ
ラム・ロックを有する読取専用形式のプログラムを再設
計し、該プログラムを複数のＣＰＵで直接かつ同時に実
行できるようにすることである。これは、ＭＳが、絶対
゛アドレス０で始まるプログラムの１つのコピーしか持
たないことに関連し、このコピーは同時かつ独自に複数
のＣＰＵ上で実行されており、必要なプログラム調整は
内部プログラム・ロックによって維、持される。

あいにく、ＭＰ動作の場合の複合ＵＰプログラムの再設
計は費用がかかり、はどほどにエラーがないようにする
には長い期間を要する。いくつかのユニプロセッサ・プ
ログラミング・システム（ＵＰＳ）が作成されており、
多くのＵＰＳプログラムには、ユニプロセッサ（ＵＰ）
システムをランするための実アドレッシング（仮想アド
レッシングではない）が含まれる。システム／３７０の
ＡＣＰおよびＴＰＦプログラムはＵＰＳの実例である。

これらのプログラムは、２４ビツト実アドレスを用い、
非常に多量のＩ１０活動を行なうが、ＭＰ上で直接にラ
ンするようには股引されていない。これらのプログラム
は、このＵＰＳが、このＵＰＳプログラムのコピーを１
回実行するように、設計されている１つの実アドレス範
囲において複数のＣＰＵでそれ自身の制御によって直接
にランされているが、プログラムの完全性を維持するの
に必要な内部ロックに関する設計はなされていない。

ＡＣＰ、／ＴＰＦの場合、若し、従来のＶＭ副制御下に
別個のゲストとして複数のプログラム・コピーを用いて
、ＭＰの複数ＣＰＵで同時にランされるならば、Ｉ１０
処理の負担は過剰になる。これは、プログラム解釈およ
びチャネル・プログラム再配置が最初のコピーを除く全
コピーに必要とするからである。これは、非常に頻度の
高いＩ１０動作処理を要するＡＣＰ／ＴＰＦの場合、特
にあてはまる。

密結合を用いるＭＰ主記憶装置では、ｃｐｕが要求した
実アドレスは、ＣＰＵハードウェア・プレフィックスに
よる絶対アドレス（ユーザにとって見かけ上ではない）
に変更される。絶対アドレッシングはＭＰにおいて必要
とされる。というのは、複数ＣＰＵの各々は、実アドレ
スＯに置かれるそれ自身の制御データ領域（プレフィッ
クス保管領域ＰＳＡと呼ばれる）を有するからである。

ＭＰ主記憶装置は１つの実際のアドレスＯ（絶対アドレ
ス０と呼ばれる）しか持っていない。従って、各ＣＰＵ
の実アドレス０は非０絶対アドレスにプレフィックスさ
れ、各ＣＰ’［Ｊの実アドレスＯは、ＭＰ計算機におけ
る単一の絶対アドレス範囲にある別個の非オーバラツプ
絶対アドレスに置かれる。普通、絶対アドレス０のペー
ジはＰＳＡページとしては使用されない。このように、
ＰＳＡページをアクセスするために設けられたＣＰＵ実
アドレスは、対応する絶対アドレスとは異なるが、主記
憶装置をアクセスするために設けられた他の全ＣＰＵ実
アドレスは対応する絶対アドレスと同じである。　ＭＰ
に声ける０と最大値（ＭＰ計算機ごとに異なることがあ
る。例えば、６４ＭＢ）の間には１セツトの絶対アドレ
スしかないから、ＵＰＳプログラムの１つのコピーしか
主記憶装置に置くことができない。

従って、従来技術では： （１）ＵＰＳは、ＭＰの２以上のＣＰＵで直接に実行す
ることができない。その理由は、複数のＣＰＵが書込み
可能部分を競合することによって生じる実行上の障害が
ないようにする、内部プログラム・ルーチンにおけるプ
ログラム・ロックが欠けているからである。

（２）ＶＭ　Ｉｌｏの負担により、ＵＰＳが非常に頻度
の高いＩ１０活動を行なう場合には、ＶＭの下に複数Ｃ
ＰＵでＵＳＰの複数コピーの、ＶＭによる間接的実行は
（動作可能ではあるが）、経済的見地からは実用的では
ない。

（３）複数のＣＰＵの動作の複合ＵＰＳプログラムを書
き直すことは、ＭＰプログラミング技術分野の当業者に
とって可能ではあるが、真人な費用がかかり、かなりの
時間と多くの検査を必要とする。

その結果、より高速で信頼性のあるＭＰが使用可能であ
っても、このようなＵＳＰの最も効率的な処理は、ＵＰ
における単一のＣＰＵ動作に限られる。従って、単−Ｃ
ＰＵで実行するように設計された現に存在するＡＣＰま
たはＴＰＦプログラムは、ＭＰシステムの複数ＣＰＵで
は効率的に、実行することができないので、最高のＭＰ
処理速度は、ＡＣＰ／ＴＰＦトランザクションに関して
は得ることができない。もちろん、別個のＵＰのＣＰＵ
を利用することは可能であるが、いくつかの共用された
物理的構成要素を使用するから、一般的にＭＰハードウ
ェアは、一定量の処理能力に対しては低価格のパーケー
ジを提供する。

［発明が解決しようとする問題点コ 本発明の目的は下記の通りである； （１）ＭＰシステムの複数のＣＰＵが互いに、ＵＰＳプ
ログラミング・システムを変更せずに、大量のＩ１０活
動を行なうユニプロセッサ・プログラミング・システム
（１つのＣＰＵでしか動作しないように設計されている
）を効率的にランできるようにする。

（２）ＵＰＳの複数のコピーが同じ物理的経路を介して
同じ外部データ・ベースＤＡＳＤ装置をアクセスできる
ようにする。その場合、ＵＰＳは外部のＵＰＳ間通信手
段を使用し、レコードのロックおよび同期を行なう。例
えば、ファイル制御装置ハードウェア・ロックは、ロッ
クされている各レコードの識別子を含み、ロックは特定
の読取り要求の時刻にオンにセットされ、同じレコード
がこのレコードの更新が済んでから再書込みされるまで
はオフにセットされることはない。

（３）ＭＰシステムの複数のＣＰＵが、ＵＰＳにおける
アドレスを変更せずにＭＰの完全性を維持しながら、か
つＭＰの完全性ロックをＵ　Ｉ）　Ｓに挿入せずに、高
いＩ１０活動を行なうＵＰＳプログラミング・システム
を同時に効率的に実行できるようにする。

（４）高いＩ１０活動を行なうＵＰＳの複数のコピーが
、ＭＰ主記憶装置のそれぞれの２°バイト・アドレス位
置に置かれ、ＭＰシステムのそれぞれのＣＰＵでＵＰＳ
コピーの効率的な同時実行が得られるようにする。

（５）ＭＰで動作できるＶＭハイパバイサ型の制御プロ
グラムを供給し、それぞれのＣＰＵが使用する、主記憶
装置の複数の領域に同等にコピーできる高いＩ１０活動
を行なうＵＰＳのそれぞれのコピーを、複数のＣＰＵで
効率的に、同時にかつ独立して実行できるようにする。

（６）システム／３７０拡張アーキテクチヤ（Ｓ’／３
７０　ＸＡ）に従って構築されたＭＰシステムが、たと
えＵＰＳプログラムが高いＩ１０活動を行ない、かつ実
アドレスの１つのエクスパンスの内部ＭＰ完全性ロック
なしに書込まれたとしても、ＭＰの複数ＣＰＵで独立し
て実行している主記憶装置に複数のコピーを有するＵＰ
’Ｓプログラムを実行できるようにする。

（７）ＭＰの複数のＣＰＵが高いＩ１０活動を行なうＵ
ＰＳの複数ＭＳコピーを独自に効率的に実行できるよう
にする。それによって、各コピーは、ハイパバイザ・プ
ログラムのエミュレーション命令によって変更されたア
ーキテクチャを有するそれぞれのＣＰＵで実行され、Ｕ
ＰＳが書込まれた型のＣＰＵをエミュレートする。

（８）ＭＳのそれぞれの領域で高いＩ１０活動を行なう
ＵＰＳのそれぞれのコピーを実行中の複数ＣＰＵ間のア
ドレッシング干渉を下記により防ぐ：（ａ）１つのＣＰ
Ｕに実アドレッシングを使用させ、その実アドレスをＭ
Ｓ絶対アドレスに直接に写像するＵＰＳコピーを実行す
る。

（ｂ）もう１つのＣＰＵで実行するため相互のＵＰＳコ
ピーのそれぞれの変換表を使用し、そのＵＰＳ実アドレ
スを、それぞれのＭＳ領域にアクセスされているＭＳ絶
対アドレスに変換する。

（ｃ）解釈実行開始（Ｓ　Ｉ　Ｅ）命令で用いたエミュ
レーション状態記述子（ＳＤ）にあるアドレッシング限
界保護を使用する。

（９）ＵＰＳのＩ１０チャネル・プログラム実アドレス
を、チャネルのＭＳアクセス要求時に簡単に絶対アドレ
スに変更できるようにする。それによって： （ａ）ＭＳの別のＵＰＳコピーを用いる他のｃｐＵの実
行と互いに干渉せずに、 （ｂ）実際に占有された実記憶装置を反映するチャネル
・プログラム・アドレスのソフトウェアを変更せずに、 （ｃ）チャネル・プログラムの複製を除く、従って、Ｕ
ＰＳに見られるようなチャネル・プログラムの変更を伴
なわずに新しいアドレスを挿入できるので、 Ｉ１０チャネルがＭＳで実行中の複数のＵＰＳコピーの
１つにあるＩ１０領域を適切にアドレスできる。

（１０）　Ｖ　Ｍゲストに、ＭＳのそれぞれの２ｎバイ
ト・アドレスに置かれたＵＰＳのそれぞれのコピーを使
用させることにより、効率的な直接のＩ１０チャネル処
理を可能にする。それによって、ＶＭゲストごとに、チ
ャネル・アドレスは、各チャネル・アドレスに２°バイ
ト・アドレスから取出されたシー・ン係数をＯＲ（また
は連結）することにより、チャネルによってＭＳ絶対ア
ドレスに変換される。

このチャネル変換は変換表を含まず、変換ごとのＭＳア
クセスを行なわずに実行できる。

（１１）他のＵＰＳコピーをサービスしている使用中の
装置の要求された動作の待ち行列を維持することにより
、共用Ｉ１０装置におけるＩ１０１００干渉を防ぐ。

（１２）使用中のＩ１０装置がその動作を完了すると、
待ち行列中の、もう１つのＵＰＳコピーのＩ１０命令を
取出し、Ｉ１０装置が待ち行列中のＩ１０命令を最初に
要求しているＵＰＳが専用しているＣＰＵに割込むよう
に指示する。

（１３）　（システム／３’ＩＯＩｌｏを用いるように
コード化された）ＵＰＳが、ＵＰＳを変更せずに、拡張
チャネル数を含むシステム／３７０ＸＡ　Ｉ１０能力を
使用できるようにする。

［問題点を解決するための手段］ 本発明は、ＭＰシステムでランするように作成されては
いないユニプロセッサ・システム（ＵＰＳ）のために独
特な多重処理環境を提供する。本発明は、ハイパバイザ
型の制御プログラム（区分された多重処理プログラムＰ
ＭＰと呼ぶ）を提供し、ＭＰにおいて、例えば複数ＤＡ
ＳＤで単一のＩ１０データ・ベースを共用する能力を有
するＭＰの主記憶装置（ＭＳ）にあるＵＰＳのそれぞれ
のコピーの、複数ＣＰＵによる同時実行を可能にする。

ＰＭＰは、ＭＳにあるＵＰＳの特定のコピーとの類似性
をＣＰＵに与える。ＵＰＳのそれぞれのコピーを実行中
の複数コピーは、互いに独立してランするが、■／○装
置を共用できる。ＰＭＰは、”　Ｉ　Ｂ　Ｍ　Ｓｙｓｔ
ｅｍ／　３７０　ＥｘｔｅｎｄｅｄＡｒｃｈｉｔｅｃｔ
ｕｒｅ　Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｉ
ｏｎ”（Ｉ　Ｂ　ＭＰｕｂｌｉｃａｔｉｏｎ　Ｎｏ、Ｓ
Ａ２２−７０８５−０）、”　Ｉ　ＢＭ　Ａｓ５ｉｓｔ
ｓ　ｆｏｒ　ＭＶＳ／ＸＡ”（ＩＢＭＰｕｂｌｉｃａｔ
ｉｏｎ　Ｎｏ、ＳＡ２２−７０９２−０　）　、および
Ａ。

Ｐａｄｅｇｓ　、”Ｓｙｓｔｅｍ／　３７０　Ｅｘｔｅ
ｎｄｅｄＡｒｃｈｉｔｅｃｔｕｒｅ：Ｄｅｓｉｇｎ　Ｃ
ｏｎ５ｉｄｅｒａｔｉｏｎｓ”ＩＢＭＪｏｕｒｎａｌ　
ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅ
ｎｔ、Ｍａｙ　１９８３、Ｖｏｌ、　２７、Ｎｏ、　３
、ｐｐｌ　９８−２０５の論文に既に開示された３７０
−ＸＡアーキテクチャを有するＣＰＵで動作するように
設計された、仮想計算機（ＶＭ）型のジョブ入力および
タスク指名制御プログラミング・システムによってラン
できる。プログラム作業は、それぞれのＵＰＳコピーに
よる実行のために開始され、それぞれのＵＰＳゲストの
タスクとしてＶＭ／ＰＭＰによって制御される。

ＶＭ／ＰＭＰは： （１）ＭＰにおける全タスクの割当ての場合。

（２）各Ｉ１０装置の、ＵＰＳ動作への割当ての場合、 ＭＰの完全性を確保する。また、ＶＭ／ＰＭＰは、他の
ＵＰＳコピーが要求した動作を実行して使用中であるＩ
１０装置に対し、ＵＰＳが出した命令を保持するＩ１０
待ち行列を維持することにより、ＭＰで複数のＵＰＳコ
ピーが共用するＩ１０経路の完全性を物理的にも論理的
にも確保する。

要求されたＩ１０装置が解放されると、ＰＭＰは待機中
の次の命令を待ち行列から出すことができる。

ＵＰＳのコピーはＭＰ主上記装置ｉｆｆｉ（ＭＳ）のそ
れぞれの領域にプログラム・ロードされる。各領域は、
それぞれのＭＳ記憶位置で始まり、連続するバイト領域
を含む。

ＶＭ／ＰＭＰは、最初、ＭＳの最上位アドレスにプログ
ラム・ロードされるのが望ましい。その後、ＵＰＳのコ
ピーを、ＭＳの最下位アドレスからロードすることがで
きる。次のコピーは、ログオン・プロセスによっていつ
でもＭＳにロードできる。

ＭＳの大きさは、少なくとも、それぞれのｔＪＰＳコピ
ーのために設けられた領域数に、ＶＭ／ＰＭＰおよびそ
の他のプログラム領域を加えたものでなければならない
、ＵＰＳプログラムは、その領域しかカバーしない有効
アドレスの大きさを用いることがあり、このアドレスの
大きさはＭＳの絶対アドレス範囲をアドレスするのに不
十分なことがある。例えば、ＵＰＳは２４ビツト・アド
レスを有することがあり、ＭＳ絶対アドレスは２４ビツ
ト・アドレッシングを越える、例えば２６ビツトである
かもしれない。ＶＭ／ＰＭＰは、ＭＰの各ＣＰＵで独立
してランし、ＵＰＳおよび非ＵＰＳ作業のタスク指名を
含めて、それぞれのＣＰＵにすべての作業をタスク指名
する。ＣＰＵでの非ＵＰＳ作業は、若し、そのＣＰＵに
ＵＰＳが割当てられていないか、または割当てられたＵ
　Ｐ　Ｓが実行可能ではないならば実行できる。非ＵＰ
Ｓ作業はＶＭ作業であるかもしれない。その場合、ＶＭ
／ＰＭＰはＶＭ制御プログラムに制御を渡しＶＭ制御プ
ログラムは、通常のＶＭの場合のように、ＶＭ作業のＣ
ＰＵおよびＩ１０実行を制御する。ＶＭ／ＰＭＰはＵＰ
Ｓ作業の実行をＰ　Ｍ　Ｐ　ニ渡す。ＰＭＰの制御によ
って、ＣＰＵをＵＰＳ作業に専用できる。ＶＭ作業は、
ＵＰＳ作業に専用されていないＣＰＵまたはＶＭ作業に
専用されるＣＰＵで実行できる。

ＵＰＳコピーにあるＩ１０アドレス（すなわち、Ｉ１０
実アドレス）を、簡単にＭＳ絶対アドレスに変換できる
ようにするため、各領域は、基数２の整数乗、すなわち
２ｎの境界バイト・アドレスで始まる。ただし、最初の
ＵＰＳ領域は、絶対アドレス０で開始することがある。

２ｎバイト境界により、ＭＳ絶対アドレスは、２°で表
わされた境界値とＵＰＳ　Ｉ１０アドレスを連結して容
易に生成され、変換された絶対アドレスが生じる。

更に、より一般的な工１０アドレス変換装置を用いて領
域の境界をより柔軟に見つけることができる（ただし、
この装置はより複雑で高価になる）。

各領域の最下位アドレスは、システム／３７゜アーキテ
クチャに従って構築できる、ゲストのＰＳＡページで始
まり、ゲスト実アドレス０を有する。各ゲストのＰＳＡ
ページの内容は、シミュレートされる、すなわち、ＣＰ
Ｕハードウェア動作ではなくプログラム命令によって完
全に書込まれる。

しかしながら、システムの各ＣＰＵは、ハードウェア制
御されたＰＳＡページも有し１例えば、ハードウェア割
込みでハードウェア久方された内容を受取る。各ＣＰＵ
のＰＳＡページは、ＣＰＵのプレフィックス・レジスタ
の内容により、ＭＳのＰＭＰ領域に置かれることが望ま
しい。ＣＰＵのＰＳＡページにある新しいＰＳＷは、ハ
ードウェア割込みを処理するためＰＭＰ領域のルーチン
を指す。

ＶＭ／ＰＭＰはホスト制御プログラムとして動作し、各
ＣＰＵをエミュレーション状態にすることにより、ＵＰ
Ｓコピーを、それぞれのＣＰＵでエミュレートされたゲ
ストとして実行できるようにし、ＵＰＳゲスト・プログ
ラムを実行する。ＰＭＰが３７０−ＸＡモードで動作中
のＣＰＵをエミュレーション状態にする１つの方法は、
ＰＭＰがＳＩＥ　（解釈実行開始）命令を実行し、ＣＰ
Ｕにシステム／３７０またはシステム／３６０のアーキ
テクチャをエミュレ−１〜させることである。

ＳＩＥ命令は、米国特許出願第２７３５３２号（１９８
１年６月１５日）に開示、説明されている。ＭＳの各Ｕ
ＰＳは、ＣＰＵがＵＰＳゲストを実行すべきときはいつ
も、前記のＣＰＵの各々でＳＩＥ命令を実行してエミュ
レーション状態にすることにより、ＭＰのＣＰＵの別々
の１つでエミュレートできる個々のゲストとして処理さ
れる。

ＣＰＵにおけるＵＰＳゲストのエミュレーション状態は
、ハードウェア割込みが生じるごとに一時的に中止され
るか、またはＵＰＳゲストは＝（１）ＵＰＳのＩ１０開
始命令、 または （２）ゲストの現在のプログラム・ステータス・ワード
（ＰＳＷ）の工／○割込可能フィールドをオンにセラ１
〜するＵＰＳ命令（例えば、システム・マスク・セット
命令） のどちらかを実行する。エミュレーション状態が存在し
なくなると、ＣＰＵ制脚はＵＰＳゲストからＰＭＰホス
トに渡され、ＰＭＰはそれぞれ＝（１）要求されたＩ１
０装置を開始するか、（２）割込みを生じる特別の命令
、例えばＳＳＭをシミュレートするか、または　。

（３）エミュレーション・モードからの出口を生じるハ
ードウェア割込みを処理する。

そしてＰＭＰは再びＣＰＵをエミュレーション状態に戻
し、ＵＰＳゲストによる実行を続ける。

［実施例］ 人−余紅匙吸 第２図は本発明を使用できるマルチプロセッサ（ＭＰ）
のハードウェア構成を示す。ＭＰは４つのＣＰＵを含み
、各ＣＰＵは、密結合さＪしたＭＰシステムの主記憶装
置に従来の方法で接続され、主記憶装置はこれらのＣＰ
Ｕによって共用される。

主記憶装置は、特定のＣＰＵが専用する排他的領域を有
することがあるが、このような排他的領域は、本発明が
利用する主記憶装置の部分ではなし）。

本発明が利用する共用可能な主記憶装置の部分は、どの
ＣＰＵも、読取りまたは書込み命令のアドレス位置をア
クセスできるようにする。

第２図のＩ１０プロセッサは、多数のＩ１０装置（Ｉｌ
ｏと呼ばれる）の１つを主記憶装置に接続するすべての
チャネル機能を備え、それによって、どのＩ１０装置も
、Ｉ１０プロセッサによって設けられたサブチャネル（
ＳＣＨ）を介し、Ｉ１０プロセッサによって実行され且
つチャネル制御ワード（ＣＣＶ）から成るチャネル・プ
ログラムの制御によって、主記憶装置内のアドレスされ
た領域との間でデータ・レコードを送受することができ
る。第２図に示したＭＰシステムは、ＩＢＭ　Ｐｕｂｌ
ｉｃａｔｉｏｎ　Ｎｏ、ＳＡ２２−７０８５−０で定義
されたＩＢＭシステム／３７０拡張アーキテクチャ（３
７０−ＸＡ）によって設計されているものと仮定する。

また、ＭＰ中の各ＣＰＵは、ハードウェアおよび（また
は）マイクロコードを含み、米国特許出願第２７３５３
２号（１９８１年６月１５日）で定義された５ＩＥ（解
釈実行開始）命令を備えている。

仮想計算機／区分多重処理プログラム（ＶＭ／ＰＭＰ）
の良好な実施例は、それぞれのゲストを実行中の各ＣＰ
ＵでＳＩＥ命令を実行することにより、システム／３７
０をエミュレートするゲスト・とじてＭＳにあるＵＰＳ
コピーの１つを各ＣＰＵで実行する。各ＳＩＥ命令の実
行は、ＣＰＵを、状態記述（Ｓ　Ｄ）と呼ばれる、ＭＳ
にある制御ブロックで定義されたエミュレーション状態
にする。

ＳＩＥ命令は、ＳＤをアドレスする１つのオペランドを
有する。すなわち、ＳＤは、それぞれのＣＰＵでエミュ
レートされるハードウェア状態を定義するフィールドを
含むので、ＭＳにある特定のＵＰＳコピーから得られた
ＵＰＳプログラムは、ＵＰＳが最初に設計された、エミ
ュレー１−された環境（例えば、システム／３６０また
はシステム／３７０）のＣＰＵで実行できる。ＳＤフィ
ールドは： （１）ＵＰＳゲストの実アドレスＯが割当てられている
。ゲスト・ページ０にある、ＭＳ絶対アドレスを含む起
点フィールド、 （２）ゲストの領域を含むＭＳ領域の連続バイトの大き
さを含むエクステント・フィールド、（３）ゲストの現
在のＰＳＷ（プログラム・ステータス・ワード）のフィ
ールド（ゲスト割込みに使用されるゲストの現在のＰＳ
Ｗを含み、Ｐ　Ｍ　Ｉ）のプログラム命令の順序により
そのゲストのＰＳＷ交換が行なわれ、どのクラスのゲス
ト割込みでも、ゲストのＳＤからの現在のＰＳＷフィー
ルドを、ゲスト・ページＯにあるそのクラスの古いＰＳ
Ｗフィールドにコピーし、次いで、ゲスト・ページ０か
らの各側込みクラスの新しいＰＳＷフィールドを、その
ＳＤの現在のＰＳＷフィールドにコピーし、ゲストの新
しい命令アドレスおよび新しい状態を指示する）、 （４）ゲストの１６個の汎用レジスタ（Ｇ　Ｒ）および
１６個の制御レジスタ（ＣＲ）、 （５）他のゲスト状態のその他のフィールドを含む。

最初に、ＶＭ／ＰＭＰプログラムは、第３図の主記憶装
置マツプで６０ＭＢ〜６４ＭＢの範囲の最高絶対アドレ
ス範囲にロードされる。次に、ＭＳのＯ〜６０ＭＢの下
位部分が使用可能になり、ＵＰＳのコピーを受取る。

ロードされたＶＭ／ＰＭＰ領域は、ＭＰシステムのＣＰ
Ｕごとにプログラム保管領域（ＰＳＡ）を含み、将来の
ＵＰＳ動作に使用できる。第３図は４つのＣ，ＰＵのＰ
ＳＡ領域を示す。あるＣＰＵがＵＰＳ動作のために初期
化されると、ＭＳにあるＰＳＡは、それぞれのＣＰＵの
プレフィックス・レジスタに初期化された絶対アドレス
によって見つけられる。

また、ロードされたＶＭ／ＰＭＰ領域は、通常のＶＭ／
ＣＰプログラムの動作に似た方法でジョブを受取り、タ
スク指名する。

また、ＶＭＤ　（ＶＭ定義）ブロックおよびＰＭＰ制御
ブロックもＶＭ／ＰＭＰ領域に含まれ、第１図に詳細に
示されている。ＶＭＤブロックは、ユーザがシステムを
開始する、例えばシステムのログを記録する場合、シス
テムの各ユーザのために設ける。第１図の例は、システ
ムＶＭＤ２０１、システムにロードされるＵＰＳごとの
ＵＰＳ　ＶＭＤ（例、２０３．２０５．２０７および２
０９）およびＶＭｊ−−ザの通常＜７）ＶＭ　ＶＭＤ　
（例、２１１〜２１３）を示す。また、新規のＰ　Ｍ　
Ｉ）ブロック（例、２０４．２０６．２０８および２１
０）は、将来、システムにロードされることがあるＵＰ
Ｓごとに最初に設けられる。

また、ＰＭＰ　工１０制御ブロック（例えば、物理装置
ブロックＰＤＥＶ）も、システムの物理Ｉ１０装置ごと
に１つのＰＤＥｖが、ＶＭ／ＰＭＰ領域に初期化される
。また、この実施例は、第３図に制御領域ＵＰＳＩ〜Ｕ
ＰＳ４として示された新規のＵＰＳ制御領域をＵＰＳご
とに設け、システムにロードできる。各ＵＰＳ制御領域
は、論理装置（Ｌ　Ｄ　Ｅ　Ｖ）ブロック、およびシス
テムにロードされた特定のＵＰＳによって使用できる工
１０装置を表わすＬＤＥＶに対するＬＤＥＶポインタの
リストを含む。装置を表−わす単一のＰＤＥＶに対し複
数のＬＤＥＶ　（すなわち、ＵＰＳ当りＩＬＤＥＶ）を
置くこともできる。第８図はシステムにおけるＰＤＥＶ
およびＬＤＥＶならびにそれらの相互接続を示す。

ＶＭ／ＰＭＰプログラムを初期化した後、各ＵＰＳゲス
トは、第９図に示すように、ログオン手順によってＭＳ
にロードできる。この手順は、最初のＵＰＳコピーを、
最初のＭＳゾーン、できれば、その起点をＭＳの絶対ア
ドレス０に有するゾーンＯにロードし、ＵＰＳをＣＰＵ
に割当てる。

ゾーンＯでゲストを実行するＣＰＵが要求した全アドレ
スは、ゲストの実アドレスとしてゾーン０の絶対アドレ
スを直接に使用できる。ユーザ・プログラム・アドレス
を主記憶装置アドレスに直接に写像することは、ゾーン
０を使用するＵＰＳゲストによってしか行なうことがで
きない。その理由は、前記写像は、同じ実アドレスのセ
ラ１−を含むが、ＭＳ絶対アドレスに直接には写像でき
ない他のＭＳゾーンにある別のＵＰＳゲストとは対照的
に、絶対アドレスＯで開始できるからである。

この問題は、各ゲストの実アドレスを要求されたＭＳ絶
対アドレスに変換する変換表を必要とする仮想アドレス
として、２番目以降の各ゲストの実アドレスを処理する
ことにより解決される。

２番目以降の各ＵＰＳゲストは、ＭＳ中の次の２°バイ
ト境界アドレスで始まる次の各ゾーンにロードされたＵ
ＰＳコピーを有する。ｎの値は、ＵＰＳプログラムに含
まれた有効アドレスのビット数によって決められる。す
なわち、基本的には、ＵＰＳプログラムをランするよう
に設計したコンピュータ・アーキテクチャによって決め
られる。

例えば、若し、ＵＰＳがシステム／３６０またはシステ
ム／３７０のアーキテクチャでランするように設計され
ていたら、ｎは２４である、というのは、各有効アドレ
スは２４ビット桁あるからである。２２４は１６ＭＢで
あるから、各々のシステム７３６０またはシステム／３
７０のＵＰＳは、ＭＳの１．６ＭＢまでアドレスできる
。これらのＵＰＳプログラムを収容するには、ＭＳは、
ゾーンと呼ばれる１６ＭＢごとに論理的に区分される。

ゾーンＯはＭＳ絶対番地の最初の１６ＭＢを含み、ゾー
ン１は次の１６ＭＢの絶対番地を含む、以下同様である
。各ＵＰＳプログラムは、全体として１つのゾーン内の
領域を占有する。各ＵＰＳは全体のゾーンを実際に占有
しなくてもよいが、各ＵＰＳコピーは、そのゾーンが開
始する境界から始まるべきである。第３図のＵＰＳの例
は、各ＵＰＳが各１６ＭＢゾーンで１２ＭＢの実アドレ
ス領域を占有するものと仮定する。

このように、２番目以降の各ゲストは、ＶＭ／ＰＭＰ制
御プログラムにより仮想アドレスとして処理されたＵＰ
Ｓ実アドレスを有し、それによって、２番目以降の各ゲ
ストはそれぞれ、各ＵＰＳ制御領域のＰＭＰプログラム
により、セグメント・テーブルおよび１．１のページ・
テーブルを割当てられる。

２番目のゲストおよびそれ以降のゲスト（もしあれば）
は、■（仮想）＝Ｆ（固定）型のゲストとしてランされ
るのが望ましい。Ｖ＝Ｆのゲストは、そのＭＳ領域に完
全に適合する。それによって、ゲストのページ・テーブ
ル項目に、ＵＰＳの全ページを含むことになっているゲ
スト領域のページ・フレームの絶対アドレスが割当てら
れる。

従って、Ｖ＝Ｆのゲストは、ＭＳにロードされた後の通
常の動作中に補助記憶とのページ交換を行なわなくても
よい。

ＵＰＳは、ＵＰＳにある各ページの実アドレスを使用す
る要求をＣＰＵが行なった場合にロー１〜されるが、こ
の動作によって各ページにページ誤りを起こし、各ＵＰ
Ｓページが誤った領域にロードされる結果になる。２番
目以降のゲストのべ−ジを、ＭＳ内の一定場所にある。

ページ・フレームに置くことにより、ＣＰＵにあるＴＬ
Ｂ　（変更ルックアサイド・バッファ）は、ページ誤り
によって生じたアドレス変換によってロードされる。

ＴＬＢに記憶されたこれらの変換の大部分は、後に、Ｕ
ＰＳが通常の実行を行なう際、ＵＰＳに要求される。Ｃ
ＰＵをＵＰＳに専用することは、ＶＭ／ＰＭＰがそのＵ
ＰＳの代わりに動作する場合を除き、専用ＣＰＵのＴＬ
Ｂの内容は、そのＣＰＵを使用する別のプログラムによ
って変更されることはないので、そのＴＬＢは、その初
期化された変換の大部分を絶えず保持する上、ＴＬＢ置
換はまれにしか生じないから、ＭＰの各専用ＣＰＵにお
けるＵＰＳ性能は向上する。従って、非専用ＣＰＵでは
、ＴＬＢ項目置換はより頻繁に行なわれる。

また、ＶＭ／ＰＭＰは、ゲスヒエ１０装置ノ工１０チャ
ネル・プログラムの開始、ＵＰＳゲストによるＩ１０装
置の共用、ならびに、複数ＣＰＵで動作するＵＰＳゲス
トのＩ１０割込み処理のプログラムも含む。

ＰＭＰは、ＰＭＰが出したＳＩＥ命令によって各ＵＰＳ
ゲストを実行する。ＰＭＰは：（１）ゲストがＩ１０開
始命令（例えば、ＳＩ○または５ＩＯＦ）を実行するご
とに。

または、 （２）ＳＩＥ実行により、ゲストＳＤにおける現在のゲ
ストＰＳＷのＩ１０割込み可能ビット（例えば、ＰＳＷ
ビット６）がオンにセットされていることを検出するご
とに、 ＳＩＥによるゲスト実行を終了する（ＳＩＥ出口または
ＳＩＥ通知割込みと呼ばれる）。ゲストＳＩＯまたは５
ＩＯＦによるＳＩＥ通知割込みに際し、ＰＭＰは： （１）３７０−ＸＡサブチャネル開始命令を出し、要求
された装置のＩ１０チャネル・プログラムを、該装置が
使用中でない場合に活動状態にする、または、 （２）該装置が使用中の場合には、該装置のＩ１０要求
キュー（待行列）にＩ１０要求を入れるルーチンを実行
する。

Ｉ１０割込み可能によるＳＩＥ通知割込みでは、ＰＭＰ
は、ゲストの割込み待ち行列における最も早い割込み要
求を処理する。

ゲストの、Ｉ１０割込み待ち行列にある項目を見つける
ためには、ＶＭ／ＰＭＰは、該ゲストのＶＭＤをアクセ
スするとともに該ゲストのゲスト制御ブロック（ＧＣＢ
）を指すポインタを取込み、Ｉ１０割込み待ち行列ポイ
ンタをアクセスして、サービスされていない割込みが存
在するかどうかを探す。

若し、ポインタが非Ｏならば、サービスされていない割
込みがあるので、Ｉ１０割込みがＶＭ／ＰＭＰによって
シミュレートされる。Ｉ１０割込み待ち行列は、ＵＰＳ
がＩ１０割込みを受入れるのを阻止されている間に受取
ったサービスされていない割込み情報を含むＬＤＥＶの
連鎖から成る。

ＣＰＵがＵＰＳを実行していないうちに、ゲストＩ１０
割込みが起きると、ＶＭ／ＰＭＰは同様に割込みをサー
ビスするか、またはゲストがＩ１０割込みを禁止されて
いる場合は１割込みをゲスト装置の割込み待ち行列に入
れる。

ＣＰＵがＵＰＳゲストに専用されると、ＣＰＵ制御レジ
スタはセットされ、特定のＩＳＣを有するＩ１０割込み
しか該ＣＰＵに割込むことができない。従って、ＵＰＳ
装置のＩ１０割込みが生じる度に、ＰＭＰは、該ＵＰＳ
ゲストに専用されたＣＰＵで実行する。

ハードウェアはＩ１０割込みごとに２つの割込みパラメ
ータを供給する。１つは割込みを生じるサブチャネル番
号であり、他の１つはＭ　Ｓ　ＣＨ命令および５ＳＣＨ
命令ごとにソフトウェアによってセットされたソフトウ
ェア・パラメータである。

ＰＭＰ装置の場合、ソフトウェア・パラメータは常に現
在の動作に関連したＬＤＥＶのアドレスである。

ＬＤＥＶアドレスの上位ビット（ビットＯ）は常に１に
セットされる。ＰＭＰはこれをフラグとして用い、その
装置と、ＶＭ制御された装置とを見分ける。ＰＤＥＶお
よびＩ１０割込み待ち行列ポインタはＬＤＥＶから見つ
けることができる。

ゲスト・プログラムがＳＩＯ命令またはＳＩ○Ｆ命令を
出すと、ＳＩＥ実行は通知割込みされ、ＰＭＰは、本発
明によって設けられた特別の機能を用いてＩ１０チャネ
ル・プログラムを開始する。

第１図において、ＶＭ／ＰＭＰは、ゲストのＶＭＤをア
クセスするとともにＵＰＳゲストのゲスト制御ブロック
（ＧＣＢ）を指すポインタを取込み、次いで、ＶＭ／１
）ＭＰはＬＤＥＶポインタ・リストのポインタをアクセ
スする。次いで、ＶＭ／ＰＭＰは、それぞれのＵＰＳ制
御領域にあるＬＤＥＶポインタ・リストに進み、Ｉ１０
開始命令によって与えられたＩ１０アドレスを使って、
該リスト中の、要求されたＬＤＥＶポインタを索引する
。

そして、このＬＤＥＶポインタは、要求されたＬＤＥＶ
　−システム／３７０ＸＡで定義された０ＲＢ（動作要
求ブロック）を含む−　をアクセスする。ＯＲＢは、チ
ャネル・プログラム・アドレス（モジュロ１６ＭＢ）と
、このＩ１０開始手順で最初にアクセスされたＰＭＰ制
御ブロックにあるゲスト°ゾーン・フィールドからコピ
ーされるゾーン・フィールドとを含む。（それぞれのゲ
スト・ゾーン・フィールドは、ＵＰＳゲストがログオン
されたとき、それぞれのゲストのゾーンの起点絶対アド
レスのビット１〜７によって初期化されている。）そし
て、見つかったＯＲＢは、Ｉ１０プロセッサに渡され、
Ｉ１０プロセッサは、チャネル・プログラムにあるＣＣ
Ｗ（チャネル・コマンド・ワード）またはＩＤＡＷ（間
接データ・アドレス・ワード）から取出された各ＭＳア
ドレスの最上位（最も左の端）にゾーン・フィールドを
ＯＲ（または連結）し、要求されたＭＳ絶対アドレスを
生成する。この手順が行なわれると、任意の領域でラン
しているＵＰＳのそれぞれのコピーからＵＰＳゲストに
よって与えられた２４ビツト桁の実アドレスは、工／○
プロセッサにある簡単なハードウェアＩ１０アドレス変
換プログラムによって、ＵＰＳが占有するゾーンにある
ＭＳをアクセスするのに必要な３１ビツト絶対アドレス
に変換される。このような簡単な変換プログラムは、２
２４の倍数のゾーン初期境界アドレスにその起点を有す
る各ＵＰＳ領域に依存する。（このような工／○プロセ
ッサ・アドレス変換は、ＶＭ／ＰＭＰプログラムがプロ
グラムによってＣＣＷアドレス変換されるーＶ＝Ｆのゲ
ストによってＩ１０動作を処理できる速度が大幅に低下
させられる　−のを避ける。（ＡＣＰ／ＴＰＦのような
）高速のＩ１０速度を有するＵＰＳの場合、使用中のア
ドレス変換によって与えられた、付加されたシステム効
率は、このようなタイプのＵＰＳのＭＰシステム性能を
大幅に高め、各々のＶ＝ＦのＵＰＳゲストは、同じＣＰ
Ｕ命令速度を有するユニプロセッサでＵＰＳによって得
られる同じ速度でランできる。

ＣＰＵが最初にアドレス・ゾーンの値をゲスト■／○装
置のＯＲＢにセットすることにより、簡単な自動ハード
ウエアエ／○アドレス変換が得られる。チャネル・プロ
セッサは３１ビツト絶対アドレスを生成し、次のように
ＣＣＷおよびデータをアクセスする。すなわち、Ｉ１０
チャネル・プログラムの場合はすべて、最初のＣＣＷは
ＯＲＢの３１ビツト・チャネル・プログラム・アドレス
・フィールドを使ってアドレスされる。ＯＲＢのフォー
マット（Ｆ）ビットがフォーマットＯの（システム／３
７０が互換性を有する）ＣＣＷを指定すると、３７０−
ＸＡチャネル・サブシステム動作は本発明によって変更
され、（本実施例でゾーンと呼ばれる）ＯＲＢのチャネ
ル・プログラム・アドレス・フィールドのビット１〜７
は、ＣＣＷの２４ビツト・データ・アドレス・フィール
ドから取出された３１ビット絶対ＭＳアドレスの、また
は（ＣＣＷ間接データ・アドレッシングがＣＣＷで指示
される場合）３１ビツトＩＤＡＷのビット１〜７とＯＲ
される。ＣＣＷの２４ピッ１−・データ・アドレス・フ
ィールドを使用する場合、２４ビツトの値は、先ず左端
の７ビツトに（ｌ有する３１ビツトに拡張される。前記
手順は、非連続ＣＣＷ、ＩＤＡＷまたはデータ・アクセ
スが要求されるごとに実行される。連続アクセスは、前
述の手順によって前に生成されたアドレスの増加しか必
要としない。

本実施例の重要な点は、ＯＲＢからの７ビツト・ゾーン
値を、３１ビツトＩＤＡＷの、または２４ビツトＣＣＷ
データ・アドレス・フィールドの内容を拡張して生成さ
れた３１ビツト値の左端の７ビツトとＯＲする必要があ
ることである。ゾーン値を、２４ビツトＣＣＷデータ・
アドレス・フィールド内容、またはＩＤＡＷの右側の２
４ビツト（形成されるデータ・アドレスにとってどちら
か適切な方）に単に連結するのではなく、ゾーン値と３
１ビツト値をＯＲする理由は、標準３７ｏ−ＸＡアーキ
テクチャによってランするように設計されたプログラム
に互換性を与えることである。

標１１Ｉ３７０−ＸＡアーキテクチャ（およびＩＢＭ３
０３３拡張機能によって与えられたシステム／３７０拡
張アーキテクチヤ）では、ＩＤＡＷはアドレスを３１ビ
ツトまで保持できる。３１ビツトＩＤＡＷが導入された
ことによって、３１ビツト・アドレスＣＣＷフォーマッ
ト（フォーマット１）を用いるように変換されていない
プロゲラムシ、ＭＳの最初の１６ＭＢ内に置かれたＩ１
０データ領域を使用できる。事実、ＭＶＳ／ＸＡ制御プ
ログラムはそのために３１ビツトＩＤＡＷを使用する。

前述のゾーン・ビットのＯＲ動作によって互換性が与え
られる、というのは、標＊ａ’ｚｏ−ｘＡアーキテクチ
ャでは、ＯＲＨのチャネル・プログラム・アドレス・フ
ィールドのビット１〜７（本発明の良好な実施例のゾー
ン・ビット）は、フォーマット０（２４ビツト・アドレ
ス）のｃｃＷがＯＲＢで指定されると、０を含むことが
要ふされるからである。こＪしらのビン１〜を、　（左
端の７ビン１〜桁に非Ｏ値を含むことがある）ＩＤＡＷ
からの８１ビツトとＯＲＬ、でも、最初の３１ビツト・
アドレスは乱されない。当業者は、ゾーンと２４ビツト
・アドレスを連結（ＯＲではない）して３１ビツト・ア
ドレスを作ることは、前述の互換性を与えないことを容
易に理解するはずである。

本発明の重要な点は、本発明を取り入れたコンピュータ
・システムは、本実施例で説明されたプログラム、なら
びに変更を加えない標準３７０”＝ＸＡアーキテクチャ
によって実行するように設計されたプログラムを実行す
ることができることである。若し、このような互換性が
重要でなければ、本発明は、ゾーン・フィールドを、各
ＵＰＳの２４ビツト・チャネル・アドレスの左端に連結
することにより、必要なアドレス変換を得ることも含む
。

ＰＭＰ環境におけるＩ１０装置は： （１）ＶＭ／ＣＰ割当て装置、 （２）ＰＭＰ共用装置（ｖＭ／ＣＰには割当てられいな
い）、 に分類することがある。

最初、すべての共用装置はＰＭＰに割当てられる。他の
すべての装置は、通常のＶＭシステム生成（ＳＹＳＧＥ
’Ｎ）プロセスニよってＶＭ／ＣＰ制御プログラムに割
当てられる。これらの装置はＶＭ自身によって使用され
るか、または、ＶＭ付加マイクロ命令の使用によりＵＰ
Ｓを再割当てして、Ｉ１０装置を指定されたＵＰＳゲス
トに接続することができる。このような装置がＵＰＳゲ
ストに接続されると、装置のプログラム制御はＰＭＰに
渡され、ＰＭＰは、３７０−ＸＡ　Ｉ１０制御ブロック
を使用して特別な処理を行ない、そのＩｌｏを制御する
。

また、ＰＭＰプログラムは装置を共用する機能を備え、
同じＭＰにある複数のｔＪＰｓゲストは同じ物理装置を
アクセスできる。各々のＵＰＳ共用装置は、同じ物理装
置のＬＤＥＶを各共用ゲストのＵＰＳ制御領域に入れる
ことにより、装置を共用する各ゲストのために構成され
た有効な論理サブチャネルを有する。その故、Ｕｌ）Ｓ
装置はどれも複数のＵＰＳゲストの間で共用できるが、
装置が使用中の間は、他のゲストはアクセスできない。

従って、装置共用は、各共用ゲストの対応する論理装置
制御ブロック（ＬＤＥＶ）をシステムに初期化させるこ
とにより行なわれる。共用論理の場合、装置を表わす１
つのＰＤＥＶについて複数のＬＤＥＶがある。ＬＤＥＶ
はＶＭ／ＰＭＰ主記憶装置領域に入れられる。

新しいＵＰＳゲストは、若し、Ｃ，ＰＵおよびＭＳゾー
ンが新しいＵＰＳゲストによる使用がどちらも可能なら
ば、いつでもシステムに初期化できる。ＶＭ／ＰＭＰは
、現に存在するＵＰＳ装置のＬＤＥＶを、ログオン中の
ＵＰＳゲストのＵＰＳ制御領域に挿入することにより、
装置の共用性を変更することができる。

一般に、テープ、ユニット・レコード、コンソールおよ
び通信装置はＶＭに共用、割当てされず、それぞれのゲ
ストに専用される。ＤＡＳＤ装置は、通常はＵＰＳゲス
ト間で共用される。

このように、唯一のＵＰＳゲストを実行し他の作業を行
なわないＣＰＵの専用は、アドレス変換を与えるＰＭＰ
ソフトウェアの必要をなくすことにより、ＰＭＰプログ
ラムをサポートするソフトウェア実行経路長も減少させ
る。ＶＭ／ＰＭＰは、ユーザのＶＭＤにあるＣＰＵ　Ｉ
Ｄフィールドをセラ１−することによりＣＰＵを専用し
、そのＶＭＤの作業しか実行しないＣＰＵを専用する。

他の初期化活動は： （１）専用されている各ＣＰＵのプレフィックス・レジ
スタを、ＭＳのＰＭＰ領域にあるＣＰＵのＰＳＡの絶対
アドレスによってセラ１〜し、（２）ＣＰＵのｐｓへに
あるＣＰＵ専用フィールドをＵＰＳゲストのアドレスに
セットし、（３）ＵＰＳ作業を行なうことになっている
各ＣＰＵの制御レジスタ６にある、それぞれのＩ１０割
込みサブクラス・コード（ＩＳＣ）の割込み可能ビット
桁をセットし、 （４）夫々のＵＰＳゲストに割当てられた各装置の各Ｉ
１０サブチャネルに、同じＩＳＣ値を割当て、（５）各
々の変換可能なゲスト（ＭＳゾーン０に割当てられたゲ
ストを除く）に、異なったセットの変換テーブルを供給
する。

動作を含む。同じＣＰＵおよびＩｌｏ　ＩＳＣをセット
することは、同じＩＳＣ値を有するゲストが使用するＣ
ＰＵおよびＩ１０装置のサブセットとの類似性を生じる
。ＵＰＳゲストは、（ＬＤＥＶによって割当てられた）
非使用中のＩ１０装置の使用が、その装置のＰＤＥＶに
あるＩＳＣ値を、その装置のゲストＬＤＥＶにある。要
求中のＵＰＳゲストに最初に割当てられたＩＳＣ値に単
に変更することにより可能になる。そして該ＣＰＵはＩ
１０装置を起動し、該Ｉ１０装置からのすべての割込み
を受入れる。

このように、ｖＭ／ＰＭＰプログラムは、ＵＰＳゲスト
に、専用ＣＰＵ環境、３７０−ＸＡ’　Ｉ１０環境でシ
ステム／３’ＩＯＩ１０命令をシミュレートする高速経
路Ｉ１０サポート、ならびに、共用可能な工／○装置プ
ログラム・サポートを与えることができる。

ｊユニ鰍兄」１児 ユニプロセッサ・システム（ｕｐｓ）の４つのコピーが
ロードされた、第２図のＭＰシステムの例が第３図の主
記憶装置マツプによって示されている。第３図の主記憶
装置（ＭＳ）は、第２図のＣＰＵＩ〜４がどれもアクセ
スできる６４メガバイト（ＭＢ）の共用可能な記憶を含
む。このように、第３図では、ＵＰＳの第１のコピーは
、ゾーンＯのＵＰＳＩ領域に書込まれ、ＵＰＳの第２の
コピーはゾーン１のＵＰＳ２領域に書込まれる。

以下同様に、ＵＰＳの第３および第４のコピーはそれぞ
れ、ゾーン２のＵＰＳ３領域およびゾーン３のＵＰＳ４
領域に書込まれる。これらの領域の各々は、境界絶対ア
ドレスＯで始まるＵＰＳＩの場合を除き、１６ＭＢの倍
数のゾーン境界絶対アドレスで始まる。従って、ＵＰＳ
領域の各々の初めの境界アドレスは、基数２の幕（即ち
、２２４）である。換言すれば、特定のＵＰＳのために
ＭＳをアクセスするのに用いた３１ビツト絶対アドレス
はすべて、アドレスのゾーン・ビット位置１〜７に常駐
するゾーン番号を含む。

実際には、各ＵＰＳに１６ＭＢは必要ではなく、１２Ｍ
ＢＬか必要としない。それ故、ＵＰＳ４は絶対アドレス
４８ＭＢで始まるが、６０ＭＢを越えた空間は不要であ
る。従って、６０ＭＢから■Ｍ／ＰＭＰ領域が設けられ
、絶対アドレス６４ＭＢまでの４ＭＢを占めるＶＭ／Ｐ
ＭＰプログラムがロードされる。ＶＭ／ＰＭＰはＰＭＰ
ルーチンおよびＶＭ／ＣＰを含む。ＶＭ／ＣＰ　（制御
プログラム）は、従来のＶＭ／ＣＰプログラムに似てい
るが、前記米国特許出願第２７３５３２号（１９８１年
６月１５日）で定義されたようなＳＩＥ命令をサポート
する。主記憶装置にあるＵＰＳのそれぞれのコピーは、
ＭＰ中の別々のＣＰＵを専用して実行される。このよう
に、ＵＰＳ２、ＵＰＳ３およびＵＰＳ４は、ＣＰＵ２．
ＣＰＵ３およびＣＰＵ４を専用して実行される。ＵＰＳ
ｌはＣＰＵＩでしか実行しないが、ＣＰＵＩは、ＶＭ作
業も実行するから、専用されたＣＰＵではない。

しかしながら、専用されたＣＰＵは、そのＣＰＵを専用
するＵＰＳゲストのためにＶＭ／ＰＭＰも実行する。

各ＵＰＳは、Ｉ　Ｂ　Ｍ　Ｐｕｂｌｉｃａｔｉｏｎ　Ｇ
　Ａ　２２−７０００の任意のレベルによって定義され
るような、ＵＰＳが１６ＭＢよりも大きい実記憶をサポ
ートするように設計されてはいない、ＩＢＭシステム／
３７０アーキテクチャに対して設計されるものと仮定し
、また、各ＣＰＵは、１つのコピーが複数のＣＰＵで実
行された場合にＭＰの完全性を確保するＭＰプログラム
・ロックまたはその他の手段によって設計されてはいな
いものと仮定するａ　Ｉ　ＢＭ　Ｐｕｂｌｉｃａｔｉｏ
ｎ　Ｇａ４２−７０００−８はＩＤＡＷおよび拡張実ア
ドレッシングを定義する。また、各ＵＰＳは、０〜１２
ＭＢの実アドレスのエクスパンスー領域の大゛きさ　−
　によって設計されているものと仮定する。

ＶＭ／ＣＰプログラムは、ＩＢＭンスシステムて数年に
わたって市販されているプログラム番号５６６４−１６
７を有するＩＢＭ　ＶＭ／ＳＰＬ：基づくことがある。

ＶＭ／ＰＭＰプログラムは、主記憶装置にロードされる
前に連係編集され、保有する全アドレスは６０〜６４Ｍ
Ｂの範囲の絶対アドレスを得る。

ＶＭ／ＰＭＰプログラムは、主記憶装置のＶＭ／ＰＭＰ
領域にロードされてから、第９図に示されたプロセスを
含む、ＵＰＳコピーをそれぞれの領域にロードし初期化
するためのコードを有する。

また、ＶＭ／ＰＭＰは、ＣＰＵｌ−４のそれぞれのプロ
グラム保管領域（ＰＳＡ）を含む。各ｐｓＡ領域は、固
定アドレス割当てを有するデータのページ・フレームを
含み、Ｉ　Ｂ　Ｍ　Ｓｙｓｔｅｍ／　３７０　Ｅｘｔｅ
ｎｄｅｃｌ　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｐｒ１ｎｃｉ
ｐｌｅｓ　ｏｆＯｐｅｒａｔｉｏｎ（ＩＢＭ　ｐｕｂｌ
ｉｃａｔｉｏｎ　ｎｕｍｂｅｒ　Ｓ　Ａ　２２−７０８
５−０）の第３〜４章に定義されたようなアドレス割当
てを有する、それぞれのＣＰＵの動作を制御することが
できる。また、第３図のＶＭ／ＰＭＰ領域は、第１図に
詳細に示されたタスク指名リストおよび制御ブロックを
含む。タスク指名リストは、ＶＭ／ＳＰプログラムで通
常使用されるＶＭＤ制御ブロックとほぼ同じ複数の制御
ブロック（ＶＭＤ）を含む。しかしながら、ＶＭ／ＰＭ
Ｐプログラムのために設けたＶＭＤブロックは、ＰＭＰ
フラグ・フィールドおよびＵＰＳポインタ・フィールド
のような、本発明に適応する特に調整された追加フィー
ルドを有する。

ユーザがシステムをログオンする場合、ＶＭＤはユーザ
のためにＶＭ／ＰＭＰによって生成される。しかしなが
ら、第１図に示されたＰＭＰゲスト制御ブロック（ＧＣ
Ｂ）は、最初にＶＭ／ＰＭＰプログラムによって設けら
れ、将来のある時点で、ＵＰＳコピーを受取る使用可能
な各ＭＳゾーンのＧＣＢが生成される。また、各ＧＣＢ
の内容も、ＶＭ／ＰＭＰが初期化されると初期化される
。

この内容には、ゾーン境界絶対アドレス、ゲスト。

ゾーン値、ＩＳＣ値、ゲスｈＩ１０割込みポインタ、お
よびＬＤＥＶリスト・ポインタが含まれる。

第１図の例では、システムＶＭＤ２０１、ＵＰＳＩ　Ｖ
ＭＤ−ＵＰＳ４　ＶＭＤ２０３．２０５゜２０７および
２０９、ならび１．−ＶＭ　ＶＭＤ（１）〜ＶＭ　ＶＭ
Ｄ（２）　２１１−２１３が示されている。システＡＶ
ＭＤ２０１およびＶＭ　ＶＭＤ２１１〜２１３を設ける
ことにより、各タスクは。

ＶＭタスクが現にＶＭシステムによってランされている
従来の方法でランされる。

第１図にはＶＭＤロック・フィールドも設けられている
。同時に２以上のＣＰＵがタスク指名リストを開始でき
ないようにするため、どのＣＰＵも比較およびスワップ
（Ｃ８またはＣＤ５）命令をうまく実行してＶＭＤロッ
ク・フィールドを検査してからタスク指名リストを開始
する。

どのＶＭＤも作業可能フィールド、ＣＰ’Ｕ　ＩＤフィ
ールド、および状態記述（Ｓ　Ｄ）フィールドを含む。

各ＳＤは多くのフィールドを有する大きな領域で、ＳＩ
Ｅ命令を実行しているＣＰＵのためにシステム記述を設
け、ＣＰＵは、それぞれのＶＭＤが表わすゲストが使用
する別のアーキテクチャ（例えば、システム／３６０ま
たはシステム／３７０）をエミュレートする。ＳＤの内
容は本明細書で既に定義されている。ＣＰＵ　ＩＤフィ
ールドは使用可能で、このＶＭＤの作業が実行すること
になっている専用ＣＰＵの識別子を含む。

ＣＰＵ　ＩＤフィールドがＯにセットされると、ＶＭＤ
の作業はどのＣＰＵでも実行できる。作業可能フィール
ドは、それぞれのＶＭＤに関して実行可能なタスクがあ
るかどうかを指示し、非’ＵＰＳ　ＶＭＤのタスクは非
ＵＰＳ　ＶＭＤにある他のフィールド（図示せず）に含
まれている。

各ＵＰＳ　ＶＭＤはＰＭＰフラグ・フィールドを含む。

このフィールドは単一のビットの場合がある。このビッ
トはオンにセットされると、特定のＶＭＤが、ＰＭＰプ
ログラムで与えられたＵＰＳ処理を必要とする、ＵＰＳ
タイプのＶＭＤであることを識別する。

各ＵＰＳ　ＶＭＤは更に、それぞれのＧＣＢを指すＵＰ
Ｓポインタ（すなわち、アドレス）を含む。第１図で、
ＵＰＳＬ、ＶＭＤ　２０３はＧ　Ｃｌ３２０４を指すポ
インタを含む。同様に、他のＩ）　ＵＳ　ＶＭＤ２０５
．２０７および２０９は、それぞれのＵＰＳゲストのＧ
ＣＢ２０６．２０８および２１０を指すＧＣＢポインタ
を有する。

それぞれのＵＰＳゲストのＧＣＢ２０４，２０６．２０
８および２１０は同一の構造を有する。

詳細に図示されたＧＣＢ　２１０は、ゲスト４境界絶対
アドレスを含む。このアドレスは主記憶装置内のＵＰＳ
４の領域の最初の境界の絶対アドレスである。ゲスト４
ゾーン・フィールドはＯにセットされているビット１３
８の次に位置し、７個のゾーン・ビットは、最初の境界
−ゲスト４の場合は４８ＭＢ　−を表わす３１ビツト絶
対アドレスの左端の７ビツトである。また、ＧＣＢ２１
０は、それぞれのゲストに割当てられたＩ１０割込みサ
ブクラス・コード（ＩＳＣ）を含むゲスト４ＩＳＣフイ
ールドを有する。更に、ＧＣＢ　２１０は、このゲスト
のＩ１０割込み待ち行列の先頭を見つけるゲスト４の工
／○解釈ポインタ、ならびにこのゲストのＵＰＳ制御領
域にあるＬＤＥＶポインタ・リストを見つけるゲスト４
ＬＤＥＶリスト・ポインタを含む。ＬＤＥＶポインタ・
リストはアドレス項目を含み、このゲストが割当てた工
１０装置のＬＤＥＶを見つける。同じＬＤＥＶが同じ物
理装置を共用する複数ゲストによって使用されることが
ある。

本実施例では、ＵＰＳプログラム（磁気テープ上にある
かもしれない）は、第９図のログオン手順により第３図
のＵＰＳ１〜４の、それぞれの４つの領域に４回コピー
できる。ＵＰＳプログラムがコピーされる度に、元の磁
気テープに存在するような各領域に、同じ、２４ビツト
実アドレスのセットが供給される。これらの実アドレス
は、領域ごとに、それぞれの領域の境界の最初から０〜
１２ＭＢの範囲にわたる。各ゾーン領域の終りの残りの
４ＭＢは、それぞれのＵＰＳによって使用されることは
ないが、その通常のＶＭユーザに割当てられるＶＭプロ
グラム（すなわち、ＶＭゲスト）のような他のプログラ
ムにとって使用可能であり、ＶＭゲストのＶＭ制御プロ
グラムによっても割当てできる。

各ＵＰＳ領域は、ＵＰＳページＯ１すなわちエミュレー
トされたＣＰＵのシミュレートされたＰＳＡ領域で始ま
り、ホスト・システムとみなされるＰＭＰプログラムに
よってエミュレートされたゲストのような各領域のＵＰ
Ｓプログラムを実行することになっている。ＵＰＳペー
ジ０は、それぞれのエミュレートされたＣＰＵのコンピ
ュータ・アーキテクチャ、例えば、システム／３７０に
よって設計される。本実施例では、ＵＰＳプログラムの
各々は、３７０−ＸＡアーキテクチャによって動作する
ホストＰＭＰプログラムによるシステム／３７０アーキ
テクチヤによって動作する。

第９図は、ＵＰＳゲストをシステムに初期化することを
可能にするログオン手順を示す。このような新しいゲス
トのログオンは、システムが別のＵＰＳゲストを収容で
きるＧＣＢおよび記憶空間を有する限りいつでも実行で
きる。第９図のステップ１１で、ＶＭ／ＰＭＰは、ＶＭ
Ｄタスク指名リストの次のＶＭＤとして現在のゲストＧ
の特定のＵＰＳ　ＶＭＤを生成する。次にステップ１２
で、ＭＳのＶＭ／ＰＭＰ領域にある前記ゲストのＵＰＳ
　ＶＭＤのＧＣＢを見つける。次いでステップ１３で、
前記ＧＣＢを見つけるＶＭＤにＧＣＢポインタを書き込
むことにより、新たに生成されたＶＭＤに前記ＧＣＢを
接続する。

そしてステップ１４で、ゲストＵＰＳ制御領域のＬＤＥ
Ｖポインタ・リストを作成する。

次にステップ１６で、ゲストＧが専用する使用可能なＣ
ＰＵを選択する。ステップ１７で、ＶＭ／ＰＭＰ領域に
ある前記ＣＰＵのＰＳＡを探し、ＰＳＡにおける専用フ
ィールドを見つけ、オン状Ｓ（例えば、１状態）にセッ
トする。次いでステップ１８で、前記ＣＰＵの制御レジ
スタ（ＣＲ）に、ゲストのＧＣＢにある、ゲストに割当
てられたＩＳＣ値をロードする。次にゲスト１９で、Ｕ
ＰＳのコピーをゲストＧＣＢにあるＭＳ絶対アドレスに
ロードする。若し、第９図のステップのどれかが万一失
敗したら、新しいゲストのログオンは実行できない。

第４図には、ＶＭ／ＰＭＰ制御プログラムにあるタスク
指名ルーチンの流れ図を示す。タスク指名ルーチンは、
ＭＰの全ＣＰＵで同時に実行できる。ＣＰＵはどれも実
行を要するごとに、ステップ３１を開始し、タスク指名
リストをアクセスする。そのため、ＣＰＵは先ず第１図
のＶＭＤロック・フィールド２００をセットしなければ
ならない。ＣＰＵがＶＭＤタスク指名リストをアクセス
できるのはこの時しかない。該ロツ々をセラ１−するに
は、ＣＰＵは、通常の比較およびスワップ命令のような
命令をうまく実行しなければならない。

ロック・フィールドがＣＰＵによってセットされると、
システムのＣＰＵ間の約束によって該ＣＰＵしか、前記
リストのＶＭＤをアクセスできない。

次に該ＣＰＵのタスク指名プログラムはステップ３２に
進み、リスト上の最初のＶＭＤブロック（システムＶＭ
Ｄ　２０１）を検査し、その作業可能フィールドにある
ビットのどれかがオンであるかどうかを決め、実行可能
な一般的な型システム作業があるかどうかを指示する。

若しあれば、該作業は、ＶＭ／ＳＰプログラムが行なう
従来の方法で処理される。作業可能フィールドは、ＶＭ
／ＳＰで用いた通常のＶＭＤで始まったものと推定され
る。

あるＶＭシステム作業が完成した後、または、若し、シ
ステムＶＭＤ　２０１の作業可能フィールドの全ビット
がオフならば、ステップ３８に進み、次のＶＭＤ　（検
査される最初のＵＰＳ　ＶＭＤ、すなわち、ＵＰＳＩ　
ＶＭＤ　２０３として示される）に移動する。次にステ
ップ３４で、ＣＰＵＩＤフィールドを検査し、このＶＭ
Ｄが特定のＣＰＵに専用されているかどうかを決定し、
それによって、その作業のすべては、そのＶＭＤに１．
Ｊ）を有するＣＰＵのみで行なわれなければならない。

若し、ＣＰＵ　ＩＤフィールドがＯであり、そのＶＭＤ
を指示するならば、ステップ３６に進み。

ＶＭ／ＰＭＰ領域にあるこのＣＰＵのＰＳＡの専用フィ
ールドを検査することにより、このタスク指名プログラ
ムを実行しているＣＰＵが非専用ＣＰＵであるかどうか
を決定する。若し、このＣＰＵの専用フィールドはオン
であるが、このＶＭＤの場合はオンではないならば、こ
のＶＭＤの作業はこのＣＰＵでは実行できず（すなわち
、このＣＰＵは別のＶＭＤに専用されている）、ステッ
プ３３に戻り、次のＶＭＤ　（例、ＵＰＳ　ＶＭＤ２０
５）に移動する。

他方、若しステップ３６で、ＣＰＵ　ＰＳＡの専用フィ
ールドがオフであわば、この非専用ＶＭＤはこの非専用
ＣＰＵで作業を実行できる。込に、ステップ４２に進み
、このＶＭＤの作業可能フィールドの任意のビットが０
であるかどうかを決定する。若し、作業が使用可能では
ないなら、再びステップ３３に進む。しかし、若し作業
が使用可能ならば、ＶＭＤタスク指名リストはステップ
４３でアンロックされ、第１図のＶＭＤロック・フィー
ルド２００をリセットするので、タスク指名リストは別
のＣＰＵで検査できる。次にステップ４４で、このＶＭ
ＤのＰＭＰフラグを検査し、それがＵＰＳ作業を表わす
か、ＶＭ作業を表わすかを決める。若し、フラグがオン
ならば、出口Ａから第５図に進み、非専用ＣＰＵ′？１
−ＵＰＳ作業を実行する。若し、ＰＭＰフラグがオフな
らば、ステップ４６に進み、非専用ＣＰＵで通常のＶＭ
ゲストとしてこのＶＭＤの作業を実行する。

しかしながら、ステップ３４で、若し、ＶＭＤのＣＰＵ
　ＩＤフィールドが専用ＣＰＵを指定すれば、イエスの
出口からステップ４１に進み、ＶＭＤのＣ’ＰＵ　ＩＤ
フィールドを実行中のＣ，ＰＵのＰＳＡの専用フィール
ドにあるＣＰＵ　ＩＤと比較する。若し、両者が一致し
なければ、このＣＰＵはこのＶＭＤには専用されておら
ず、ノの出口からステップ３３に戻り、次のＶＭＤに進
む。

他方、ステップ４１で１両者が一致すれば、このＣＰＵ
はこのＶＭＤに専用されており、イエスの出口からステ
ップ４２に進み、ＶＭＤの作業可能フィールドを検査す
る。若し、ステップ４２で、とのＶＭＤの作業が使用可
能でないなら、ノーの出口からステップ３３に戻る。し
かし、若し、作業可能フィールドがオンならば、ステッ
プ４３に進み、ＶＭＤタスク指名リストをアシロツクす
るので、ＭＰにある別のＣＰＵによって検査される。

次いで、ステップ４４に進み、このＶＭＤにあるＰＭＰ
ビットの状態を検査する。若し、ＰＭＰビットがオンな
らば、ＵＰＳ作業はこのＶＭＤのために専用されており
、出口Ａから第５図に進み、ＵＰＳ作業を行なう。若し
、ＰＭＰビットが、オフならば、ＵＰＳ作業は存在しな
いが、ＶＭ作業は存在し、ノーの出口からステップ４６
に進み、このＣＰＵで通常のＶＭ作業を行なう。

ＣＰＵでＶＭ作業またはＵＰＳ作業が完了すると、ステ
ップ４６から、または第５図の出口Ｂがらステップ３３
に再び進み、第４図のプロセスが繰返される。

ＰＭＰ作業が存在する場合、第４図の出口Ａがら第５図
に進み、ＰＭＰプログラムは、ステップ５２で、ＳＩＥ
命令を出し、ＣＰＵをエミュレーション状態に置き、そ
れぞれのＣＰＵがＵＰＳプログラムを実行するのに必要
なアーキテクチャをエミュレートし、ステップ５３でＵ
ＰＳコードを実行する。

ＵＰＳコード実行は、ＳＩＥ通知割込みがあるごとに一
時的に終了する。これは、ステップ５４で、（ＳＩＥ命
令を実行中の）ＣＰＵが、ＳＩＥ実行では処理できず、
監視制御プログラム、すなわち、この場合はＶＭ／ＰＭ
Ｐの介入を必要とする命令の型または特殊な状態を検出
することにより行なわれる。Ｉ１０処理を取扱うＳＩＥ
割込みを生じる基本的に重要な下記の２種類の状態は：
（１）Ｉｌｏ（ＳＩＯまたは５ＩＯＦ）開始命令、（２
）Ｉｌｏ割込み可能状態 である。従って、第５図のステップ５４には、Ｉ１０装
置を開始するＳＩＯまたは５ＩＯＦの、ＣＰＵによる検
出が含まれる。その場合、動作はステップ５６に進み、
要求されたＩ１０装置の開始に関連するＬＤＥＶ／ＰＤ
ＥＶ１０ＲＢを見つける。また、若し、ステップ５４で
、（現在のＵＰＳゲストの状態記述子（ＳＤ）にある現
在のＰＳＷでＩ１０割込可能ビットをオンにセットする
システム・マスク・セット命令のような）Ｉ１０割込可
能が検出されれば、出口Ｃを経て、第６図に進む。また
、ステップ５４で、若し、本発明と無関係な他の種類の
通知割込み状態が検出されｊＬば、出口５５に進み１本
発明の範囲外の手段によって処理される。

若し、ＳＩＯまたは５ＩＯＦ命令が通知割込みを生じた
ら、ステップ５６に進み、ＶＭ／ＰＭＰプログラムが現
在のＧＣＢ　（例、第１図のＧ　Ｃ１３２１０）にある
ＬＤＥＶリスト・ポインタを使用して特定のＬＤＥＶブ
ロックを見つける。すなわち、第１図の関連するＵＰＳ
制御領域にあるＬＤＥＶポインタ・リストが見つかると
＋　ＶＭ／ＰＭＰプログラムは、ＳＩＯまたはＳ　ＩＯ
Ｆ命令で指定されたＩ１０アドレスを、ＬＤＥＶポイン
タ・リストへのインデックスとして用い、第８図に示さ
れたタイプの要求されたＬＤＥｖ１３５のポインタ・ア
ドレス−第１図の関連するＵＰＳ制御領域にあるーを得
る。アクセスされたＬＤＥＶにはＰＤＥＶポインタがあ
り、第８図の、要求さ九たＩ１０装置のＰＤＥＶブロッ
ク１３３を見つける。（Ｉ１０装置のＰＤＥＶブロック
は１つしかないが、Ｉ１０装置のＬＤＥＶブロックの数
は、同じ工／○装置を共用するゲストの数と同じである
。）ＶＭ／ＰＭＰは、たとえ対応するＰＤＥＶブロック
が使用中であっても、ゲストのＬＤＥＶブロックをどれ
でも処理できる。

また、ＰＭＰプログラムは、アクセスされたＬＤＥＶブ
ロックに関連したＯＲＢ　（動作要求ブロック）をアク
セスする。次に、ステップ５．７でＰＭＰは、ＬＤＥＶ
１０ＲＢブロックニ、それぞれのゲストのＣＡＷおよび
ゲストのページ０から得られる、いくつかのフィールド
をロードする。これらは： （１）ＵＰＳゲストの保護キー・フィールド、（２）ゲ
ストのチャネル・プログラム・アドレスである。

次に、第５図のステップ５８では、在来型の比較および
スワップ・ルーチンによってＰＤＥＶロック・バイトを
オンにセットし、所要のロックがオンにセットされるま
でスピンする。

次にステップ５９で、要求された■／○装置を開始する
。この動作は第７図に詳細に示さ九たルーチンによって
制御される。第７図のステップ７１で、このルーチンは
、対応するＰＤＥＶブロック１３３（第８図）の使用中
ビットを検査する。

若し、このビットがオンなら、表示されたＩ１０装置は
使用中であり、現在の要求に対し、いまは使用できない
。この場合、イエスの出口からステップ９２に進み、こ
の要求を、ＰＤＥＶブロック１３３にある装置待ち行列
ポインタが指定する、第８図のＩ１０要求待ち行列に加
える。そして、ステップ９７で、ＰＤＥＶブロック１３
３はアンロックされ、第５図のステップ５９に戻り、Ｖ
Ｍ／ＰＭＰは再びＳＩ’Ｅ命令を出し、この同じＣＰＵ
で同じＵＰＳゲスト・プログラムの実行を続ける。第７
図のステップ９１で、ＰＤＥＶブロック１３３のＰＤＥ
Ｖ使用中フィールドがオフで、装置が使用中ではないこ
とを表示すれば、ノーの出口からステップ９３に進み、
ＰＤＥＶがこのＵＰＳに現に割当てられているかどうか
を決定するため、：（７）ＵＰＳ（７）ＬＤＥＶ　ＩＳ
ＣとＰＤＥＶＩ３３（第８図）のＩＳＣフィールドとを
比較する。

若し、両者が等しければ、イエスの出口からステップ９
６に進み、工／○装置を起動する３７〇−ＸＡサブチャ
ネル起動（ＳＳＣＨ）命令を出す。

これに対し、ステップ９４の比較結果が不一致なら、ス
テップ９４に進み、サブチャネルのＩＳＣをこのＵＰＳ
のＩＳＯに変更する３７０−ＸＡサブチャネル変更（Ｍ
ＳＣＨ）命令を出す。そしてＰＤＥＶ　ＩＳＣはＬＤＥ
Ｖ　ＩＳＣに対応するように更新される。そしてステッ
プ９６に進み、最後にサブチャネルを起動する５ＳＣＨ
命令を実行する。

次いでステップ９７で、ＰＤＥＶをアンロックし、装置
を共用する別の要求ＵＰＳによって使用できるようにす
る。

従って、ＵＰＳはどれも、たとえ装置が使用中で、ＰＤ
ＥＶの操作が装置動作と重なっても、アンロックされた
ＰＤＥＶをアクセスできる。しかしながら、若し、新し
いＩ１０要求者がＰＤＥＶの使用中ビットがオンである
ことを発見し、要求が装置待ち行列に加えられれば、新
しい要求は、その装置からの後のＩ１０割込みによって
、■１０要求待ち行列が該装置の現に存在するＩ１０要
求について検査されるまで、Ｉ１０装置をアクセスでき
ない。

ステップ９７の出口から第５図に戻り、ＳＩＥ命令を再
び出してこの要求のＵＰＳコードの実行の継続する。

最後には、起動されたＩ１０装置は、その動作点に達し
、このＣＰＵに対しＩ１０割込み信号を生成する。Ｉ１
０割込みは、サブチャネルと関連したＩ１０割込みサブ
クラス・マスク・ビットが１であり、かつ、ＣＰＵがＩ
１０割込みについて使用可能であるときしか、生じるこ
とができない。

若し、チャネル・サブシステムがサブチャネルからの割
込み要求の優先順位を確立したが、ＣＰ　Ｕが１７０割
込みを禁止されたならば、サブチャネルに関連したＩ１
０割込みサブクラス・マスク・ビットが１であることを
条件として、割込みは、ＣＰＵを割込み可能にする命令
の終了直後、かつ次の命令が実行される前に生じる。

割込みによって、現在のＰＳＷが、（１：ＰＵ　ＰＳＡ
実記憶位置５６に古いＰＳＷとして記憶され、割込みに
関連したＩ１０割込みコードが、割込みを可能にするＣ
ＰＵ　ＰＳＡにある実記憶位置１８４〜１９１に記憶さ
れる。続いて、新しいＰＳＷが実記憶位置１２０からロ
ードされ、そのＰＳＷによって指示されたＣＰＵ状態で
処理が再開される。割込みを生じるサブチャネルは、割
込みコードによって識別される。Ｉ１０割込みコードは
、Ｉ　ＢＭ　Ｐｕｂｌｉｃａｔｉｏｎ　Ｆｏｒｍ　Ｎｏ
、ＳＡ２２−７０８５−０でフォーマットが定義される
。

割込み応答ブロック（ＩＲＢ）はサブチャネル検査（Ｔ
ＳＣＨ）命令の記憶オペランドである。

ＩＲＢアドレスの下位２ビツトは０で、ワード境界のＩ
ＲＢを定義する。ＩＲＢは、主要な３つのフィールドと
して、サブチャネル・ステータス・ワード（ｓｃｓｗ）
、拡張ステータス・ワード（ＥＳＷ）、および拡張制御
ワード（ＥＣＷ）を含む。

従って、Ｉ１０割込み信号は、それぞれのＣＰＵのハー
ドウェア割込み動作を生じる。ＣＰＵのＰＳＡは、ＣＰ
Ｕ　ＰＳＡを見つけるＣＰＵのプレフィックス・レジス
タの絶対アドレスの使用により、ＶＭ／ＰＭＰ領域で見
つかる。このＰＳＡにある新しいＩｌｏ、ＰＳＷアドレ
スにより、第５図のステップ６０に進み、第８図に示さ
れた装置のＩ’１０割込みパラメータをアクセスする。

ステップ６１で、割込みパラメータのビット桁１３７を
検査し、装置がＵＰＳの装置かＶＭの装置かを決める。

若し、ＶＭの装置なら、ＶＭ制御プログラムに分岐し、
本発明に関連しない従来の方法で実行されるＩ１０割込
みを処理する。また若し、ＵＰＳの装置なら５割込パラ
メータはＬＤＥ’Ｖのアドレスであり、ステップ６２に
進んで、ＬＤＥＶにあるＰＤＥＶポインタからＰＤＥＶ
をアクセスする。

次にステップ６３で、ＰＤＥＶロックをセットし、ステ
ップ６４で、サブチャネル検査（ＴＳＣＨ）命令を実行
してＭＳにあるＴＳＣＨオペランド位置のｓｃｓｗを得
る。

次にステップ６６で、ゲストＳＤにあるゲストの現在の
ＰＳＷ（ゲストのＶＭＤに存在する）でＩ１０割込み可
能ビットがオンかどうかを決定す−る。若し、ゲストの
Ｉ１０割込みが可能でないなら、ノーの出口からステッ
プ６７に進み、ＰＭＰプログラムは、そのゲストのＳＤ
にある割込みフラグをオンにセットし、割込みのｓｃｓ
ｗ　＜サブチャネル・ステータス・ワード）をＬＤＥＶ
に記憶することにより、関連ＬＤＥＶにあるＩ１０割込
みを待ち行列に入れ、該ＬＤＥＶを、ＵＰＳゲストのＩ
１０割込み待ち行列に連鎖する。そして、ステップ６９
で、■／○起動要求待ち行列１３４をアクセスし、この
Ｉ１０装置のＰＤＥＶの工１０起動要求待ち行列にＩ１
０起動要求があるがどうかを決定する。若し、結果がイ
エスなら、ステップ７１で、第７図のＩ１０起動ルーチ
ンを、前に説明したように実行し、ＰＤＥＶのＩ１０起
動待ち行列の先頭の１つのＩ１０要求が実行される。

若し、Ｉ１０起動要求が存在しなければ、ステップ７０
に進み、ＰＤＥＶのロック・フィールドをオフにセット
し、次いでステップ７２で、現在のゲストのＶＭＤにあ
る作業可能フラグを検査する。

若し、作業可能フラグがすべてオフならば、ゲストはラ
ンできず、出口Ｂがら第４図に戻り、このＣＰＵについ
て他の可能な作業がＶＭＤリストにあるかどうかを決定
する。また、若し、作業可能フラグがオンならば、イエ
スの出口からステップ５２に戻り、再びＳＩＥ命令を出
してゲストのＵｐｓコード実行を続ける。

第５図のステップ６６で、若し、ゲストが１１０割込み
可能なら、イエスの出口からステップ６８に進み、ＶＭ
／ＰＭＰがＩ１０割込みのプログラム・シミュレーショ
ンを実行することにより。

このＵＰＳゲストの１１０割込みを処理する。１７０割
込みのシミュレーションは、ゲストのＶＭＤにあるＳＤ
で見つかった、ゲストの現在のＰＳＷの読取り、次いで
、ゲストの現在のＰＳＷを、それぞれのＵＰＳ領域のゲ
スト・ページ０にある古いｉｌｏ　ＰＳＷ記憶位置に書
込むことを含む。

そして、新しいＩｌｏ　ＰＳＷがゲスト・ページＯから
読取られ、ゲストのＳＤの現在のＰＳＷ記憶位置に書込
まれる。また、（ステップ６４で、ＴＳＣＨ命令実行に
−よって読取られたｓｃｓｗは、ゲスト・ページＯのＣ
８Ｗ記憶位置にコピーされる。次いで、ステップ６９に
進み、前に説明したように動作する。

第５図のステップ５４のＳＩＥ通知割込みが、１１０割
込み可能として検出されるごとに、出口Ｃから第６図の
ステップ８１に進み、第１図のゲス８１フ０割込みポイ
ンタによって見つけた、現に１１０割込み待ち行列の先
頭にある１１０割込み（すなわち、ｓｃｓｗ）を取出す
。第５図のステップ６７で、ゲストのＩ１０装置の１１
０割込み待ち行列に加えられた幾つかの１１０割込みで
ゲストが割込みできなかったこともありうる。第６図の
プログラミングによるパ入により、ＰＭＰプログラムは
、該待ち行列の先頭にある１つの１１０割込み（ＳＣ８
Ｗ）を処理する。ステップ８１で、ＶＭ／ＰＭＰにより
割込みが待ち行列から取出され、ステップ８２で、ｖＭ
／ＰＭＰはゲストの割込みをシミュレートする。この動
作は、（それぞれのゲストのＶＭＤにあるＳＤからの）
ゲストの現在のＰＳＷフィールドを、ゲストのＭＳ領域
の最初の、このゲストのページＯにある。

ゲストの古いＩｌｏ　ＰＳＷフィールドにコピーするこ
とにより行なわれる。次いで、ゲストのページＯにある
、ゲストの新しいＩｌｏ　ＰＳＷは。

（ゲストのＳＤにある）ゲストの現在のＰＳＷ記憶位置
に書込まれる。最後に、ステップ８１で待ち行列から取
出された、ＬＤＥＶからのｓｃｓｗは、ゲストのページ
０のｃｓｗ　ｐｓｗ記憶位置に書込まれる。

そして、出口りから第５図のステップ５２に戻り、再び
ＳＩＥ命令を出し、ＵＰＳコードを実行することにより
、ゲストＵＰＳプログラムの実行を再開する。

［発明の効果コ 本発明は、ＭＰシステムでランするように作成されては
いないユニプロセッサ・システム（ＵＰＳ）プログラム
を、ＭＰの複数ＣＰＵで実行する独特な多重処理（ＭＰ
）方法を提供する。ＵＰＳの個々のコピーは、ＭＰの、
共用された主記憶装置（ＭＳ）に設けられる。ハイパバ
イザ型の制御プログラム（区分された多重処理システム
、ＰＭＰと呼ばれる）はＭＰ右方法用い、ＵＰＳゲスト
仮想計算機として、ＭＰの個々のＣＰＵでＵＰＳの複数
コピーの同時実行が可能である。ＰＭＰは、ＵＰＳの特
定のコピーだけの実行にＣＰＵをどれでも専用できる。

ＵＰＳのコピーは、互いに独立に、別々のＣＰＵでラン
するが、Ｉ１０装置を共用できる。ＰＭＰは、３７０−
ＸＡアーキテクチャを有するＣＰＵで動作し、ＣＰＵで
エミュレーションを利用するように設計された、仮想計
算機（ＶＭ）型のジョブ入力およびタスク指名制御プロ
グラミング・システムによってランし、同一のまたはも
う１つのアーキテクチャ（例えば、システム７３６０ま
たはシステム／３７０）用として設計されたＵＰＳが、
エミュレーション命令（例えば、解釈実行開始、ＳＩＥ
命令）を用いることにより、ＵＰＳゲストとして３７０
−ＸＡ　ＣＰＵで実行することができる。ＵＰＳコピー
（すなわち、ＵＰＳゲスト）を実行する効率的な直接Ｉ
１０処理は、各ＵＰＳのＭＳ境界が別々の２１バイト絶
対アドレスにあることを必要とし、それによって、Ｉ１
０プロセッサは容易に、各ＵＰＳが用いるチャネル・プ
ログラムおよびＩ１０データ・アドレスを、ＭＰの実際
の絶対的ＭＳアドレスに変換する。ただし、ｎはＵＰＳ
が用いる有効アドレスのビット数である。それぞれのゲ
ストのゾーン・パラメータは、２ｎ境界アドレスから取
出される。このチャネル変換は、変換表を必要とせず、
変換ごとのＭＳアクセスを避けることができる。

ＣＰＵは、セグメントおよびページ・テーブルを用いて
、ＵＰＳゲストのＣＰＵ要求のＵＰＳアドレスを変換で
きる。

【図面の簡単な説明】

第１図は本発明の良好な実施例で監視用に区分された多
重処理（ＰＭＰ）プログラムが使用するＶＭ／ＰＭＰタ
スク指名リストおよびそのＰＭＰ制御ブロックを表わす
図、 第２図は本発明を利用できる多重処理（ＭＰ）システム
を表わす図、 第３図はＵＰＳゲストが使用する４つのゲスト領域、Ｖ
Ｍ／ＰＭＰ領域、および絶対アドレス範囲、実アドレス
範囲ならびに仮想アドレス範囲を含む主記憶装置のアド
レッシング・マツプを示す図、 第４図は良好な実施例を使用しているＭＰのすべてのＣ
ＰＵによって並行して実行されるＶＭ／ＰＭＰ制御プロ
グラム・タスク指名ルーチンを示す図、 第５図は良好な実施例の区分されたマルチプロセッサ・
プログラム（ＰＭＰ）の流れ図、第６・図は第５図から
分岐したＩ１０割込み待ち行列取出しルーチンを表わす
流れ図、 第７図は第５図の良好な実施例のチャネル・プログラム
を開始する工／○開始ルーチンを示す流れ図、 第９図はＵＰＳゲスト・チャネル・プログラムのアドレ
スを変換し、ＵＰＳゲスト・サブチャネルをＩＳＯフィ
ールドを介してＣＰＵに論理的に接続する代表的なＩ１
０サブチャネルを示す図、第９図は実施例の動作を開始
するシステム初期化プログラムの方法の流れ図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名） ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、４噛）ら　ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、５へ ＦＩＧ、４へ 第１頁の続き ０発　明　者　アラン・サミュエル・　アメリット　− ０発　明　者　スチーブン・リチャー　アト・ニューソ
ン　リ□ ０発　明　者　キャスパー・アンソニ　アー・スカルジ
　− ０発　明　者　グレン・ウオーレン・　アシアーズ、ジ
ュニア　デ メリカ合衆国ニューヨーク州ボーキプシー、サトン・バ
ク・ロード２１番地 メリカ合衆国ニューヨーク州ウッドストック、タトラ・
ンジ・ロード（番地なし） メリカ合衆国ニューヨーク州ポーキプシー、アカデミ台
ストリート１６幡地 メリカ合衆国ニューヨーク州つルスター・パーク、ノ１
−／バーグ・ロード２４旙地

Claims (1)

1. 【特許請求の範囲】 主記憶装置を共用する複数の中央処理装置と複数の入出
   力装置を該主記憶装置に接続する入出力処理装置とを有
   するマルチプロセッサ・システムの制御方法であって、
   １つのユニプロセッサ、プログラミング・システム（Ｕ
   ＰＳ）が任意のアーキテクチャを持ったユニプロセッサ
   ・システムにおいて実行するよう設計されたものであっ
   ても、該マルチプロセッサ・システムが該ＵＦ）Ｓを該
   複数の中央処理装置において同時に実行できるようにす
   る制御方法において、 該ＵＰＳの複数のコピーを該主記憶装置の中に設け、該
   コピーの各々にはＵＰＳアドレスＯから、該ＵＰＳのプ
   ログラムされた各アドレスにおけるビット位置の数ｎ（
   但し、ｎはＴＪＰＳのアドレスにおける最上位桁ビット
   位置の桁数である）によって決まる最大のＵＰＳアドレ
   スまで、の範囲内の同じセットのＵＰＳアドレスを与え
   。 該ＵＰＳの複数のコピーの各々のＵＰＳアドレスＯに対
   して相異なるＵＰＳコピー境界を、該Ｕｐｓコピー境界
   が主記憶装置の絶対アドレスでは２ｎバイトの倍数とな
   るように、設定し、該複数の中央処理装置における実行
   のために該主記憶装置における該ｔＪＰｓの複数のコピ
   ーから取出し可能なＵＰＳプログラムを用いる複数のＵ
   ＰＳゲストを、該複数の中央処理装置すべてにおいて実
   行可能なマルチプロセッサ制御プログラムの制御の下に
   該中央処理装置の各々において同時に実行し、 該複数のＵＰＳゲストに対して一組の共用された物理的
   経路による該入出力装置の共用可能性を与える ことを特徴とするマルチプロセッサ・システム制御方法
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