JPH0474229A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0474229A JPH0474229A JP2187256A JP18725690A JPH0474229A JP H0474229 A JPH0474229 A JP H0474229A JP 2187256 A JP2187256 A JP 2187256A JP 18725690 A JP18725690 A JP 18725690A JP H0474229 A JPH0474229 A JP H0474229A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 121
- 230000010365 information processing Effects 0.000 claims description 34
- BATBOVZTQBLKIL-UHFFFAOYSA-N [1-(5,8-dihydroxy-1,4-dioxonaphthalen-2-yl)-4-methylpent-3-enyl] 3-methylbut-2-enoate Chemical compound C1=CC(O)=C2C(=O)C(C(OC(=O)C=C(C)C)CC=C(C)C)=CC(=O)C2=C1O BATBOVZTQBLKIL-UHFFFAOYSA-N 0.000 abstract 2
- 238000000034 method Methods 0.000 description 43
- 238000010586 diagram Methods 0.000 description 5
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 101150008658 ASK7 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、遅延割り込み機能を有した情報処理装置に
関する。
関する。
（従来の技術）
情報処理装置が行うべき処理の中には、−旦起動された
ら中断することなく実行しなければならない処理（付加
分の処理／以下、処理Ｐという）か存在する。例えば、
ある規定された時間以内に完了しなければならない処理
。あるいは、メモリ中の特定領域への読み書きや、特定
のＩ１０装置へのアクセスなど、ある対象Ｒを操作する
処理が考えられる。
ら中断することなく実行しなければならない処理（付加
分の処理／以下、処理Ｐという）か存在する。例えば、
ある規定された時間以内に完了しなければならない処理
。あるいは、メモリ中の特定領域への読み書きや、特定
のＩ１０装置へのアクセスなど、ある対象Ｒを操作する
処理が考えられる。
処理Ｐを実行中に、外部割り込みなどにより、別の処理
■を行なう必要が生じることがある。このような場合に
は、処理ｌを即座に実行することができないため、処理
Ｉの実行要求を記憶し、処理Ｐが完了した時点て処理Ｉ
を行うようにしている。すなわち、処理１の遅延を行っ
ている。
■を行なう必要が生じることがある。このような場合に
は、処理ｌを即座に実行することができないため、処理
Ｉの実行要求を記憶し、処理Ｐが完了した時点て処理Ｉ
を行うようにしている。すなわち、処理１の遅延を行っ
ている。
従来より、情報処理装置には処理Ｉの遅延を行なうため
、遅延割り込み機能が備えられている。
、遅延割り込み機能が備えられている。
第２図は、遅延割り込み機能の概要を説明するための情
報処理装置のブロック図である。
報処理装置のブロック図である。
情報処理装置２１は、メモリ２３からプログラムを読み
だして、逐次処理を行う命令実行装置２５を含んでいる
。命令実行装置２５が実行する処理の中には、付加分の
処理Ｐが存在する。
だして、逐次処理を行う命令実行装置２５を含んでいる
。命令実行装置２５が実行する処理の中には、付加分の
処理Ｐが存在する。
命令実行装置２５が処理Ｐの実行中にある条件を検出し
、別の処理Ｉを実行する要求が発生した場合には、処理
■をただちに割り込ませる代わりに、遅延割り込み要求
２０１を遅延割り込み記憶回路２７に送出する。遅延割
り込み記憶回飴２７は、この要求を記録する。
、別の処理Ｉを実行する要求が発生した場合には、処理
■をただちに割り込ませる代わりに、遅延割り込み要求
２０１を遅延割り込み記憶回路２７に送出する。遅延割
り込み記憶回飴２７は、この要求を記録する。
遅延割り込み信号発生回路２９は、遅延割り込み記憶回
路２７に記憶された内容に従って、遅延割り込み信号２
０３を送出する。この信号２０３は、遅延割り込み禁止
回路３１を経由して命令実行装置２５に伝わる。
路２７に記憶された内容に従って、遅延割り込み信号２
０３を送出する。この信号２０３は、遅延割り込み禁止
回路３１を経由して命令実行装置２５に伝わる。
遅延割り込み禁止回路３１は、命令実行装置２５の状態
レジスタ３３の内容が、処理Ｐであることを示す値りで
ある間は割り込み信号２０５を発生せず、同内容が処理
Ｐでないことを示す値Ｅであると、遅延割り込み信号２
０３に対応する割り込み信号２０５を命令実行装置２５
に送出する。
レジスタ３３の内容が、処理Ｐであることを示す値りで
ある間は割り込み信号２０５を発生せず、同内容が処理
Ｐでないことを示す値Ｅであると、遅延割り込み信号２
０３に対応する割り込み信号２０５を命令実行装置２５
に送出する。
命令実行装置２５は、現在実行中の処理が処理Ｐである
場合には、これを示す値りを状態レジスタ３３に保持し
ている。状態レジスタ３３の内容が値りである間は、遅
延割り込み禁止回路３１は割り込み信号２０５を発生し
ない。命令実行装置２５は、処理Ｐを完了した一時点て
、状態レジスタ３３の内容を処理Ｐでないことを示す値
Ｅに戻す。
場合には、これを示す値りを状態レジスタ３３に保持し
ている。状態レジスタ３３の内容が値りである間は、遅
延割り込み禁止回路３１は割り込み信号２０５を発生し
ない。命令実行装置２５は、処理Ｐを完了した一時点て
、状態レジスタ３３の内容を処理Ｐでないことを示す値
Ｅに戻す。
この時点で、遅延割り込み禁止回路３〕は割り込み信号
２０５を発生し、命令実行装置２５は、この割り込み信
号２０５に従って現在の処理を中断し、処理Ｉを割り込
ませて実行する。
２０５を発生し、命令実行装置２５は、この割り込み信
号２０５に従って現在の処理を中断し、処理Ｉを割り込
ませて実行する。
次に、遅延割り込み機能を有した従来の情報処理装置を
説明する。
説明する。
第３図は、従来の情報処理装置の１つを示すブロック図
である。これは、文献ｒＴＲＯＮｃＨＩＰ仕様書Ｖｅｒ
０．９９１ （東京大学、１９８Ｂ）Ｊ、ｐｐ９２−９
５に記載されている方法を実施した例である。
である。これは、文献ｒＴＲＯＮｃＨＩＰ仕様書Ｖｅｒ
０．９９１ （東京大学、１９８Ｂ）Ｊ、ｐｐ９２−９
５に記載されている方法を実施した例である。
この情報処理装置２１には、ＤＩ（Ｄｅｌａｙｄ Ｉ
ｎｔｅｒｒｕｐｔ）と呼ばれる４ビツトのレジスタ３５
があり、ここにＨ’ ０からＨ’ ｆまての数値を
一つ記憶することができる。（なお、Ｈ′はそれに続く
数値が１６進数であることを表す。） 命令実行装置２５は、ＩＭＡＳＫと呼ばれる４ビツトの
レジスタ３７を持っており、やはりＨ。
ｎｔｅｒｒｕｐｔ）と呼ばれる４ビツトのレジスタ３５
があり、ここにＨ’ ０からＨ’ ｆまての数値を
一つ記憶することができる。（なお、Ｈ′はそれに続く
数値が１６進数であることを表す。） 命令実行装置２５は、ＩＭＡＳＫと呼ばれる４ビツトの
レジスタ３７を持っており、やはりＨ。
０からＨ’ ｆまでの数値を一つ記憶している。ＤＩ
３５の内容がＩＭＡＳＫ３７の内容より小さい場合に、
比較器３９は、ＤＩ３５の内容を割り込み信号２０５と
して命令実行装置２５に送出し、命令実行装置２５はこ
れを受けて割り込み処理をおこなう。
３５の内容がＩＭＡＳＫ３７の内容より小さい場合に、
比較器３９は、ＤＩ３５の内容を割り込み信号２０５と
して命令実行装置２５に送出し、命令実行装置２５はこ
れを受けて割り込み処理をおこなう。
通常、ＩＭＡＳＫ３７は値１（’ ｆを記憶し、ＤＩ
３５は値Ｈ’ ｆを記憶しているものとする。さらに
、命令実行装置２５には処理Ｉを、割り込み信号Ｈ’
ｅに対応した割り込み処理として登録しておく。処理
Ｐを実行する前には、命令実行装置２５はＩＭＡＳＫ３
７をＨ’ ｆより小さい値、たとえばＨ’ ｅに設
定する。
３５は値Ｈ’ ｆを記憶しているものとする。さらに
、命令実行装置２５には処理Ｉを、割り込み信号Ｈ’
ｅに対応した割り込み処理として登録しておく。処理
Ｐを実行する前には、命令実行装置２５はＩＭＡＳＫ３
７をＨ’ ｆより小さい値、たとえばＨ’ ｅに設
定する。
処理Ｐの実行中に、処理Ｉの実行要求が発生した場合に
は、ただちに処理Ｉを実行するのではなく、ＤＩ３５に
値Ｈ’ ｅを書き込む。これが遅延割り込み要求２０
１になる。しかしこの時点てはＤＩ３５の内容はＩ Ｍ
Ａ Ｓ Ｋ ３７の内容より小さくないので、比較器３
つは割り込み信号２０５を発生しない。
は、ただちに処理Ｉを実行するのではなく、ＤＩ３５に
値Ｈ’ ｅを書き込む。これが遅延割り込み要求２０
１になる。しかしこの時点てはＤＩ３５の内容はＩ Ｍ
Ａ Ｓ Ｋ ３７の内容より小さくないので、比較器３
つは割り込み信号２０５を発生しない。
命令実行装置２５は、処理を終了した時点で、ＩＭＡＳ
Ｋ３７の内容を値Ｈ’ ｆに戻す。この時点でＤＩ３
５の内容はＩＭＡＳＫ３７の内容より小さくなるので、
比較器はＤＩ３・５の内容Ｈ’ ｅを割り込み信号２
０５として命令実行装置２５に送出する。この信号２０
５を受けて、命令実行装置２５は現在の処理を中断し、
割り込み信号Ｈ。
Ｋ３７の内容を値Ｈ’ ｆに戻す。この時点でＤＩ３
５の内容はＩＭＡＳＫ３７の内容より小さくなるので、
比較器はＤＩ３・５の内容Ｈ’ ｅを割り込み信号２
０５として命令実行装置２５に送出する。この信号２０
５を受けて、命令実行装置２５は現在の処理を中断し、
割り込み信号Ｈ。
ｅに対応した割り込み処理■を実行する。
この従来の情報処理装置２１ては、処理Ｐの実行中には
処理Ｉの実行を行わず、処理Ｉの実行要求を遅延割り込
み要求２０１として記憶し、処理Ｐの完了まで遅延させ
ている。
処理Ｉの実行を行わず、処理Ｉの実行要求を遅延割り込
み要求２０１として記憶し、処理Ｐの完了まで遅延させ
ている。
しかしながら、情報処理装置２〕が記憶できる遅延割り
込み要求２０１は一つだけに限られる。
込み要求２０１は一つだけに限られる。
上記の例では、ＤＩ３５に遅延割り込み要求２０１とし
て値Ｈ’ ｅが記憶されていたが、さらに別の要求を
記憶しようとして値Ｈ’ ｄをＤＩ３５に記憶させる
と、前に記憶していた値ｕｌ ｅが失われる。この結
果、処理ｌの実行要求が失われてしまう。このように、
この情報処理装置２１では、複数の遅延割り込み要求２
０１が記憶できないという問題がある。
て値Ｈ’ ｅが記憶されていたが、さらに別の要求を
記憶しようとして値Ｈ’ ｄをＤＩ３５に記憶させる
と、前に記憶していた値ｕｌ ｅが失われる。この結
果、処理ｌの実行要求が失われてしまう。このように、
この情報処理装置２１では、複数の遅延割り込み要求２
０１が記憶できないという問題がある。
次に、もう１つの従来の情報処理装置を、第４図を参照
して説明する。これは、文献「プログラミングとアーキ
テクチャ（ＣＱ出版株式会社、１９８４）Ｊ 、ｐｐ２
３６−２３７に記載されている内容を実施した例である
。
して説明する。これは、文献「プログラミングとアーキ
テクチャ（ＣＱ出版株式会社、１９８４）Ｊ 、ｐｐ２
３６−２３７に記載されている内容を実施した例である
。
この情報処理装置２１には、ＳＩＳＲ（Ｓｏｆｔｗｏｒ
ｅ Ｉｎｔｅｒｒｕｐｔ Ｓｕｍｍａｒｙ Ｒｅ
ｇｉｓｔｅｒ）と呼ばれるレジスタ４１がある。このレ
ジスタ４１には１５個のビットがあり、それぞれビット
Ｈ’ ＯからビットＨ’ ｆまでのビット番号がつ
けられている。
ｅ Ｉｎｔｅｒｒｕｐｔ Ｓｕｍｍａｒｙ Ｒｅ
ｇｉｓｔｅｒ）と呼ばれるレジスタ４１がある。このレ
ジスタ４１には１５個のビットがあり、それぞれビット
Ｈ’ ＯからビットＨ’ ｆまでのビット番号がつ
けられている。
命令実行装置２５は、ＩＭＡＳＫ３７と呼ばれる４ビツ
トのレジスタを持っており、ここにはＨＯからＨ’
ｆまでの数値を一つ記憶している。
トのレジスタを持っており、ここにはＨＯからＨ’
ｆまでの数値を一つ記憶している。
プライオリティエンコーダ４３は、５ＩＳＲ４１のビッ
トのうち、値１が格納されているビ・ソトの中で最もビ
ット番号が小さいビ・ソト番号を出力する。
トのうち、値１が格納されているビ・ソトの中で最もビ
ット番号が小さいビ・ソト番号を出力する。
比較器３９は、このビット番号とＩＭＡＳＫ３７の値を
比較し、前記ビット番号がＩＭＡＳＫ３７の内容より大
きい場合に、前記のビ・ソト番号を割り込み信号２０５
として命令実行装置２５に送出する。命令実行装置２５
は、この割り込み信号２０５を受けて割り込み処理をお
こなう。
比較し、前記ビット番号がＩＭＡＳＫ３７の内容より大
きい場合に、前記のビ・ソト番号を割り込み信号２０５
として命令実行装置２５に送出する。命令実行装置２５
は、この割り込み信号２０５を受けて割り込み処理をお
こなう。
ＩＭＡＳＫ３７は、通常Ｈ’ ０を記憶し、５ＩＳＲ
４１は通常、全てのビットが０であるものとする。さら
に、命令実行装置２５には、処理Ｉを割り込み信号Ｈ’
８に対応した割り込み処理として登録しておく。処理
Ｐを実行する前には、命令実行装置２５は、１ＭＡｓＫ
３７をＨ′ ８より大きい値、例えばＨ’ ｆに設定
する。
４１は通常、全てのビットが０であるものとする。さら
に、命令実行装置２５には、処理Ｉを割り込み信号Ｈ’
８に対応した割り込み処理として登録しておく。処理
Ｐを実行する前には、命令実行装置２５は、１ＭＡｓＫ
３７をＨ′ ８より大きい値、例えばＨ’ ｆに設定
する。
処理Ｐの実行中に、別の処理１の実行要求が発生した場
合には、ただちに処理■を実行するのではなく、５ＩＳ
Ｒ４１の第Ｈ′８番ビットに１を書き込む。これが遅延
割り込み要求２０１になる。
合には、ただちに処理■を実行するのではなく、５ＩＳ
Ｒ４１の第Ｈ′８番ビットに１を書き込む。これが遅延
割り込み要求２０１になる。
しかし、この時点ではプライオリティエンコーダ４３の
出力２０３はＨ’ ８であり、ＩＭＡＳＫ３７の内容よ
り大きくないので、比較器３９は割り込み信号２０５を
発生しない。
出力２０３はＨ’ ８であり、ＩＭＡＳＫ３７の内容よ
り大きくないので、比較器３９は割り込み信号２０５を
発生しない。
命令実行装置２５は、処理Ｐを終了した時点で、ＩＭＡ
ＳＫ３７をＨ’ ０に戻す。この時点で比較器３９の
出力はＩＭＡＳＫ３７の内容より大きくなるので、比較
器３９はプライオリティエンコーダ４３の出力Ｈ’ ８
を割り込み信号２０５として命令実行装置２５に送出す
る。この信号２０５を受けて、命令実行装置２５は割り
込み信号Ｈ’ ８に対応した割り込み処理■を実行する
。
ＳＫ３７をＨ’ ０に戻す。この時点で比較器３９の
出力はＩＭＡＳＫ３７の内容より大きくなるので、比較
器３９はプライオリティエンコーダ４３の出力Ｈ’ ８
を割り込み信号２０５として命令実行装置２５に送出す
る。この信号２０５を受けて、命令実行装置２５は割り
込み信号Ｈ’ ８に対応した割り込み処理■を実行する
。
この従来の情報処理装置２１では、実行要求を１５個ま
で記憶できる。上記の例では、処理■の実行要求として
５ＩＳＲ４１の第Ｈ” ８番ビットを利用していたが、
仮にさらに別の処理Ｊの実行要求を記憶しようとする場
合には、例えば処理Ｊを割り込み信号Ｈ’ ９に対応
した割り込み処理として予め情報処理装置に登録してお
き、遅延割り込み要求２０１の際には５ＩＳＲ４１の第
Ｈ’ ９番ビット値１を書き込めばよい。これにより、
１ＭＡ Ｓ Ｋ ３７の内容がＨ’ ９より小さくな
った時点で５ＩＳＲ４１の第Ｈ’ ９番と・ソトに対
応した割り込みが発生して処理Ｊが実行され、さらにＩ
ＭＡＳＫ３７の内容がＨ’ ８より小さくなった時点で
５ＩＳＲ４１の第Ｈ’ ８番ビットに対応した割り込み
が発生して処理Ｉが実行される。
で記憶できる。上記の例では、処理■の実行要求として
５ＩＳＲ４１の第Ｈ” ８番ビットを利用していたが、
仮にさらに別の処理Ｊの実行要求を記憶しようとする場
合には、例えば処理Ｊを割り込み信号Ｈ’ ９に対応
した割り込み処理として予め情報処理装置に登録してお
き、遅延割り込み要求２０１の際には５ＩＳＲ４１の第
Ｈ’ ９番ビット値１を書き込めばよい。これにより、
１ＭＡ Ｓ Ｋ ３７の内容がＨ’ ９より小さくな
った時点で５ＩＳＲ４１の第Ｈ’ ９番と・ソトに対
応した割り込みが発生して処理Ｊが実行され、さらにＩ
ＭＡＳＫ３７の内容がＨ’ ８より小さくなった時点で
５ＩＳＲ４１の第Ｈ’ ８番ビットに対応した割り込み
が発生して処理Ｉが実行される。
しかしながら、この情報処理装置２１ては、遅延割り込
み要求２０１は、要求の発生順序に関わらず、ビット番
号の小さい方から順に処理される。
み要求２０１は、要求の発生順序に関わらず、ビット番
号の小さい方から順に処理される。
また、５ＩＳＲ４１の各ビットに対応する遅延割り込み
要求２０１は、それぞれ１回づつしか記憶することはで
きない。仮に処理Ｉに対して２回の要求があり、５ＩＳ
Ｒ４１の第Ｈ’ ８番ビットに値１を２回書き込んでも
意味がない。
要求２０１は、それぞれ１回づつしか記憶することはで
きない。仮に処理Ｉに対して２回の要求があり、５ＩＳ
Ｒ４１の第Ｈ’ ８番ビットに値１を２回書き込んでも
意味がない。
（発明が解決しようとする課題）
以上のように、従来の１つの情報処理装置では、単一の
遅延割り込み要求を記憶し、遅延することが可能である
が、遅延割り込み要求を複数記憶することができない問
題があった。また、もう１つの情報処理装置では、複数
の遅延割り込み要求を記憶することが可能であるが、遅
延割り込み要求が発生した順序を記憶することができな
い。また、同一の遅延割り込み要求を複数記憶すること
がてきないという問題があった。
遅延割り込み要求を記憶し、遅延することが可能である
が、遅延割り込み要求を複数記憶することができない問
題があった。また、もう１つの情報処理装置では、複数
の遅延割り込み要求を記憶することが可能であるが、遅
延割り込み要求が発生した順序を記憶することができな
い。また、同一の遅延割り込み要求を複数記憶すること
がてきないという問題があった。
そこでこの発明は、このような従来の事情を鑑みてなさ
れたものであり、その目的とするところは、複数の遅延
割り込み要求を記憶し、要求の順序に従って割り込みを
発生することができる情報処理装置を提供することにあ
る。
れたものであり、その目的とするところは、複数の遅延
割り込み要求を記憶し、要求の順序に従って割り込みを
発生することができる情報処理装置を提供することにあ
る。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するため、この発明は、複数の遅延割り
込み要求を、この要求の発生順と共に記憶する遅延割り
込み要求記憶手段と、この要求記憶手段に記憶された前
記遅延割り込み要求と前記発生順とに従い、最も古い遅
延割り込み要求を選択する選択手段とを具備し、前記選
択手段によって選択された最も古い遅延割り込み要求に
対応した割り込み要求を発生するように構成されている
。
込み要求を、この要求の発生順と共に記憶する遅延割り
込み要求記憶手段と、この要求記憶手段に記憶された前
記遅延割り込み要求と前記発生順とに従い、最も古い遅
延割り込み要求を選択する選択手段とを具備し、前記選
択手段によって選択された最も古い遅延割り込み要求に
対応した割り込み要求を発生するように構成されている
。
（作用）
上記構成により、この発明は、情報処理装置に、遅延割
り込み要求を記憶する遅延割り込み記憶装置を設ける。
り込み要求を記憶する遅延割り込み記憶装置を設ける。
この記憶装置は、複数の遅延割り込み要求をその発生順
序と共に記憶する。遅延割り込み記憶装置の内容は、そ
の記憶順序に従って古い順に読み出され、割り込み信号
として出力されるようにしている。
序と共に記憶する。遅延割り込み記憶装置の内容は、そ
の記憶順序に従って古い順に読み出され、割り込み信号
として出力されるようにしている。
（実施例）
以下、図面を参照してこの発明の情報処理装置の実施例
を説明する。
を説明する。
第１実施例
第１図は、この発明の第１実施例による情報処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
この情報処理装置１には、命令実行装置３と遅延割り込
み装置５が設けられている。
み装置５が設けられている。
命令実行装置３は、外部割り込み、ソフトウェア割り込
み、および遅延割り込みの３種類の割り込みを処理する
ものである。
み、および遅延割り込みの３種類の割り込みを処理する
ものである。
この命令実行装置３は、外部割り込みによって起動され
るプログラムである外部割り込みハンドラＥｌを１種類
定義することができる。
るプログラムである外部割り込みハンドラＥｌを１種類
定義することができる。
また、命令実行装置３は、ソフトウェア割り込みによっ
て起動されるプログラムであるソフトウェア割り込みハ
ンドラＳＩを１種類定義することができる。命令実行装
置３はＴＲＡＰ命令を持っており、この命令を実行する
とソフトウェア割り込みを引き起こす。
て起動されるプログラムであるソフトウェア割り込みハ
ンドラＳＩを１種類定義することができる。命令実行装
置３はＴＲＡＰ命令を持っており、この命令を実行する
とソフトウェア割り込みを引き起こす。
さらに、命令実行装置３は、遅延割り込みによって起動
されるプログラムである遅延割り込みハンドラ１１、Ｉ
２、Ｉ３を３種類定義することができる。
されるプログラムである遅延割り込みハンドラ１１、Ｉ
２、Ｉ３を３種類定義することができる。
命令実行装置３には、１ビツトのレジスタＤＭＡ５Ｋ７
が備えられている。
が備えられている。
ＤＭＡ Ｓ Ｋ ７は、Ｈ’ ＯあるいはＨ’ １
のうちどちらかの数値を記憶するものである。Ｈ’
０が記憶されているときは、遅延割り込み許可状態を表
し、Ｈ’ １が記憶されているときは、遅延割り込み
禁止状態を表す。
のうちどちらかの数値を記憶するものである。Ｈ’
０が記憶されているときは、遅延割り込み許可状態を表
し、Ｈ’ １が記憶されているときは、遅延割り込み
禁止状態を表す。
命令実行装置３は、いずれの遅延割り込みノ＼ンドラ１
１、Ｉ２、Ｉ３を起動する際にも、ＤＭＡ５Ｋ７の値を
Ｈ’ １にする。
１、Ｉ２、Ｉ３を起動する際にも、ＤＭＡ５Ｋ７の値を
Ｈ’ １にする。
また、命令実行装置３は、ＲＥＩＴ命令を持っており、
割り込みハンドラの実行中にこの命令を実行すると、割
り込みハンドラ起動以前の状態に復帰し、同時にＤＭＡ
５Ｋ７の値も割り込みハンドラ起動以前の状態に復帰し
て、割り込みハンドラ起動以前の処理を続行する。
割り込みハンドラの実行中にこの命令を実行すると、割
り込みハンドラ起動以前の状態に復帰し、同時にＤＭＡ
５Ｋ７の値も割り込みハンドラ起動以前の状態に復帰し
て、割り込みハンドラ起動以前の処理を続行する。
遅延割り込みハンドラ１１を実行する必要がある場合に
は、命令実行装置３は、遅延割り込み要求信号１．０１
をＨ’ １にして遅延割り込み装置５に送出する。同
様に遅延割り込みハンドラＩ２を実行する必要がある場
合には遅延割り込み要求信号１０１をＨ’ ２にし、
Ｉ３を実行する必要がある場合にはＨ’ ３にして送
出する。
は、命令実行装置３は、遅延割り込み要求信号１．０１
をＨ’ １にして遅延割り込み装置５に送出する。同
様に遅延割り込みハンドラＩ２を実行する必要がある場
合には遅延割り込み要求信号１０１をＨ’ ２にし、
Ｉ３を実行する必要がある場合にはＨ’ ３にして送
出する。
遅延割り込み装置５には、要求記憶装置９が備えられて
いる。この要求記憶装置９は、８本の記憶要素１１から
構成されいる。さらに、遅延割り込み装置５には、先頭
ポインタ１３、あきポインタ１５が設けられている。こ
れらのポインタ１３゜１５は、各々３ビツトで構成され
ており、Ｈ’ ０からＨ’ ７まての数値を記憶す
るものであり、初期値はＨ’ Ｏとなっている。
いる。この要求記憶装置９は、８本の記憶要素１１から
構成されいる。さらに、遅延割り込み装置５には、先頭
ポインタ１３、あきポインタ１５が設けられている。こ
れらのポインタ１３゜１５は、各々３ビツトで構成され
ており、Ｈ’ ０からＨ’ ７まての数値を記憶す
るものであり、初期値はＨ’ Ｏとなっている。
このように、第１実施例による情報処理装置は構成され
ており、次にこの情報処理装置の動作を説明する。
ており、次にこの情報処理装置の動作を説明する。
遅延割り込み装置５は、遅延割り込み要求信号１０１を
受信すると、要求記憶装置９中の記憶要素１１のなかで
、あきポインタ１５が示す番号の要素に、遅延割り込み
要求信号１０１の値を書き込み、あきポインタ１５の値
にＨ’ １を加える。
受信すると、要求記憶装置９中の記憶要素１１のなかで
、あきポインタ１５が示す番号の要素に、遅延割り込み
要求信号１０１の値を書き込み、あきポインタ１５の値
にＨ’ １を加える。
もし、あきポインタ１５の値がＨ’ ７であった場合
には、Ｈ’ １を加えることでＨ” ０に戻される。
には、Ｈ’ １を加えることでＨ” ０に戻される。
遅延割り込み装置５は、先頭ポインタ１３の値とあきポ
インタ１５の値が異なる場合には、少なくとも１つの遅
延割り込み要求を記憶しているので、要求記憶装置９中
の記憶要素１１の中で、先頭ポインタ１３が示している
番号の要素の内容を、命令実行装置３に対して遅延割り
込み信号１０３として送出する。命令実行装置３は、Ｄ
ＭＡ Ｓ Ｋ７の値がＨ“ １てあれば遅延割り込み信
号１０３を無視して実行を続けるが、Ｈ’ Ｏであれ
ば受は付け、遅延割り込み信号１０Ｂの値に対応した遅
延割り込みハンドラ１１、Ｉ２あるいはＩ３を起動する
。
インタ１５の値が異なる場合には、少なくとも１つの遅
延割り込み要求を記憶しているので、要求記憶装置９中
の記憶要素１１の中で、先頭ポインタ１３が示している
番号の要素の内容を、命令実行装置３に対して遅延割り
込み信号１０３として送出する。命令実行装置３は、Ｄ
ＭＡ Ｓ Ｋ７の値がＨ“ １てあれば遅延割り込み信
号１０３を無視して実行を続けるが、Ｈ’ Ｏであれ
ば受は付け、遅延割り込み信号１０Ｂの値に対応した遅
延割り込みハンドラ１１、Ｉ２あるいはＩ３を起動する
。
遅延割り込み装置５は、命令実行装置３が遅延割り込み
信号１０３を受は付けると、先頭ポインタ１３の内容に
Ｈ’ １を加える。もし、先頭ポインタ１３の値がＨ
’ ７であった場合には、Ｈ’ １を加えることで
Ｈ’ ０に戻される。
信号１０３を受は付けると、先頭ポインタ１３の内容に
Ｈ’ １を加える。もし、先頭ポインタ１３の値がＨ
’ ７であった場合には、Ｈ’ １を加えることで
Ｈ’ ０に戻される。
ＤＭＡ Ｓ Ｋ ７の値は、通常Ｈ’ ０になっている
。
。
従って、命令実行装置３が遅延割り込み要求信号１０］
としてＨ’ ］を送出したときにＤＭＡ５Ｋ７の値が
Ｈ’ ０であれば、遅延割り込み装置５は、遅延割り
込み信号１０３としてＨ’ １を送出する。
としてＨ’ ］を送出したときにＤＭＡ５Ｋ７の値が
Ｈ’ ０であれば、遅延割り込み装置５は、遅延割り
込み信号１０３としてＨ’ １を送出する。
そして、命令実行装置３は、即座に遅延割り込みハンド
ラ１１を起動する。
ラ１１を起動する。
しかしながら、命令実行装置３が既に割り込みを受は付
けて、割り込みハンドラを実行している場合には、ＤＭ
Ａ５Ｋ７がＨ’ １になっている。
けて、割り込みハンドラを実行している場合には、ＤＭ
Ａ５Ｋ７がＨ’ １になっている。
このため、遅延割り込み信号１０３は無視される。
情報処理装置１がＲＥＴＴ命令を実行してＤＭＡ５Ｋ７
がＨ’ ０に戻ると、情報処理装置１は遅延割り込み
信号１０３を受は付ける。このように、命令実行装置３
が割り込みハンドラを実行している間は、遅延割り込み
要求は遅延される。
がＨ’ ０に戻ると、情報処理装置１は遅延割り込み
信号１０３を受は付ける。このように、命令実行装置３
が割り込みハンドラを実行している間は、遅延割り込み
要求は遅延される。
また、ＤＭＡ Ｓ Ｋ ７がＨ” １で、遅延割り込み
要求が遅延されている間に、命令実行装置３は、さらに
遅延割り込み要求信号１０１を遅延割り込み装置５に送
出してもよい。遅延割り込み装置５は、同様にして遅延
割り込み要求を要求記憶装置９に７個まで蓄えることが
できる。
要求が遅延されている間に、命令実行装置３は、さらに
遅延割り込み要求信号１０１を遅延割り込み装置５に送
出してもよい。遅延割り込み装置５は、同様にして遅延
割り込み要求を要求記憶装置９に７個まで蓄えることが
できる。
複数の遅延割り込み要求が、要求記憶装置９にたまって
いる場合にも、最も先に登録された要求が、遅延割り込
み信号１０３として送出される。
いる場合にも、最も先に登録された要求が、遅延割り込
み信号１０３として送出される。
これにより、ＲＥＩＴ命令でＤＭＡ Ｓ Ｋ ７がＨ。
０になった瞬間に、最も先に登録された遅延割り込み要
求が処理される。その他の要求は、遅延割り込みハンド
ラの実行が完了し、ＲＥＩＴ命令が実行されるまで遅延
される。
求が処理される。その他の要求は、遅延割り込みハンド
ラの実行が完了し、ＲＥＩＴ命令が実行されるまで遅延
される。
このように、第１実施例においては、７個までの遅延割
り込み要求を遅延割り込み装置５に記憶し、命令実行装
置３か割り込みハンドラの実行中である間遅延し、割り
込みハンドラの実行が完了した時点て一つづつ処理させ
ることが可能である。
り込み要求を遅延割り込み装置５に記憶し、命令実行装
置３か割り込みハンドラの実行中である間遅延し、割り
込みハンドラの実行が完了した時点て一つづつ処理させ
ることが可能である。
第２実施例
第１実施例では、ＤＭＡ５Ｋ７を１ビツト構成とした。
第２実施例では、ＤＭＡ Ｓ Ｋ ７を複数ビットの構
成にした。
成にした。
この情報処理装置１の命令実行装置３は、遅延割り込み
ハンドラ１１の実行中には、ＤＭＡ５Ｋ７の値がＨ’
１、Ｉ２の実行中にはＨ’ ２、Ｉ３の実行中には
Ｈ’ ３になるように動作する。
ハンドラ１１の実行中には、ＤＭＡ５Ｋ７の値がＨ’
１、Ｉ２の実行中にはＨ’ ２、Ｉ３の実行中には
Ｈ’ ３になるように動作する。
命令実行装置３が発生する遅延割り込み要求は、第１実
施例と同様に遅延割り込み装置５に蓄えられる。遅延割
り込み装置５は、遅延割り込み信号１、０３を発生する
が、命令実行装置３は、遅延割り込み信号１０３がＤＭ
Ａ Ｓ Ｋ ７の値より小さい場合にのみ、遅延割り込
み信号１０３を受は付ける。
施例と同様に遅延割り込み装置５に蓄えられる。遅延割
り込み装置５は、遅延割り込み信号１、０３を発生する
が、命令実行装置３は、遅延割り込み信号１０３がＤＭ
Ａ Ｓ Ｋ ７の値より小さい場合にのみ、遅延割り込
み信号１０３を受は付ける。
例えば、命令実行装置３が遅延割り込み信号１０３とし
てＨ’ ３を受は付け、遅延割り込みハンドラＩ３を
起動したとすると、この時点でＤＭＡ５Ｋ７の値はＨ’
３になる。遅延割り込み装置５に次の要求Ｈ’
２が存在した場合には、遅延割り込み装置５は遅延割り
込み信号１０３としてＨ。
てＨ’ ３を受は付け、遅延割り込みハンドラＩ３を
起動したとすると、この時点でＤＭＡ５Ｋ７の値はＨ’
３になる。遅延割り込み装置５に次の要求Ｈ’
２が存在した場合には、遅延割り込み装置５は遅延割り
込み信号１０３としてＨ。
２を発生する。しかし、この値はＤＭＡ Ｓ Ｋ ７の
値より小さいので、命令実行装置３は遅延割り込み信号
１０３としてＨ’ ２を受は付け、遅延割り込みハン
ドラ１２を起動する。この結果、先に起動された遅延割
り込みハンドラＩ３は、１２が完了してＲＥＩＴ命令が
実行された後に実行されることになる。
値より小さいので、命令実行装置３は遅延割り込み信号
１０３としてＨ’ ２を受は付け、遅延割り込みハン
ドラ１２を起動する。この結果、先に起動された遅延割
り込みハンドラＩ３は、１２が完了してＲＥＩＴ命令が
実行された後に実行されることになる。
従って、第２実施例の情報処理装置１では、遅延割り込
みハンドラＩ３の実行中にもＩ２が実行されることがあ
るが、Ｉ２の実行中には１３は起動されずに遅延される
。
みハンドラＩ３の実行中にもＩ２が実行されることがあ
るが、Ｉ２の実行中には１３は起動されずに遅延される
。
このように、第２実施例では、遅延割り込ろハンドラに
優先順位をつけることが可能である。
優先順位をつけることが可能である。
第３実施例
第３実施例では、要求記憶装置９の一部として、メモリ
を使用した。
を使用した。
このメモリ中に論理的なリングバッファを設けるか、あ
るいはメモリ中にキュー構造の記憶領域を設ける。遅延
割り込み装置５が遅延割り込み要求順序とともに記憶で
きれば、メモリのデータ構造は問わない。
るいはメモリ中にキュー構造の記憶領域を設ける。遅延
割り込み装置５が遅延割り込み要求順序とともに記憶で
きれば、メモリのデータ構造は問わない。
このようなメモリを使用すると、メモリ中の豊富な記憶
領域を使用して遅延割り込み要求を記憶することができ
る。このため、記憶できる遅延割り込み数を大きくする
ことが可能となる。
領域を使用して遅延割り込み要求を記憶することができ
る。このため、記憶できる遅延割り込み数を大きくする
ことが可能となる。
［発明の効果］
以上、説明してきたように、この発明の情報処理装置に
よれば、動作中に発生した遅延割り込み要求を、要求の
発生順と共に記憶するようにした。
よれば、動作中に発生した遅延割り込み要求を、要求の
発生順と共に記憶するようにした。
これにより、遅延割り込みが許可された時点て、遅延割
り込み要求の発生の順序に従い、順次割り込み処理を実
行することが可能になった。
り込み要求の発生の順序に従い、順次割り込み処理を実
行することが可能になった。
第１図はこの発明の情報処理装置の構成を示すブロック
図、第２図乃至第４図は従来の情報処理装置の構成を示
すブロック図である。 １・・・情報処理装置 ３・・・命令実行装置 ５・・・遅延割り込み装置 ７・・・ＤＭＡ５Ｋレジスタ ９・・・要求記憶装置 １１・・・記憶要素 １３・・・先頭ポインタ １５・・・あきポインタ ２３・・・メモリ
図、第２図乃至第４図は従来の情報処理装置の構成を示
すブロック図である。 １・・・情報処理装置 ３・・・命令実行装置 ５・・・遅延割り込み装置 ７・・・ＤＭＡ５Ｋレジスタ ９・・・要求記憶装置 １１・・・記憶要素 １３・・・先頭ポインタ １５・・・あきポインタ ２３・・・メモリ
Claims (1)
- 【特許請求の範囲】 複数の遅延割り込み要求を、この要求の発生順と共に記
憶する遅延割り込み要求記憶手段と、この要求記憶手段
に記憶された前記遅延割り込み要求と前記発生順とに従
い、最も古い遅延割り込み要求を選択する選択手段とを
具備し、 前記選択手段によって選択された最も古い遅延割り込み
要求に対応した割り込み要求を発生することを特徴とす
る情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187256A JPH0474229A (ja) | 1990-07-17 | 1990-07-17 | 情報処理装置 |
| KR1019910012189A KR940011669B1 (ko) | 1990-07-17 | 1991-07-16 | 정보처리장치 |
| US08/137,762 US5363506A (en) | 1990-07-17 | 1993-10-19 | Information processor with delayed interrupt device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187256A JPH0474229A (ja) | 1990-07-17 | 1990-07-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474229A true JPH0474229A (ja) | 1992-03-09 |
Family
ID=16202790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187256A Pending JPH0474229A (ja) | 1990-07-17 | 1990-07-17 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5363506A (ja) |
| JP (1) | JPH0474229A (ja) |
| KR (1) | KR940011669B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6915517B1 (en) | 1999-07-06 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Digital signal processor |
| JP2009104675A (ja) * | 1997-11-03 | 2009-05-14 | Freescale Semiconductor Inc | デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 |
| US9058207B2 (en) | 2010-10-05 | 2015-06-16 | Socionext Inc. | Simulation apparatus, method, and computer-readable recording medium |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461720A (en) * | 1992-09-23 | 1995-10-24 | International Business Machines Corporation | System for increasing the efficiency of communications between controller and plurality of host computers by prohibiting retransmission of the same message for predetermined period of time |
| US5701501A (en) * | 1993-02-26 | 1997-12-23 | Intel Corporation | Apparatus and method for executing an atomic instruction |
| US5745770A (en) * | 1993-12-27 | 1998-04-28 | Intel Corporation | Method and apparatus for servicing simultaneous I/O trap and debug traps in a microprocessor |
| JPH0895798A (ja) * | 1994-09-29 | 1996-04-12 | Fujitsu Ltd | データ処理装置 |
| US5889973A (en) * | 1995-03-31 | 1999-03-30 | Motorola, Inc. | Method and apparatus for selectively controlling interrupt latency in a data processing system |
| US5754866A (en) * | 1995-05-08 | 1998-05-19 | Nvidia Corporation | Delayed interrupts with a FIFO in an improved input/output architecture |
| US5708817A (en) * | 1995-05-31 | 1998-01-13 | Apple Computer, Inc. | Programmable delay of an interrupt |
| US5948093A (en) * | 1996-02-09 | 1999-09-07 | Advanced Micro Devices, Inc. | Microprocessor including an interrupt polling unit configured to poll external devices for interrupts when said microprocessor is in a task switch state |
| US6115776A (en) * | 1996-12-05 | 2000-09-05 | 3Com Corporation | Network and adaptor with time-based and packet number based interrupt combinations |
| US5913049A (en) * | 1997-07-31 | 1999-06-15 | Texas Instruments Incorporated | Multi-stream complex instruction set microprocessor |
| US6185639B1 (en) * | 1998-06-05 | 2001-02-06 | International Business Machines Corporation | System and method to reduce a computer system's interrupt processing overhead |
| US6477600B1 (en) * | 1999-06-08 | 2002-11-05 | Intel Corporation | Apparatus and method for processing isochronous interrupts |
| US6718413B1 (en) * | 1999-08-31 | 2004-04-06 | Adaptec, Inc. | Contention-based methods for generating reduced number of interrupts |
| US6760799B1 (en) * | 1999-09-30 | 2004-07-06 | Intel Corporation | Reduced networking interrupts |
| US7478186B1 (en) * | 2004-06-03 | 2009-01-13 | Integrated Device Technology, Inc. | Interrupt coalescer for DMA channel |
| US7444449B2 (en) * | 2006-02-09 | 2008-10-28 | Sony Ericsson Mobile Communications Ab | Method, computer program product and computer system for controlling execution of an interruption routine |
| US9208113B2 (en) * | 2013-01-15 | 2015-12-08 | Apple Inc. | Deferred inter-processor interrupts |
| WO2015143594A1 (en) * | 2014-03-24 | 2015-10-01 | Intel Corporation | Syncronization of interrupt processing to reduce power consumption |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123546A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPH0272435A (ja) * | 1988-09-08 | 1990-03-12 | Fuji Electric Co Ltd | 中央演算処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2937777C2 (de) * | 1979-09-19 | 1982-04-08 | Ibm Deutschland Gmbh, 7000 Stuttgart | Steuereinrichtung in einer elektronischen Datenverarbeitungsanlage zur Programmunterbrechung und für die Durchführung erzwungener Operationen |
| US4271468A (en) * | 1979-11-06 | 1981-06-02 | International Business Machines Corp. | Multiprocessor mechanism for handling channel interrupts |
| US4564903A (en) * | 1983-10-05 | 1986-01-14 | International Business Machines Corporation | Partitioned multiprocessor programming system |
| EP0190370B1 (en) * | 1984-12-31 | 1990-04-04 | International Business Machines Corporation | Device for improving the detection of non-operational states in a non-attended interrupt-driven processor |
| JPS6491228A (en) * | 1987-09-30 | 1989-04-10 | Takeshi Sakamura | Data processor |
| US4843541A (en) * | 1987-07-29 | 1989-06-27 | International Business Machines Corporation | Logical resource partitioning of a data processing system |
| US4862352A (en) * | 1987-09-16 | 1989-08-29 | Motorola, Inc. | Data processor having pulse width encoded status output signal |
-
1990
- 1990-07-17 JP JP2187256A patent/JPH0474229A/ja active Pending
-
1991
- 1991-07-16 KR KR1019910012189A patent/KR940011669B1/ko not_active IP Right Cessation
-
1993
- 1993-10-19 US US08/137,762 patent/US5363506A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123546A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPH0272435A (ja) * | 1988-09-08 | 1990-03-12 | Fuji Electric Co Ltd | 中央演算処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104675A (ja) * | 1997-11-03 | 2009-05-14 | Freescale Semiconductor Inc | デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 |
| US6915517B1 (en) | 1999-07-06 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Digital signal processor |
| US9058207B2 (en) | 2010-10-05 | 2015-06-16 | Socionext Inc. | Simulation apparatus, method, and computer-readable recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003173A (ko) | 1992-02-29 |
| US5363506A (en) | 1994-11-08 |
| KR940011669B1 (ko) | 1994-12-23 |
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