JPS63268056A - バス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ転送システムのバス変換装置に関する
。特に、主記憶手段が接続されるメモリバスと入出力制
御装置が接続される入出力バス間に接続され、これら両
バスのインタフェースとなるバス変換装置に関する。

〔概要〕

本発明は主記憶手段が接続されるメモリバスと入出力制
御装置が接続される人出力バス間に接続され、これら両
バスのインタフェースとなるバス変換装置において、 サイクリックシーケンス番号と応答要求フラグを使用す
ることにより、 主記憶手段への書込時に、書込みエラーがないときには
入出力制御装置への報告処理を省き、入出力バスおよび
人出力制御装置の負荷を軽減することができるようにし
たものである。

〔従来の技術〕

従来、この種のバス変換装置は、第４図（ａ）および（
ｂ）の動作例に示すように入出力バスは、メモリバスの
使用が終了するまで解放されなかったために、入出力バ
スの専有時間が長く、また、メモリバスの斜線で示す部
分はこのバス変換装置で使用することは不可能であった
。

この問題を従来技術で改善したものとして、第５図（ａ
ｌおよび（ｂ）の動作例に示すように人出力バスをリク
エストフェーズと応答フェーズに分け、この間の期間は
他の入出力制御装置が入出力バスを使用できるようにし
た方式があった。

なお、第４図および第５図において“リクエスト”とは
バスを要求するタイミングであり、“終了”とはバスを
解放するきっかけとなるタイミングである。“リクエス
ト”と“終了”の間のタイミングで、アドレス送出およ
びデータ転送を行うことができる。

〔発明が解決しようとする問題点〕

このような従来のバス変換装置の入出力制御装置は主記
憶手段へのリクエストに対する応答が必ず返却されるた
めに、人出力バスおよび入出力制御装置の負荷が増大す
る問題を有している。

本発明は、この問題を解決して人出力バスおよび入出力
制御装置の負荷を軽減することを目的とするものである
。

〔問題点を解決するための手段〕

本発明は、主記憶部が接続されたメモリバスに接続され
、入出力制御装置が接続された入出力バスに接続され、
前記両バスのインタフェースとなるバス変換装置におい
て、上記入出力バスからの要求を一時格納するリクエス
トバッファメモリ部と、上記メモリバスからの応答を一
時格納する応答バッファメモリ部と、上記二つのメモリ
部および上記二つのバスを制御するバス制御部とを備え
、上記バス制御部には、上記入出力制御装置からの上記
主記憶部へのアクセス要求ごとにサイクリックシーケン
ス番号および応答返却を要求するか否かを示す応答要求
フラグを発生して上記リクエストバッファメモリ部に格
納させる手段と、上記サイクリックシーケンス番号を上
記リクエストバッファメモリ部から読出し上記主記憶部
からの応答に付加して入出力バスに送出する手段とを含
むことを特徴とする。

〔作用〕

入出力制′４ｎ装置から主記憶部へアクセス要求がある
と、バス制御部はサイクリックシーケンス番号および応
答返却を要求するか否かを示す応答要求フラグを発生し
てリクエストバッファメモリ部に格納する。

この応答バッファメモリ部に格納された情報が出力可能
となると、バス制御部は入出力バスを確保し、入出力制
御装置アドレスをアドレス情報とし、エラー情報および
サイクリックシーケンス番号をデータ情報として入出力
バスに送出する。

入出力制御装置は、自アドレスが入出力バス上に送出さ
れていることを検出し、入出力バス上のデータ情報を取
り込む。このデータ情報をもとにどのサイクリックシー
ケンス番号のアクセス要求が正常に終了したか異常に終
了したかを知ることができ、エラーがない場合にはアク
セス要求を入出力制御装置に報告する処理を省くことが
できる。

〔実施例〕

次に、本発明実施例について図面を参照して説明する。

第１図は、本発明実施例バス変換装置の構成を示すブロ
ック図である。

本発明実施例バス変換装置は、入出力バス６からの要求
を一時格納するリクエストバッファメモリ部１２と、メ
モリバス５からの応答を一時格納する応答バッファメモ
リ部１３と、メモリバス５および入出力バス６を制御す
るバス制御部１４とを備えて構成されている。

第２図は、本発明実施例バス変換装置を含むシステムの
構成を示すブロック図である。このシステムは主記憶部
２と、プロセッサ部３が接続されたメモリバス５に接続
され、入出力制御装置４が接続された入出力バス６に接
続され、メモリバス５と入出力バス６のインタフェース
となるバス変換装置１を備えて構成されている。

第２図を参照して、入出力動作について説明する。プロ
セッサ部３は、入出力制御装置４に対して図外のＣＰＵ
バスを介し入出力動作の起動をかける。起動を受けつけ
た入出力制御装置４は、主記憶部２からメモリバス５、
バス変換装置１および入出力バス６を介して命令をフェ
ッチし、この命令に従って入出力制御装置４配下の図外
の入出力装置と主記憶部２との間のデータ転送を行う。

次に、第１図を参照して本実施例バス変換装置１の動作
を説明する。入出力制御装置４が主記憶部２にデータを
書込む場合は、まず入出力バス６を確保し、入出力バス
６上に主記憶部２への書込み指示、書込みアドレス、書
込みデータ、入出力制御装置４のアドレス、サイクリッ
クシーケンス番号および応答要求フラグを送出する。

ここでサイクリックシーケンス番号は、入出力制御装置
４が主記憶部２に対して書込みおよび読出しを要求する
都度更新する番号であり、ある一定値まで更新されると
初期値にもどすように管理される。

バス制御部１４は入出力バス６上に送出された情報をリ
クエストバッファメモリ部１２に書込み、入出力バス６
を解放する。リクエストバッファメモリ部１２にはＦＩ
ＦＯ型のメモリであり、書込まれた情報が取り出せる状
態になったときバス制御部１４にその旨を通知する。

バス制御部１４は、この通知をもとにメモリバス５を確
保し、リクエストバッファメモリ部１２から書込み指示
、書込みアドレスおよび書込みデータを取り出しメモリ
バス５を介して主記憶部２に書込み動作を行う。

この書込み動作終了時、バス制御部１４は、応答要求フ
ラグが論理“１”であれば、主記憶部２で検出されるエ
ラー情報と、リクエストバッファメモリ部１２から読出
される入出力制御装置アドレスおよびサイクリックシー
ケンス番号をＦＩＦＯ型の応答バッファメモ１月３に格
納する。

応答要求フラグが論理“０”であり、かつ、主記憶部２
でエラーが検出されなかったときは応答バッファメモリ
１３には格納動作は行われない。エラーが検出されたと
きには応答要求フラグが論理“１”の場合と同じ格納動
作が行われる。

応答バッファメモリ部１３に格納された情報が、出力可
能となるとバス制御部１４は入出力バス６を確保し、入
出力制御装置アドレスをアドレス情報とし、エラー情幸
艮およびサイクリックシーケンス番号をデータ情報とし
て入出力バス６上に送出する。

入出力制御装置４は、自アドレスが入出力バス６上に送
出されていることを検出し、入出力バス６上のデータ情
報を取り込む。このデータ情報をもとに、どのサイクリ
ックシーケンス番号の書込みが正常に終了したか異常に
終了したかを知ることができる。

入出力制御装置４が主記憶部２からデータを読出す場合
は、まず入出力バス６を確保し、入出力バス６上に主記
憶部２からの読込み指示、読出しアドレス、入出力制御
装置４のアドレスおよびサイクリックシーケンス番号を
送出する。

バス制御部１４は入出力バス６上に送出された情報をリ
クエストバッファメモリ部１２に書込み入出力バス６を
解放する。リクエストバッファメモリ部１２は書込まれ
た情報が取り出せる状態になったときバス制御部１４に
その旨を通知する。

バス制御部１４はこの通知をもとにメモリバス５を確保
し、リクエストバッファメモリ部１２から読込み指示お
よび読出しアドレスを取り出しメモリバス５を介して主
記憶部２からデータの読込み動作を行う。

この読出し動作終了時、バス制御部１４はメモリバス５
上の主記憶部２で検出されるエラー情報および読出しデ
ータとリクエストバッファメモリ部１２から読出される
入出力制御装置アドレスおよびサイクリックシーケンス
番号を応答バッファメモ１月３に格納する。以後の動作
は、主記憶部２への書込みで説明したものと同様である
。

第６図は本発明実施例バス変換装置の動作を示すタイム
チャートである。一つの入出力制御装置４が主記憶部２
に２回の書込み要求と、１回の読出し要求を行った場合
の例であるが、読出し要求の応答が最初に返却されたこ
とによって書込み要求の正常終了を判定することができ
る。また、サイクリックシーケンス番号によって、入出
力制御装置４はバス変換装置ｌに送出している要求の数
を管理することができる。すなわち、ある一定量の要求
が正常終了したことを示す応答を受は取ったとき、再び
バス変換装置１に要求を送出することができる。この処
理によってリクエストバッファメモリ部１２のオーバフ
ローを防ぐことができる。

また応答バッファメモリ１３が一定量に達したときは、
バス制御部１４は、リクエストバッファメモリ部１２に
要求が格納されている場合でもメモリバス５の確保動作
には入らない。応答バッファメモリ１３は、ＦＩＦＯメ
モリ構成とせず、１つの応答のみを格納できるレジスタ
構成としても差支えない。

第３図は本発明実施例バス変換装置に用いるリクエスト
バッファメモリ部１２の構成例を示したものである。

〔発明の効果〕

以上説明したように、本発明は、サイクリックシーケン
ス番号と応答要求フラグを使用することにより、主記憶
手段への書込み時に書込みエラーがなければそれを入出
力制御装置に報告する処理を省くことができ、従って、
入出力バスおよび入出力制御装置の負荷を軽減すること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例バス変換装置の構成を示すブロッ
ク図。 第２図は本発明実施例バス変換装置を含むシステムの構
成を示すブロック図。 第３図は本発明実施例バス変換装置に用いるリクエスト
バッファメモリ部の構成例を示す図。 第４図および第５図は従来技術によるバス変換装置の動
作例を示すタイムチャート。 第６図は本発明実施例バス変換装置の動作例を示すタイ
ムチャート。 １・・・バス変換装置、２・・・主記憶部、３・・・プ
ロセッサ部、４・・・入出力制御装置、５・・・メモリ
バス、６・・・入出力バス、１２・・・リクエストバッ
ファメモリ部、１３・・・応答バッファメモリ部、１４
・・・バス制御部。

Claims (1)

【特許請求の範囲】
1. （１）主記憶部が接続されたメモリバス（５）に接続さ
   れ、入出力制御装置が接続された入出力バス（６）に接
   続され、前記両バスのインタフェースとなるバス変換装
   置において、 上記入出力バスからの要求を一時格納するリクエストバ
   ッファメモリ部（１２）と、 上記メモリバスからの応答を一時格納する応答バッファ
   メモリ部（１３）と、 上記二つのメモリ部および上記二つのバスを制御するバ
   ス制御部（１４）と を備え、 上記バス制御部には、 上記入出力制御装置からの上記主記憶部へのアクセス要
   求ごとにサイクリックシーケンス番号および応答返却を
   要求するか否かを示す応答要求フラグを発生して上記リ
   クエストバッファメモリ部に格納させる手段と、 上記サイクリックシーケンス番号を上記リクエストバッ
   ファメモリ部から読出し上記主記憶部からの応答に付加
   して入出力バスに送出する手段とを含むことを特徴とす
   るバス変換装置。