JPH04192028A - プリンタ送出データの制御方式 - Google Patents
プリンタ送出データの制御方式Info
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- JPH04192028A JPH04192028A JP2325051A JP32505190A JPH04192028A JP H04192028 A JPH04192028 A JP H04192028A JP 2325051 A JP2325051 A JP 2325051A JP 32505190 A JP32505190 A JP 32505190A JP H04192028 A JPH04192028 A JP H04192028A
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- 230000004913 activation Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
プリンタに対する送出データを制御するプリンタ送出デ
ータ制御方式に関し、 Ｉ／Ｏプロセッサの負担を削減し、ノススの性能を最大
限まで引き出すことができるプリンタ送出データの制御
方式を提供することを目的とし、Ｉ／ＯバスとＤＭＡバ
スを制御するＩ／Ｏコントローラと、該Ｉ／Ｏコントロ
ーラとプリンタとの間にＤＭＡバスを介して設けられる
ファーストインファーストアウト（Ｆ Ｉ ＦＯ）バッ
ファメモリと、該ファーストインファーストアウト（Ｆ
ＩＦＯ）バッファメモリのデータ量を検出してプリンタ
制御、ＦＩＦＯ制御、ＤＭＡ制御および割込み制御を行
うプリンタ制御回路と、割込み信号により前記Ｉ／Ｏコ
ントローラを制御するＩ／Ｏプロセッサを備え、 前記データ量が規定量に達したときにＤＭＡ起動をかけ
るように構成する。
ータ制御方式に関し、 Ｉ／Ｏプロセッサの負担を削減し、ノススの性能を最大
限まで引き出すことができるプリンタ送出データの制御
方式を提供することを目的とし、Ｉ／ＯバスとＤＭＡバ
スを制御するＩ／Ｏコントローラと、該Ｉ／Ｏコントロ
ーラとプリンタとの間にＤＭＡバスを介して設けられる
ファーストインファーストアウト（Ｆ Ｉ ＦＯ）バッ
ファメモリと、該ファーストインファーストアウト（Ｆ
ＩＦＯ）バッファメモリのデータ量を検出してプリンタ
制御、ＦＩＦＯ制御、ＤＭＡ制御および割込み制御を行
うプリンタ制御回路と、割込み信号により前記Ｉ／Ｏコ
ントローラを制御するＩ／Ｏプロセッサを備え、 前記データ量が規定量に達したときにＤＭＡ起動をかけ
るように構成する。
［産業上の利用分野コ
本発明は、プリンタに対する送出データを制御するプリ
ンタ送出データ制御方式に関する。
ンタ送出データ制御方式に関する。
近年のコンピュータシステムの高速化に伴い、Ｉ／Ｏプ
ロセッサも高速化が進んでいる。高速な１／Ｏプロセツ
サによりデータ転送量が増加したが、プリンタインタフ
ェースのデータ転送量は、従来との互換性のために増加
することができない。
ロセッサも高速化が進んでいる。高速な１／Ｏプロセツ
サによりデータ転送量が増加したが、プリンタインタフ
ェースのデータ転送量は、従来との互換性のために増加
することができない。
このため高速データバスと低速データバスを緩衝するこ
とが必要である。
とが必要である。
［従来の技術および発明が解決しようとする課題］従来
のプリンタ送出データの制御方式として、例えばＩ／Ｏ
バスとＤＭＡバスを制御するＩ／Ｏコントローラと、プ
リンタ制御を行うプリンタ制御回路と、Ｉ／Ｏコントロ
ーラとプリンタ制御回路を制御するＩ／Ｏプロセッサを
備え、プリンタのデータ制御をＤＭＡで行った場合、プ
リンタインタフェースのデータ転送速度が遅いため、Ｄ
ＭＡバスを専有してしまうことがあり、他のデバイスが
ＤＭＡバスを使用することができなくなり、バスの性能
を最大限に引き８すことができないという問題点があっ
た。
のプリンタ送出データの制御方式として、例えばＩ／Ｏ
バスとＤＭＡバスを制御するＩ／Ｏコントローラと、プ
リンタ制御を行うプリンタ制御回路と、Ｉ／Ｏコントロ
ーラとプリンタ制御回路を制御するＩ／Ｏプロセッサを
備え、プリンタのデータ制御をＤＭＡで行った場合、プ
リンタインタフェースのデータ転送速度が遅いため、Ｄ
ＭＡバスを専有してしまうことがあり、他のデバイスが
ＤＭＡバスを使用することができなくなり、バスの性能
を最大限に引き８すことができないという問題点があっ
た。
また、Ｉ／Ｏプロセッサの近傍に転送データを格納する
バッファメモリを設け、ローカルバスよリプリンタに転
送データを送出して、プリンタ制御をＩ／Ｏプロセッサ
で行う場合には、他のＩ／Ｏ制御の中の１つの実行プロ
セスとしてプリンタ制御を行うことになるので、プリン
タインタフェース上のデー多転送量が規定以下となる場
合があり、また、Ｉ／Ｏプロセッサの負担が増大すると
いう問題点があった。
バッファメモリを設け、ローカルバスよリプリンタに転
送データを送出して、プリンタ制御をＩ／Ｏプロセッサ
で行う場合には、他のＩ／Ｏ制御の中の１つの実行プロ
セスとしてプリンタ制御を行うことになるので、プリン
タインタフェース上のデー多転送量が規定以下となる場
合があり、また、Ｉ／Ｏプロセッサの負担が増大すると
いう問題点があった。
本発明は、このような従来の問題点に鑑みてなされたも
のであって、Ｉ／Ｏプロセッサの負担を削減し、バスの
性能を最大限まで引き出すことができるプリンタ送出デ
ータ制御方式を提供することを目的としている。
のであって、Ｉ／Ｏプロセッサの負担を削減し、バスの
性能を最大限まで引き出すことができるプリンタ送出デ
ータ制御方式を提供することを目的としている。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
第１図において、１はＩ／Ｏバス２とＤＭＡバス３を制
御するＩ／Ｏコントローラ、９は該Ｉ／Ｏコントローラ
１とプリンタ４との間にＤＭＡバス３を介して設けられ
るファーストインファーストアウト（ＦＩＦＯ）バッフ
ァメモリ、１４は該ファーストインファーストアウト（
Ｆ Ｉ ＦＯ） バッファメモリ９のデータ量を検出し
てプリンタ制御、ＦＩＦＯ制御、ＤＭＡ制御および割込
み制御を行うプリンタ制御回路、１１は割込み信号によ
り前記Ｉ／Ｏコントローラ１を制御するＩ／Ｏプロセッ
サである。
御するＩ／Ｏコントローラ、９は該Ｉ／Ｏコントローラ
１とプリンタ４との間にＤＭＡバス３を介して設けられ
るファーストインファーストアウト（ＦＩＦＯ）バッフ
ァメモリ、１４は該ファーストインファーストアウト（
Ｆ Ｉ ＦＯ） バッファメモリ９のデータ量を検出し
てプリンタ制御、ＦＩＦＯ制御、ＤＭＡ制御および割込
み制御を行うプリンタ制御回路、１１は割込み信号によ
り前記Ｉ／Ｏコントローラ１を制御するＩ／Ｏプロセッ
サである。
［作用］
本発明においては、プリンタ送出データは■／Ｏバス、
Ｉ／Ｏコントローラ、ＤＭＡバス、ＦＩＦＯバッファメ
モリを経てプリンタに供給される。
Ｉ／Ｏコントローラ、ＤＭＡバス、ＦＩＦＯバッファメ
モリを経てプリンタに供給される。
この場合、ＦＩＦＯバッファメモリの中のデータ量が規
定量になったことをプリンタ制御回路で検出し、割込み
信号をＩ／Ｏプロセッサに送り、■／Ｏプロセッサはｌ
／′０コントローラを制御して次のＤＭＡ起動をかけ、
ＦＩＦＯバッファメモリにプリンタ送出データを送出す
る。
定量になったことをプリンタ制御回路で検出し、割込み
信号をＩ／Ｏプロセッサに送り、■／Ｏプロセッサはｌ
／′０コントローラを制御して次のＤＭＡ起動をかけ、
ＦＩＦＯバッファメモリにプリンタ送出データを送出す
る。
このように、Ｉ／Ｏコントローラとプリンタとの間のＤ
ＭＡバス上にＦＩＦＯバッファメモリを設けたため、Ｄ
ＭＡバスを専有してしまうことがない。
ＭＡバス上にＦＩＦＯバッファメモリを設けたため、Ｄ
ＭＡバスを専有してしまうことがない。
したがって、ＤＭＡバスを他のデバイスが使用すること
ができ、ＤＭＡバスの性能を最大限まで引き出すことが
できる。
ができ、ＤＭＡバスの性能を最大限まで引き出すことが
できる。
また、プリンタ制御をＩ／Ｏプロセッサのみで行わない
ので、Ｉ／Ｏプロセッサの負担を削減することができ、
また、プリンタインタフェース上のデータ転送量が規定
量以下になることがない。
ので、Ｉ／Ｏプロセッサの負担を削減することができ、
また、プリンタインタフェース上のデータ転送量が規定
量以下になることがない。
［実施例］
以下、本発明の実施例を図面に基づいて説明する。
第２図〜第４図は本発明の一実施例を示す図である。
第２図において、１はＬＳＩよりなるＩ／Ｏコントロー
ラであり、■／Ｏコントローラ１は１／Ｏバス２および
ＤＭＡバス３の制御を行う。すなわち、１／Ｏコントロ
ーラ１は、第３図に示すように、プリンタ４に対する送
出データを格納する内部バッファメモリ５と、！／Ｏバ
ス２を制御するＩ／Ｏバス制御回路６と、ＤＭＡバス３
を制御するＤＭＡ制御回路７を有している。
ラであり、■／Ｏコントローラ１は１／Ｏバス２および
ＤＭＡバス３の制御を行う。すなわち、１／Ｏコントロ
ーラ１は、第３図に示すように、プリンタ４に対する送
出データを格納する内部バッファメモリ５と、！／Ｏバ
ス２を制御するＩ／Ｏバス制御回路６と、ＤＭＡバス３
を制御するＤＭＡ制御回路７を有している。
Ｉ／Ｏコントローラ１とプリンタ４との間には、ＤＭＡ
バス３およびドライバ８Ａ、８Ｂを介してファーストイ
ンファーストアウトバッファメモリ（以下ＦＩＦＯバッ
ファメモリという）９が接続されている。このＦＩＦＯ
バッファメモリ９はその容量として例えば５１２バイト
を有している。
バス３およびドライバ８Ａ、８Ｂを介してファーストイ
ンファーストアウトバッファメモリ（以下ＦＩＦＯバッ
ファメモリという）９が接続されている。このＦＩＦＯ
バッファメモリ９はその容量として例えば５１２バイト
を有している。
／Ｏは診断目的のために、Ｉ／Ｏプロセッサ１１の指示
によりローカルバス１２を介してデータをＦＩＦＯバッ
ファメモリ９に格納するためのドライバ、１３は同じく
診断目的のためにＦＩＦＯバッファメモリ９がプリンタ
４と接続されていないとき、ＦＩＦＯバッファメモリ９
のデータをＩ／Ｏプロセッサ１１に取り込むためのドラ
イバである。
によりローカルバス１２を介してデータをＦＩＦＯバッ
ファメモリ９に格納するためのドライバ、１３は同じく
診断目的のためにＦＩＦＯバッファメモリ９がプリンタ
４と接続されていないとき、ＦＩＦＯバッファメモリ９
のデータをＩ／Ｏプロセッサ１１に取り込むためのドラ
イバである。
１４はプリンタ制御回路であり、制御回路１４はＦＩＦ
Ｏバッファメモリ９が空（エンプティ）になったこと、
または、半分フルになったこと、またはフルなったこと
を検出し、ＦＩＦＯ制御、プリンタ制御、ＤＭＡ制御お
よび割込み制御を行う。
Ｏバッファメモリ９が空（エンプティ）になったこと、
または、半分フルになったこと、またはフルなったこと
を検出し、ＦＩＦＯ制御、プリンタ制御、ＤＭＡ制御お
よび割込み制御を行う。
プリンタ制御回路１４は第４図に示すように、フルフラ
グ信号、ハーフフルフラグ信号およびエンプティフラグ
信号が入力し、リード信号およびライト信号を出力する
ＦＩＦＯ制御回路１５と、ＦＩＦＯバッファメモリ９の
フル、ハーフフル、または空になったことを検出したと
き、Ｉ／Ｏプロセッサ１１に割込み信号を出力するため
の割込み制御回路１６と、割込み信号によりＩ／Ｏプロ
セッサ１１からの制御データを格納するとともにプリン
タ４に対してプリンタ制御信号を出力する内部レジスタ
群１７と、制御データによりＤＭＡバス３を制御するた
めの要求信号を出力し応答信号を入力するＤＭＡ制御回
路１８と、を有している。
グ信号、ハーフフルフラグ信号およびエンプティフラグ
信号が入力し、リード信号およびライト信号を出力する
ＦＩＦＯ制御回路１５と、ＦＩＦＯバッファメモリ９の
フル、ハーフフル、または空になったことを検出したと
き、Ｉ／Ｏプロセッサ１１に割込み信号を出力するため
の割込み制御回路１６と、割込み信号によりＩ／Ｏプロ
セッサ１１からの制御データを格納するとともにプリン
タ４に対してプリンタ制御信号を出力する内部レジスタ
群１７と、制御データによりＤＭＡバス３を制御するた
めの要求信号を出力し応答信号を入力するＤＭＡ制御回
路１８と、を有している。
プリンタ制御回路１４のＤＭＡ制御回路１８は要求信号
をＩ／Ｏコントローラ１のＤＭＡ制御回路７に出力し、
ＤＭＡ制御回路７は応答信号をＤＭＡ制御回路１８に出
力する。
をＩ／Ｏコントローラ１のＤＭＡ制御回路７に出力し、
ＤＭＡ制御回路７は応答信号をＤＭＡ制御回路１８に出
力する。
Ｉ／Ｏプロセッサ１１はプリンタ制御回路１４からの割
込み信号により制御データをプリンタ制御回路１４の内
部レジスタ群１７に出力するが、Ｉ／Ｏコントローラ１
に直接転送指示を与えることもできる。
込み信号により制御データをプリンタ制御回路１４の内
部レジスタ群１７に出力するが、Ｉ／Ｏコントローラ１
に直接転送指示を与えることもできる。
プリンタ４に対するプリンタコントロール信号は、ＦＩ
ＦＯバッファメモリ９の中が空のとき、オフとなり、フ
ルまたはハーフフルのときはオンとなる。
ＦＯバッファメモリ９の中が空のとき、オフとなり、フ
ルまたはハーフフルのときはオンとなる。
次に動作を説明する。
Ｉ／Ｏバス２、Ｉ／Ｏコントローラ１からＤＭＡバス３
を経てＦＩＦＯバッファメモリ９内に格納されるプリン
タ送出データが空になった場合には、これをプリンタ制
御回路１４が検出し、割込み信号をＩ／Ｏプロセッサ１
１に出力する。■／Ｏプロセッサ１１は割込み信号によ
り制御データをプリンタ制御回路１４に送り、プリンタ
制御回路１４はプリンタ４に対するプリンタコントロー
ル信号をオフにして、プリンタ４に対するデータ送出を
終了する。
を経てＦＩＦＯバッファメモリ９内に格納されるプリン
タ送出データが空になった場合には、これをプリンタ制
御回路１４が検出し、割込み信号をＩ／Ｏプロセッサ１
１に出力する。■／Ｏプロセッサ１１は割込み信号によ
り制御データをプリンタ制御回路１４に送り、プリンタ
制御回路１４はプリンタ４に対するプリンタコントロー
ル信号をオフにして、プリンタ４に対するデータ送出を
終了する。
次に、ＦＩＦＯバッファメモリ９内のプリンタ送出デー
タが半分フルになったときは、プリンタ制御回路１４は
これを検出し、割込み信号をＩ／Ｏプロセッサ１１に出
力する。
タが半分フルになったときは、プリンタ制御回路１４は
これを検出し、割込み信号をＩ／Ｏプロセッサ１１に出
力する。
Ｉ／Ｏプロセッサ１１は割込み信号により制御データを
プリンタ制御回路１４に送り、プリンタ制御回路１４は
ＤＭＡ起動の要求信号をＩ／Ｏコントローラ１に送る。
プリンタ制御回路１４に送り、プリンタ制御回路１４は
ＤＭＡ起動の要求信号をＩ／Ｏコントローラ１に送る。
Ｉ／Ｏコントローラ１はＤＭＡバス３を起動して、ＤＭ
Ａバス３よりプリンタ送出データをＦＩＦＯバッファメ
モリ９に送る。
Ａバス３よりプリンタ送出データをＦＩＦＯバッファメ
モリ９に送る。
ＦＩＦＯバッファメモリ９内のプリンタ送出データがフ
ルになったときは、プリンタ制御回路１４はこれを検出
し、割込み信号をＩ／Ｏプロセッサ１１に送る。Ｉ／Ｏ
プロセッサ１１は割込み信号により制御データをプリン
タ制御回路１４に送り、プリンタ制御回路１４はＤＭＡ
起動中止の要求信号をＩ／Ｏコントローラ１に送る。Ｉ
／Ｏコントローラ１はＤＭＡバス３の起動を中止して、
データの送８を中止する。
ルになったときは、プリンタ制御回路１４はこれを検出
し、割込み信号をＩ／Ｏプロセッサ１１に送る。Ｉ／Ｏ
プロセッサ１１は割込み信号により制御データをプリン
タ制御回路１４に送り、プリンタ制御回路１４はＤＭＡ
起動中止の要求信号をＩ／Ｏコントローラ１に送る。Ｉ
／Ｏコントローラ１はＤＭＡバス３の起動を中止して、
データの送８を中止する。
このように、５１２バイトの容量のＦＩＦＯバッファメ
モリ９を高速バッファとして用いるようにしたため、Ｄ
ＭＡバス３を専有してしまうことがなくなる。したがっ
て、他のデバイスがＤＭＡバス３を使用することができ
、ＤＭＡバス３の性能を最大限まで引き出すことができ
る。
モリ９を高速バッファとして用いるようにしたため、Ｄ
ＭＡバス３を専有してしまうことがなくなる。したがっ
て、他のデバイスがＤＭＡバス３を使用することができ
、ＤＭＡバス３の性能を最大限まで引き出すことができ
る。
また、プリンタ４のデータ制御をＤＭＡバス３で行うよ
うにしてるいので、■／Ｏプロセッサ１１の負担を削減
することかでき、データ転送量が規定以下になることが
ない。
うにしてるいので、■／Ｏプロセッサ１１の負担を削減
することかでき、データ転送量が規定以下になることが
ない。
［発明の効果］
以上説明してきたように、本発明によれば、Ｉ／Ｏプロ
セッサの負担を削減することができ、また、バスの性能
を最大限まで引き出すことができる。
セッサの負担を削減することができ、また、バスの性能
を最大限まで引き出すことができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す図、
第３図はＩ／Ｏコントローラの構成図、第４図はプリン
タ制御回路の構成図である。 図中、 １・・・Ｉ／Ｏコントローラ、 ２・・・Ｉ／Ｏバス、 ３・・・ＤＭＡバス、 ４・・・プリンタ、 ５・・・内部バッファメモリ、 ６・・・Ｉ／Ｏバス制御回路、 ７・・・ＤＭＡ制御回路、 ８Ａ、８Ｂ、／Ｏ．１３・・・ドライバ、９・・・ファ
ーストインファーストアウトバッファメモリ、 １１・・・Ｉ／Ｏプロセッサ、 １２・・・ローカルバス、 １４・・・プリンタ制御回路、 １５・・・ＦＩＦＯ制御回路、 １６・・・割込み制御回路、 １７・・・内部レジスタ群、 １８・・・ＤＭＡ制御回路。
タ制御回路の構成図である。 図中、 １・・・Ｉ／Ｏコントローラ、 ２・・・Ｉ／Ｏバス、 ３・・・ＤＭＡバス、 ４・・・プリンタ、 ５・・・内部バッファメモリ、 ６・・・Ｉ／Ｏバス制御回路、 ７・・・ＤＭＡ制御回路、 ８Ａ、８Ｂ、／Ｏ．１３・・・ドライバ、９・・・ファ
ーストインファーストアウトバッファメモリ、 １１・・・Ｉ／Ｏプロセッサ、 １２・・・ローカルバス、 １４・・・プリンタ制御回路、 １５・・・ＦＩＦＯ制御回路、 １６・・・割込み制御回路、 １７・・・内部レジスタ群、 １８・・・ＤＭＡ制御回路。
Claims (1)
- Ｉ／Ｏバス（２）とＤＭＡバス（３）を制御するＩ／Ｏ
コントローラ（１）と、該Ｉ／Ｏコントローラ（１）と
プリンタ（４）との間にＤＭＡバス（３）を介して設け
られるファーストインファーストアウト（ＦＩＦＯ）バ
ッファメモリ（９）と、該ファーストインファーストア
ウト（ＦＩＦＯ）バッファメモリ（９）のデータ量を検
出してプリンタ制御、ＦＩＦＯ制御、ＤＭＡ制御および
割込み制御を行うプリンタ制御回路（１４）と、割込み
信号により前記Ｉ／Ｏコントローラ（１）を制御するＩ
／Ｏプロセッサ（１１）を備え、前記データ量が規定量
に達したときにＤＭＡ起動をかけることを特徴とするプ
リンタ送出データの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325051A JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325051A JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192028A true JPH04192028A (ja) | 1992-07-10 |
| JP2786742B2 JP2786742B2 (ja) | 1998-08-13 |
Family
ID=18172603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325051A Expired - Fee Related JP2786742B2 (ja) | 1990-11-27 | 1990-11-27 | プリンタ送出データの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786742B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163712A (ja) * | 2007-10-16 | 2009-07-23 | Ricoh Co Ltd | 状態依存性データ処理装置 |
-
1990
- 1990-11-27 JP JP2325051A patent/JP2786742B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009163712A (ja) * | 2007-10-16 | 2009-07-23 | Ricoh Co Ltd | 状態依存性データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2786742B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |