JP2001101128A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】ビデオインタフェースの転送速度、或いはシス
テムバスの速度が変わっても、ビデオインタフェース用
のコントローラからの要求により、システムバスの取得
優先度を最適に変更設定できるようにする。 【解決手段】ビデオコントローラ１１２がバス１２０を
取得してメモリ１２３からビデオデータを読み出して内
蔵のＦＩＦＯに格納した結果当該ＦＩＦＯが一杯になる
と、バス１２０を一旦解放する。その後、ＦＩＦＯに例
えば半分以上の空きができると、ビデオコントローラ１
１２はアービトレーション回路１０５に対してバス取得
を要求し、許可されたなら、メモリ１２３からＦＩＦＯ
へのデータ格納動作を再開する際に当該ＦＩＦＯの残存
データ量を検出し、そのデータ量をもとに信号線１０８
または１０９を介して次のバス取得要求の際のバス取得
優先度の向上要求または低下要求をアービトレーション
回路１０５に通知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも１つの
ビデオインタフェース用コントローラを含む複数のコン
トローラを持ったデータ処理装置に係り、特にビデオイ
ンタフェース用コントローラのバス取得優先度を動的に
変えることが可能なデータ処理装置に関する。

【０００２】

【従来の技術】従来、少なくとも１つのビデオインタフ
ェース用コントローラを含む複数のコントローラを持っ
たデータ処理装置において、ＣＰＵにより管理されるシ
ステムバス（ＣＰＵバス）に接続されたメモリからビデ
オインタフェース用コントローラがデータを読み出し、
ビデオデータとして外部へ出力する場合、当該ビデオイ
ンタフェース用コントローラのバス取得の優先度が最も
高くなるようにシステムを設計するのが一般的であっ
た。これは、ビデオデータは、リアルタイムで途切れな
く出力する必要があるためである。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術においては、次のような問題があった。

【０００４】（１）ビデオデータの転送速度が変わった
場合、システムバスを有効利用できない。例えば、ビデ
オインタフェースを複数チャネル持たせ、片方のチャネ
ルを遅い転送速度で使った場合、両チャネルのバス取得
優先度によっては、他方の速い転送速度が要求されたチ
ャネルを待たせることになる。

【０００５】（２）ビデオインタフェース（ビデオイン
タフェース用のコントローラ）のバス取得優先度を予め
設定するような機能は可能であるが、転送速度が回線へ
接続した後でないと分からないこともあり、対応できな
い場合もある。

【０００６】（３）システムバスとＣＰＵの動作スピー
ドは、システムにより変る。このため、全てのシステム
でビデオインタフェースのバス取得優先度を最も高くす
るのが最適とは限らず、システムによってはビデオイン
タフェース以外のコントローラより低い優先度とした方
が良い場合もあり得る。

【０００７】本発明は上記事情を考慮してなされたもの
でその目的は、ビデオインタフェースの転送速度、或い
はシステムバスの速度が変わっても、ビデオインタフェ
ース用のコントローラからの要求により、システムバス
の取得優先度を最適に変更設定することができるデータ
処理装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、少なくとも１
つのビデオインタフェース用コントローラを含む複数の
コントローラと、このコントローラを制御するＣＰＵ
と、このＣＰＵにより管理され、当該ＣＰＵ及び上記コ
ントローラが接続されるシステムバスとを備えたデータ
処理装置において、上記ビデオインタフェース用コント
ローラに設けられ、上記システムバスを介してメモリか
ら読み込まれたデータを格納し、その格納データを格納
順に出力する先入れ先出し方式のバッファと、上記ビデ
オインタフェース用コントローラに設けられ、ビデオイ
ンタフェースの転送速度或いはシステムバスの速度に応
じて、当該コントローラのバス取得の優先度を変更する
ための優先度変更要求を発する優先度制御回路と、上記
ビデオインタフェース用コントローラを含む複数のコン
トローラからのバス取得要求を調停するアービトレーシ
ョン回路であって、上記ビデオインタフェース用コント
ローラ内の優先度制御回路からの優先度変更要求に応じ
て当該コントローラのバス取得の優先度を変更するアー
ビトレーション回路とを備えたことを特徴とする。

【０００９】このような構成においては、ビデオインタ
フェース用コントローラに設けられた優先度制御回路か
らアービトレーション回路に対し、当該コントローラの
バス取得優先度の変更要求がビデオインタフェースの転
送速度或いはシステムバスの速度に応じて通知され、こ
の変更要求に従い、当該コントローラのバス取得優先度
がアービトレーション回路により変更される。

【００１０】このように、ビデオインタフェースの転送
速度やシステムバスの速度が変わっても、ビデオインタ
フェース用コントローラからの優先度変更要求により、
システムバスの取得優先度を最適に変更設定できるた
め、アンダーフロ−の発生を未然に防ぎ、且つシステム
バスを効率良く使用することが可能となる。

【００１１】さて、ビデオインタフェースの転送速度や
システムバスの速度が変わると、上記先入れ先出しバッ
ファに残っているデータ量（残存データ量）も変化す
る。そこで、上記優先度制御回路に、ビデオインタフェ
ース用コントローラでの当該バッファへのデータ格納開
始に際して当該バッファの残存データ量を検出する残存
データ量検出手段と、残存データ量検出手段により検出
された残存データ量に基づいて優先度変更要求を発する
優先度変更判定手段とを設け、バッファの残存データ量
を利用してアービトレーション回路に対する優先度変更
を要求する構成とするならば、ビデオインタフェースの
転送速度やシステムバスの速度に応じてバス取得優先度
を動的に変更することが効率的に行える。特に、バッフ
ァ内の残存データ量の上限値及び下限値が設定・保持さ
れる記憶手段を設け、実際に検出された残存データ量を
この上限値及び下限値と比較する構成とするならば、バ
ス取得優先度を上げるべきか、下げるべきか、或いは非
変更とすべきかが簡単に判定可能となる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。図１は本発明の一実施形態に
係るデータ処理装置の構成を示すブロック図である。

【００１３】図１において、ＬＳＩ１０１は、例えば、
ＣＰＵ１０２と、ビデオコントローラ１１２，１１３
と、他の目的のコントローラ（例えば通信コントロー
ラ）１１４，１１５とを内蔵した１チップＬＳＩであ
る。

【００１４】ＣＰＵ１０２は主としてアービトレーショ
ン回路１０５及びコントローラ１１２〜１１５を制御す
る。ＣＰＵ１０２には、当該ＣＰＵ１０２へのバス取得
要求信号の信号線１０３と、当該ＣＰＵ１０２からのバ
ス取得許可信号の信号線１０４と、当該ＣＰＵ１０２に
より管理されるＣＰＵバス（システムバス）１２０が接
続されている。

【００１５】アービトレーション回路１０５は、コント
ローラ１１２〜１１５からそれぞれ信号線１０６に出力
されるＣＰＵバス１２０の取得に関するバス取得要求信
号に基づいて、当該コントローラ１１２〜１１５のバス
取得の調停を行う。この際、アービトレーション回路１
０５は信号線１０３を介してＣＰＵ１０２にバス取得要
求信号を出力し、当該ＣＰＵ１０２から信号線１０４を
介してバス取得許可信号が返された場合に、該当するコ
ントローラに対し、信号線１０７を介してバス取得許可
信号を返す。ここでは、ＣＰＵ１０２はアービトレーシ
ョン回路１０５によるバス調停の対象外であり、ＣＰＵ
バス１２０を最優先で使用可能である。

【００１６】アービトレーション回路１０５はまた、ビ
デオコントローラ１１２から信号線１０８，１０９に出
力される優先度制御のための要求信号、及びビデオコン
トローラ１１３から信号線１１０，１１１に出力される
優先度制御のための要求信号に基づいて、該当するコン
トローラのバス取得優先度を変更する。ここで信号線１
０８，１１０上の要求信号はコントローラ１１２，１１
３からのバス取得優先度を上げることを要求するバス取
得優先度向上要求信号であり、信号線１０９，１１１上
の要求信号はコントローラ１１２，１１３からのバス取
得優先度を下げることを要求するバス取得優先度低下要
求信号である。

【００１７】ビデオコントローラ１１２，１１３は、ビ
デオインタフェース用のコントローラであり、ビデオデ
ータ等の格納に用いられているメモリ１２３からデータ
（ビデオデータ）を読み出し、ＬＳＩ１０１外部の転送
先（例えばビデオデータの表示装置）からのデータ送信
クロック１２１，１２２に同期して、インタフェース信
号線１１６，１１７を介して当該転送先へ出力する。

【００１８】他のコントローラ１１４，１１５は、イン
タフェース信号線１１８，１１９を介してのＬＳＩ１０
１外部の機器の制御等に使用される。

【００１９】図２は図１中のビデオコントローラ１１２
の内部構成を示す。同図に示すように、ビデオコントロ
ーラ１１２は、バスインタフェース回路（バスＩ／Ｆ）
２０１と、入力側のＦＩＦＯ（先入れ先出し方式の）バ
ッファ（以下、単にＦＩＦＯと称する）２０２と、デー
タ変換回路２０３と、出力側のＦＩＦＯ２０４と、優先
度制御回路２０８と、レジスタ２０９，２１０とを有し
ている。

【００２０】バスインタフェース回路２０１は、ＤＭＡ
（ダイレクトメモリアクセス）回路（図示せず）を内蔵
しており、信号線１０６を介して出力したバス取得要求
信号に基づき図１中のアービトレーション回路１０５か
ら信号線１０７を介して得られるバス取得許可信号によ
りＣＰＵバス１２０を取得して、図１中のメモリ１２３
からビデオデータを読み出し、ＦＩＦＯ２０２へ格納す
る。

【００２１】ＦＩＦＯ２０２は、バスインタフェース回
路２０１によりメモリ１２３から読み出されたビデオデ
ータを格納するための、例えば１６段の先入れ先出しバ
ッファである。ＦＩＦＯ２０２へのデータ書き込み位置
はライトポインタＷＰにより示され、ＦＩＦＯ２０２か
らのデータ読み出し位置はリードポインタＲＰにより示
される。

【００２２】データ変換回路２０３はメモリ１２３から
読み出されてバスインタフェース回路２０１、ＦＩＦＯ
２０２を介して転送されるビデオデータの形式を目的の
インタフェースに合わせて変換する。

【００２３】ＦＩＦＯ２０４は、データ変換回路２０３
により変換出力されるビデオデータを入力しつつ、当該
データをその入力順にインタフェース信号線１１６に出
力するのに用いられる。このＦＩＦＯ２０４は、データ
送信クロック１２１に同期して動作する。

【００２４】優先度制御回路２０８は、信号線２０５を
介して通知されるバスインタフェース回路２０１による
ＦＩＦＯ２０２への書き込み開始のタイミングで、信号
線２０６により示されるＦＩＦＯ２０２のライトポイン
タＷＰと、信号線２０７により示されるＦＩＦＯ２０２
のリードポインタＲＰとをもとに、ＦＩＦＯ２０２に残
っているデータ量（残存データ量）を検出して、そのデ
ータ量から、該当するビデオコントローラ１１２のバス
取得に関する優先度を上げるべきか、下げるべきか、或
いは非変更とすべきかを判定し、その判定結果に応じ
て、信号線１０８へのバス取得優先度向上要求信号の出
力、または信号線１０９へのバス取得優先度低下要求信
号の出力を行う。

【００２５】レジスタ２０９は、ＦＩＦＯ２０２に残っ
ていなければならないデータ量の下限値を設定するため
の記憶手段であり、バス取得の優先度を上げるべきか否
かを判定するのに用いられる。

【００２６】レジスタ２１０は、ＦＩＦＯ２０２に残っ
ていなければならないデータ量の上限値を設定するため
の記憶手段であり、バス取得の優先度を下げるべきか否
かを判定するのに用いられる。

【００２７】以上、図２を参照してビデオコントローラ
１１２の内部構成について説明したが、ビデオコントロ
ーラ１１３の内部構成も図２と同様である。必要があれ
ば、ビデオコントローラ１１２をビデオコントローラ１
１３に、信号線１０８，１０９を信号線１１０，１１１
に、インタフェース信号線１１６をインタフェース信号
線１１７に、そしてデータ送信クロック１２１をデータ
送信クロック１２２に読み替えられたい。

【００２８】図３は図２中の優先度制御回路２０８の内
部構成を示す。同図に示すように、優先度制御回路２０
８は、残存データ量検出部２０８ａと、優先度変更判定
部２０８ｂとを有している。

【００２９】残存データ量検出部２０８ａは、信号線２
０５を介して通知されるバスインタフェース回路２０１
からＦＩＦＯ２０２への書き込み開始タイミングで、信
号線２０６で示されるライトポインタＷＰと信号線２０
７で示されるリードポインタＲＰとに基づいてＦＩＦＯ
２０２に残っているデータ量（残存データ量）を検出す
る。

【００３０】優先度変更判定部２０８ｂは、残存データ
量検出部２０８ａにより検出された残存データ量とレジ
スタ２０９，２１０の設定値とから、バス取得に関する
優先度を上げるべきか、下げるべきか、或いは非変更と
すべきかを判定する。優先度変更判定部２０８ｂは、優
先度を上げるべきと判定した場合には信号線１０８上に
バス取得優先度向上要求を出力し、下げるべきと判定し
た場合には信号線１０９上にバス取得優先度低下要求を
出力する。

【００３１】次に本発明の一実施形態の動作を、ＣＰＵ
１０２からビデオコントローラ１１２を起動する場合を
例に、図４及び図５のフローチャートを適宜参照して説
明する。今、ＬＳＩ１０１において、ＣＰＵ１０２から
ビデオコントローラ１１２に対してビデオデータの送信
要求が送られて、当該ビデオコントローラ１１２が起動
されたものとする（ステップＳ１）。

【００３２】するとビデオコントローラ１１２内のバス
インタフェース回路２０１は、ＣＰＵバス１２０の取得
を要求するバス取得要求信号を信号線１０６経由でアー
ビトレーション回路１０５へ出力する（ステップＳ
２）。これにより、ＣＰＵバス１２０が解放されている
ならば、直ちに、使用中であるならば、当該ＣＰＵバス
１２０が解放された時点で、アービトレーション回路１
０５によるバス取得の調停が行われる。そして、ビデオ
コントローラ１１２からのバス取得要求信号に対してバ
ス取得を許可する場合には、アービトレーション回路１
０５からビデオコントローラ１１２に対し、信号線１０
７を介してバス取得許可信号が送られる。

【００３３】バスインタフェース回路２０１は、アービ
トレーション回路１０５からのバス取得許可信号により
バス取得が許可されたものと判断すると（ステップＳ
３）、ＣＰＵバス１２０を取得して、内蔵のＤＭＡ回路
によりＣＰＵバス１２０を介してメモリ１２３からビデ
オデータを読み出し、同じビデオコントローラ１１２内
のＦＩＦＯ２０２に順次格納する（ステップＳ４）。

【００３４】やがて、ＦＩＦＯ２０２がビデオデータで
一杯になると、バスインタフェース回路２０１はＣＰＵ
バス１２０を一度解放する（ステップＳ５）。これは他
のコントローラがＣＰＵバス１２０を取得できるように
するためである。上記ステップＳ５では、ＦＩＦＯ２０
２に格納されたビデオデータがその格納順にデータ変換
回路２０３に読み出され、ＦＩＦＯ２０４を介して、デ
ータ送信クロック１２１に同期してインタフェース信号
線１１６から外部へ出力（送信）される。即ち、ＦＩＦ
Ｏ２０２からデータ変換回路２０３に読み出されたデー
タは、当該データ変換回路２０３で目的のフォーマット
のビデオデータに変換され、ＦＩＦＯ２０４に順次格納
される。そしてＦＩＦＯ２０４に格納されたビデオデー
タは、データ送信クロック１２１に同期して当該ＦＩＦ
Ｏ２０４から読み出され、インタフェース信号線１１６
を介してＬＳＩ１０１外部に出力される。

【００３５】このようにして送信が進み、ＦＩＦＯ２０
２にある程度の空き（通常はＦＩＦＯ２０２の半分の空
き）ができると（ステップＳ６，Ｓ７）、バスインタフ
ェース回路２０１は再び信号線１０６を介してアービト
レーション回路１０５にバス取得要求信号を出力する
（ステップＳ８）。そしてバスインタフェース回路２０
１（に内蔵のＤＭＡ回路）は、ＣＰＵバス１２０が取得
できたならば（ステップＳ９）、当該ＣＰＵバス１２０
を介してメモリ１２３から後続のビデオデータを読み出
してＦＩＦＯ２０２に格納する（ステップＳ１０）。

【００３６】バスインタフェース回路２０１は、以上の
動作を繰り返し行い、指定された転送量のビデオデータ
をメモリ１２３からＦＩＦＯ２０２を介してインタフェ
ース信号線１１６上に送信できたならば（ステップＳ
６）、送信処理を完了する。

【００３７】以上の送信処理の中で、ビデオコントロー
ラ１１２の優先度制御回路２０８に設けられた残存デー
タ量検出部２０８ａは、バスインタフェース回路２０１
が再度ＣＰＵバス１２０を取得してメモリ１２３からＦ
ＩＦＯ２０２へのビデオデータの格納動作を開始する際
に、つまり信号線２０５により示されるバスインタフェ
ース回路２０１（に内蔵のＤＭＡ回路）によるＦＩＦＯ
２０２へのビデオデータの書き込み開始タイミングで、
当該ＦＩＦＯ２０２の残存データ量を検出する（ステッ
プＳ１０）。

【００３８】この残存データ量は、ＦＩＦＯ２０２から
信号線２０６及び２０７を介して通知される当該ＦＩＦ
Ｏ２０２のライトポインタＷＰ及びリードポインタＲＰ
に基づいて、図６に示すように検出される。即ち残存デ
ータ量は、ＷＰ≧ＲＰの場合には、残存データ量＝ＷＰ
−ＲＰの演算により検出（算出）され、ＷＰ＜ＲＰの場
合には、ＦＩＦＯ２０２のサイズをＳとすると、残存デ
ータ量＝Ｓ−（ＲＰ−ＷＰ）の演算により検出（算出）
される。

【００３９】優先度制御回路２０８内の残存データ量検
出部２０８ａによりＦＩＦＯ２０２の残存データ量が検
出されると、優先度制御回路２０８内の優先度変更判定
部２０８ｂに制御が渡される。優先度変更判定部２０８
ｂは、検出された残存データ量と、レジスタ２０９，２
０９の設定値、つまりＦＩＦＯ２０２に残っていなけれ
ばならないデータ量の下限値及び上限値とを順次比較す
る（ステップＳ１１，Ｓ１３）。

【００４０】もし、残存データ量がレジスタ２０９に設
定されている下限値より少なかったならば（ステップＳ
１１）、優先度変更判定部２０８ｂは、インタフェース
信号線１１６の回線スピードが速いか、或いはＣＰＵバ
ス１２０の転送速度が遅いために、アンダーフローにな
る危険性があると判断し、次回のバス取得要求時に優先
的にＣＰＵバス１２０が取得できるように、信号線１０
８を介してバス取得優先度向上要求をアービトレーショ
ン回路１０５に通知する（ステップＳ１２）。これによ
りアービトレーション回路１０５は、ビデオコントロー
ラ１１２の次回のバス取得要求時の優先度（優先順位）
を例えば１つだけ上げる。

【００４１】一方、残存データ量がレジスタ２１０に設
定されている上限値よりも多かったならば（ステップＳ
１３）、優先度変更判定部２０８ｂは、インタフェース
信号線１１６の回線スピードが遅いか、或いはＣＰＵバ
ス１２０の転送速度が十分に速いと判断し、次回のバス
取得要求時の優先度を下げるべく、信号線１０９を介し
てバス取得優先度低下要求をアービトレーション回路１
０５に通知する（ステップＳ１４）。これによりアービ
トレーション回路１０５は、ビデオコントローラ１１２
の次回のバス取得要求時の優先度（優先順位）を例えば
１つだけ下げる。

【００４２】これに対し、残存データ量がレジスタ２０
９，２１０の両設定値の範囲内、つまり下限値と上限値
の範囲内であったならば、優先度変更判定部２０８ｂは
次回のバス取得要求時の優先度は現状のままで良い（非
変更）と判断し、アービトレーション回路１０５に対す
る優先度制御（優先度変更）のための要求（バス取得優
先度向上要求またはバス取得優先度低下要求）の通知を
行わない。

【００４３】以上に述べた実施形態では、残存データ量
の下限値と上限値がそれぞれ１つずつ設定されている場
合について説明したが、複数、例えば２つずつ設定さ
れ、これに対応してバス取得優先度向上要求及びバス取
得優先順位低下要求も２種ずつ用意される構成であって
も構わない。この場合、残存データ量と各下限値並びに
上限値との大小関係により、バス取得優先度の変更が必
要なときは、２種のバス取得優先度向上要求及び２種の
バス取得優先順位低下要求のいずれか１つがビデオコン
トローラからアービトレーション回路１０５に通知され
て、これに応じて要求元ビデオコントローラの優先度
（優先順位）が（最大で）１つもしくは２つ上げられる
ようにすればよい。なお、要求元のバス取得優先度（優
先順位）が例えば第２位のときに当該優先度を上げる要
求が通知された場合、その要求の種類に関係なく優先度
が１つだけ上げられることは勿論である。

【００４４】

【発明の効果】以上詳述したように本発明によれば、ビ
デオインタフェース用コントローラに設けられた優先度
制御回路からアービトレーション回路に対し、当該コン
トローラのバス取得優先度の変更要求がビデオインタフ
ェースの転送速度或いはシステムバスの速度に応じて通
知され、この変更要求に従い、当該コントローラのバス
取得優先度がアービトレーション回路により変更される
構成としたので、ビデオインタフェースの転送速度、或
いはシステムバスの速度が変わっても、ビデオインタフ
ェース用コントローラのバス取得優先度を最適に変更設
定することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るデータ処理装置の構
成を示すブロック図。

【図２】図１中の図１中のビデオコントローラ１１２の
内部構成を示すブロック図。

【図３】図２中の優先度制御回路２０８の内部構成を示
すブロック図。

【図４】同実施形態の動作を、ＣＰＵ１０２からビデオ
コントローラ１１２を起動する場合を例に説明するため
のフローチャートの一部を示す図。

【図５】同実施形態の動作を、ＣＰＵ１０２からビデオ
コントローラ１１２を起動する場合を例に説明するため
のフローチャートの残りを示す図。

【図６】同実施形態におけるＦＩＦＯ２０２の残存デー
タ量の検出手法を説明するための図。

【符号の説明】

１０１…ＬＳＩ １０２…ＣＰＵ １０５…アービトレーション回路 １１２，１１３…ビデオコントローラ １１４，１１５…コントローラ １２０…ＣＰＵバス（システムバス） １２３…メモリ ２０１…バスインタフェース回路（バスＩ／Ｆ） ２０２，２０４…ＦＩＦＯ ２０３…データ変換回路 ２０８…優先度制御回路 ２０８ａ…残存データ量検出部 ２０８ｂ…優先度変更判定部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのビデオインタフェース
   用コントローラを含む複数のコントローラと、前記コン
   トローラを制御するＣＰＵと、前記ＣＰＵにより管理さ
   れ、当該ＣＰＵ及び前記コントローラが接続されるシス
   テムバスとを備えたデータ処理装置において、 前記ビデオインタフェース用コントローラに設けられ、
   前記システムバスを介してメモリから読み込まれたデー
   タを格納し、その格納データを格納順に出力する先入れ
   先出し方式のバッファと、 前記ビデオインタフェース用コントローラに設けられ、
   ビデオインタフェースの転送速度或いはシステムバスの
   速度に応じて、当該コントローラのバス取得の優先度を
   変更するための優先度変更要求を発する優先度制御回路
   と、 前記ビデオインタフェース用コントローラを含む前記複
   数のコントローラからのバス取得要求を調停するアービ
   トレーション回路であって、前記ビデオインタフェース
   用コントローラ内の前記優先度制御回路からの前記優先
   度変更要求に応じて当該コントローラのバス取得の優先
   度を変更するアービトレーション回路とを具備すること
   を特徴とするデータ処理装置。
2. 【請求項２】 前記優先度制御回路は、前記バッファへ
   のデータ格納開始に際して当該バッファの残存データ量
   を検出する残存データ量検出手段と、前記残存データ量
   検出手段により検出された残存データ量に基づいて前記
   優先度変更要求を発する優先度変更判定手段とを備えて
   いることを特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記ビデオインタフェース用コントロー
   ラは、前記バッファ内の残存データ量の上限値及び下限
   値が設定・保持される記憶手段を更に備え、 前記優先度制御回路は、前記バッファへのデータ格納開
   始に際して当該バッファの残存データ量を検出する残存
   データ量検出手段と、前記残存データ量検出手段により
   検出された残存データ量を前記記憶手段に設定・保持さ
   れている上限値及び下限値と比較することで前記優先度
   を上げるべきか、下げるべきか、或いは非変更とすべき
   かを判定し、その判定結果に応じて前記優先度変更要求
   を発する優先度変更判定手段とを備えていることを特徴
   とすることを特徴とする請求項１記載のデータ処理装
   置。