JP4012718B2 - Dma転送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CPUからデータを受け取りこれをメモリデバイスに書き込み、または前記メモリデバイスからデータを読み出しこれを前記CPUに送るDMA転送装置経由CPUメモリアクセス転送機能を持つDMA転送装置に関し、DMA転送とDMA転送装置経由CUPメモリアクセス転送とで同一のメモリデバイスインターフェイス回路を共用できるとともに、回路規模を小さくすることができるDMA転送装置に関する。
【0002】
【従来の技術】
一般に、DMA転送装置は、CPUにバス使用権の要求を行いこの要求に応じてCPUから返されるバス使用許可を待って、CPUを介することなくメモリデバイスとのアクセスを行う。もちろん、CPUは、DMA転送装置によることなく、メモリデバイスとのアクセスを行うこともできる。
【0003】
【発明が解決しようとする課題】
ところで、CPUがDMA転送装置経由でメモリデバイスにアクセスする技術が提案されている。CPUがDMA転送装置経由でメモリデバイスにアクセス(本明細書では、「DMA転送装置経由CPUメモリアクセス」と言う)ができるDMA転送装置では、DMAコントローラもCPUもDRAMにアクセスするので、DRAMのインターフェイス部分を共通で作成すると、回路規模の減少および信頼性の向上を図ることができる。たとえば、同期式DRAMの場合は、そのクロックの速さがCPUのクロックの範囲と異なることがある。このような場合において、DRAMのクロックを極力速くしたいときに、DMA転送装置経由CPUメモリアクセス機能を持つDMA転送装置は有効となる。たとえばCPUのクロックが最大40MHz、DRAMのクロックが最大100MHzの場合に、CPU周辺回路は40MHzで作成し、DRAMインターフェイスを含むDMAコントローラは100MHzで作成することで、DRAMのスピードを遅くすることなく、DRAMインターフェイスを1つにできる。
また、DMA転送要求がCPU周辺回路以外の回路からDMA要求と、DMA転送装置経由CPUメモリアクセス要求との調停が円滑に行われない場合も生じることがある。特に、CPUがDMA転送装置経由でメモリにアクセスすると言った特殊性に故に、既存のメモリアクセスの調停技術(特開平07-319756号公報参照)をDMA転送装置経由CPUメモリアクセスにそのまま転用することができない場合も多い。
【0004】
本発明の目的は、DMA転送とDMA転送装置経由CUPメモリアクセス転送とで同一のメモリデバイスインターフェイス回路を共用できるとともに、回路規模を小さくすることができるDMA転送装置を提供することにある。
本発明の他の目的は、DMA転送装置経由CPUメモリアクセス手続からDMA手続への移行、あるいはDMA手続からDMA転送装置経由CPUメモリアクセス手続への移行を円滑に(短時間に)行うことができるDMA転送装置を提供することにある。
【0005】
本発明の他の目的は、DMA転送装置経由CPUメモリアクセス要求をDMA要求に対して優先させてメモリデバイスにアクセスすることができるDMA転送装置を提供することにある。
【0006】
本発明の他の目的は、DMA転送装置がアクセスするメモリデバイスとして、CPUのクロック周期と異なる同期式のものが使用できるDMA転送装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明のDMA転送装置は、DMA転送機能、および、CPUからデータを受け取りこれをメモリデバイスに書き込み、または前記メモリデバイスからデータを読み出しこれを前記CPUに送るDMA転送装置経由CPUメモリアクセス転送機能を備えたものであって、DMA転送およびDMA転送装置経由CPUメモリアクセス転送において共用されるデータバス手段と、前記CPUの周辺回路からの前記DMA転送装置経由CPUメモリアクセス要求および前記周辺回路以外の回路からのDMA転送要求をサンプリングし優先順位に従ってメモリアクセスの要求を選択する優先順位決定手段と、前記DMA転送装置経由CPUメモリアクセスにより前記メモリデバイスにアクセスするときはバスマスタである前記CPUに対してDMA転送装置外のバスに対するバス使用権要求を行わず、前記DMAにより前記メモリデバイスにアクセスするときは前記CPUに対してDMA転送装置外のバスに対するバス使用権要求を行うアービトレーション手段と、を有することを特徴とする。上記DMA転送装置では、DMA転送を行うメモリデバイスインターフェイスと、前記DMA転送装置経由CPUメモリアクセス転送を行うメモリデバイスインターフェイスとを共用することができる。
【0008】
また、本発明のDMA転送装置では、前記DMA転送装置経由CPUメモリアクセスを実行するためのメモリアクセス要求は、前記前記DMA転送装置による直接メモリアクセスに比較して優先順位を高くすることができる。これにより、DMA転送要求とDMA転送装置経由CPUメモリアクセス要求とがサンプリングされた場合には、アービトレーション手段は、DMA転送装置経由CPUメモリアクセス要求を優先して実行することができる。特に、前記優先順位決定手段は、前記CPUにバス使用権を要求しているときに、前記DMA転送装置経由CPUメモリアクセスの要求が発生した場合は、当該DMA転送装置経由CPUメモリアクセス要求を最先順位に決定し、この後全てのメモリアクセスの要求を再サンプリングすることができる。この再サンプリングにより、DMA転送装置経由CPUメモリアクセス要求が最優先され、DMA要求中に、DMA処理からDMA転送装置経由CPUメモリアクセス処理への移行が速やかに行われる。
【0009】
さらに、本発明のDMA転送装置では、前記アービトレーション手段が前記CPUにバス使用権を要求しているときに、前記DMA転送装置経由CPUメモリアクセスの要求(割込み要求)が発生したときは(この場合、前記DMA転送装置経由CPUメモリアクセスが優先的に開始される)、割込み「有り」を記憶する割込み有無記憶手段をさらに備えることができる。たとえば、前記DMA転送装置経由CPUメモリアクセス転送による前記メモリデバイスへの優先されたアクセスが終了した時点で、前記割込み有無記憶手段の記憶情報を参照し割込みが「有り」にセットされている場合には初期状態に戻らずにバス使用権の許可待ち状態に移行することができる。これにより、DMA転送装置経由CPUメモリアクセス要求が優先された場合において、DMA転送装置経由CPUメモリアクセス処理からDMA処理への移行が速やかに行われる。
【0010】
加えて、本発明のDMA転送装置では、前記メモリデバイスを、同期式メモリデバイスとすることができる。これにより、DMA転送装置は、前記CPUのクロックとは周期が異なり、かつ前記メモリデバイスのクロックと同期した(たとえば同一周期)のクロックで動作することができる。
【0011】
【発明の実施の形態】
図1は、本発明のDMA転送装置を応用したデータ転送システムのブロック図である。図1において、データバス100には、CPU11と、メモリデバイス12と、ROM13と、DMA転送装置14とが相互接続されている。メモリデバイス12は後述するように、CPU11がDMA転送装置14経由でメモリアクセスするため、およびDMA転送装置14が直接メモリアクセスするための、転送先あるいは転送元となるメモリデバイスである。
【0012】
CPU11にはCPU周辺回路151が形成されており、バス制御回路152によりデータの受渡しが行われる。CPU11はシステム全体を制御するもので、バスマスタとしても動作する。CPU周辺回路151はストローブ信号の生成、DMA転送装置経由CPUメモリアクセス要求信号Aの生成、当該要求信号Aに対する許可信号(アクナリッジ)Bの入力等を行う。バス制御回路152は、DMA転送装置14のレジスタ141を、データバス161,162およびバス100を介してメモリデバイス12に接続することができる。
【0013】
DMA転送装置14は、本実施形態では1チップからなり、レジスタ141とメモリデバイスI/F部(インターフェイス)142とタイミング制御部143と優先順位決定手段144と割込み有無記憶手段145とを含んで構成されている。レジスタ141は、転送データを一時保持するために用いられる。
メモリデバイスI/F部142は、メモリデバイス12にDMAあるいはCPUメモリアクセスを行う場合のタイミング制御、メモリデバイス12へのストローブ信号Cの生成を行う。
【0014】
タイミング制御部143は、DMA転送装置14内部でのタイミングを生成する他、アービトレーション手段としても動作する。すなわち、バスマスタであるCPU11に、バス使用権リクエスト信号Dを送り、または当該リクエスト信号Dに対するバス使用権許可信号Eを受け取る。優先順位決定手段144は、CPU周辺回路151からのメモリデバイス12にアクセスするための要求信号A、CPU周辺回路151以外の回路からの複数のDMA転送要求信号Gに対してリクエストサンプリングを行い、その結果について優先順位を決定する。
割込み有無記憶手段145は、優先順位決定手段144がDMA転送要求に対する処理中にDMA転送装置経由CPUメモリアクセスがあったことを記録するもので、その内容は「有り」または「無し」にセットされる。
【0015】
図1のDMA転送装置の典型的な動作例を以下に説明する。
(1)CPU11がメモリデバイス12にアクセスする場合
▲1▼ CPU11からの信号に基づき、CPU周辺回路151は、「DMA転送装置経由CPUメモリアクセス転送」をするための要求信号Aを生成する。
▲2▼DMA転送装置14は優先順位に従って、要求を実行しCPU11のアクセスサイクルがスタートする。このとき、バス使用権要求信号DはCPU11に出力しない。
▲3▼ タイミング制御部143はDMA転送装置14内部でのタイミングを生成し、メモリデバイスI/F部142はメモリデバイス12のストローブ信号Cを生成する。
▲4▼ データ読み出し時には、メモリデバイス12からのデータをバス制御回路152を介してCPU11に伝達するとともに、レジスタ141にそのデータを一時保持する。この一時保持によって、CPU11によるデータの読み落としが防される。
▲5▼データ書込み時にはメモリデバイス12にデータを出力し、レジスタ141における保持は行わない。サイクルが終了すると、DMA転送装置は、サイクル終了信号をCPU周辺回路151に返す。
【0016】
(2)DMA転送する場合
▲1▼ DMA要求信号Gに対して、優先順位決定手段144の優先順位に従って実行サイクルを決定する。
▲2▼ 次にタイミング制御部143を通して、CPU11に対してバス使用権の要求信号Dを出力し、その信号に対する許可信号Eを待つ。
▲3▼ 許可信号Eを受け取るとDMA転送サイクルをスタートする。
▲4▼ DMA転送サイクルを終了するとバス使用権要求信号Dをインアクティブにする。
▲5▼CPU11がバス使用権要求信号Dのインアクティブを検出すると、バス権がCPU11側に戻される。
【0017】
以下、図2のフローチャートにより、図1に示したDMA転送装置の動作を説明する。
優先順位決定手段144は、CPU周辺回路12からのDMA転送装置経由CPUメモリアクセス要求(信号A)およびCPU周辺回路12以外の回路からの複数のDMA転送要求(信号G)のサンプリングを行い(S101)、これらのメモリアクセス要求があるか否かをチェックする(S102)。前述したようにメモリアクセス要求(A)およびアクセス転送要求(G)は、ともにメモリデバイス12をアクセスするため要求である。
【0018】
優先順位決定手段144は、メモリアクセス要求AやGがあるときは、優先順位に従ってサービスするメモリアクセス要求を決定し、メモリデバイス12のアクセスサイクル(DMA転送装置経由CPUメモリアクセス転送サイクルまたはDMA転送サイクル)をスタートする(S103)。アクセスサイクルが、DMA転送サイクルであるとき(すなわち、最先の順位がCPU周辺回路12以外の回路からのメモリアクセス要求であるとき)と、DMA転送装置経由CPUメモリアクセス転送サイクルであるとき(すなわち、最先の順位がCPU周辺回路12からのメモリアクセス要求であるとき)とで異なる処理が行われる(S104)。
【0019】
DMA転送サイクルであるときには、タイミング制御部143はCPU11にバス使用権Dを要求する(S105)。優先順位決定手段144は割込み有無記憶手段145に割込み「無し」をセットする(すなわち、初期状態に戻す)(S106)。後述するS112において、割込み有無手段145が割込み「有り」にセットされているときは処理はS106に戻されるが、このときには割込み有無手段145の内容は「有り」から「無し」に変更される。
【0020】
ここで、DMA転送サイクルの要求処理中(S103からS105までの間)に、CPU周辺回路12からのメモリアクセス要求(割り込みアクセス要求)があったか否かのチェックを行う(S107)。CPU周辺回路12からのDMA転送装置経由CPUメモリアクセス要求Aがない場合には、タイミング制御部143はCPU11からのバスの使用権の許可を待ち(S108)、許可がない場合には処理をS107を戻す。一方、CPU周辺回路12からのDMA転送装置経由CPUメモリアクセス要求Aがあった場合には、優先順位決定手段144は割込み有無記憶手段145に割込み「有り」をセットし(S115)、メモリアクセス要求の再サンプリングを行う(S116)。S115およびS116を経た処理の流れについては、後述する。
【0021】
S108において、タイミング制御部143がCPU11からバス使用権の許可を受けたとき(許可信号Eを受け取ったとき)は、DMA転送サイクルを継続してDMA転送要求Gに対する許可信号FをCPU周辺回路12以外の回路に返す(S109)。次いで、データのDMA転送を行う。DMA転送サイクルの中に、次のサイクルの要求をサンプリングし、これ結果を保持する(S110)。DMA転送のサイクル中、上記のサンプリングが行われる(S111)。DMA転送のサイクルが終了したときは、割り込み有無手段145の内容(「有り」または「無し」)をチェックする(S112)。S107で、CPU周辺回路からのメモリアクセスの割込み要求が無い場合には、S112でのチェック結果は「無し」である。次いで、S110におけるサンプリングの保持結果を参照し、メモリアクセス要求があるか否かをチェックし(S113)、メモリアクセス要求がないときは初期状態とし(S114)、メモリアクセス要求があるときは処理をS103に戻す。
【0022】
前述したように、CPU周辺回路12からのメモリアクセス要求Aがあった場合には、優先順位決定手段144は割込み有無記憶手段145に割込み「有り」をセットし(S115)、メモリアクセス要求の再サンプリングを行う(S116)。S116で、メモリアクセス要求が再サンプリングされたときも、S109の処理を行う。本実施形態では、CPU周辺回路12からのメモリデバイス12にアクセスするための要求A(DMA転送装置経由CPUメモリアクセスの要求)は、前述したようにCPU周辺回路12以外の回路からのDMA転送要求Gよりも優先される。すなわち、S116において再サンプリングを行うことで、CPU周辺回路12以外の回路からのDMA転送要求中に、DMA転送装置経由CPUメモリアクセスの要求Aがあった場合には、当該要求Aに対する処理が優先される。したがって、S109ではDMA転送装置経由CPUメモリアクセスの要求Aに対する許可信号HをCPU周辺回路12に返す。また、S110では、転送実行、次のサイクルの要求のサンプリングおよびその結果を保持し、S111でデータ転送サイクルが終了したときには、S112で割込み有無記憶手段145の内容のチェックを行う。割込み有無記憶手段145の内容は、S115において「有り」にセットされているので、この場合には処理をS106に戻し、優先順位決定手段144が割込み有無記憶手段145に割込み「無し」をセットし、S107以降の処理を行う。
【0023】
S104において、メモリデバイス12のアクセス転送サイクルが、DMA転送装置経由CPUメモリアクセス転送サイクルであるとき(すなわち、最先の順位がCPU周辺回路12からのメモリアクセス要求であるとき)ときには、DMA転送要求は行われず、処理はただちにS109に移行する。S109では、DMA転送装置経由CPUメモリアクセスの要求Aに対する許可信号HをCPU周辺回路12に返し、S110でDMA転送装置経由CPUメモリアクセスサイクルによりデータ転送を行う。この後、S111でDMA転送装置経由CPUメモリアクセス転送サイクルが終了したときは、前述したS112,S113の処理が行われる。すなわち、S110におけるサンプリングの保持結果を参照し、メモリアクセス要求があるか否かをチェックし(S113)、メモリアクセス要求がないときは初期状態とし(S114)、メモリアクセス要求があるときは処理をS103に戻す。
【0024】
【発明の効果】
DMA転送装置がDMA転送時に使用するメモリデバイスインターフェイス回路と、CPUアクセス時に使用するメモリデバイスインターフェイス回路を共用することができる。また、DMA転送の処理からCPUアクセスの処理に移行する切換え時間のロスを最小限に抑えることができる。さらに、DMA転送要求に対してDMA転送装置経由CPUメモリアクセス要求の優先順位を高く設定しておけば、最も優先順位が高い要求を実行するだけでDMA転送装置経由CPUメモリアクセスに移行することができる。加えて、CPUとクロック周期が異なる、同期式メモリデバイスを使用することができる。
【図面の簡単な説明】
【図1】本発明の実施例にかかるDMA転送装置を応用したデータ転送システムのブロック図である。
【図2】図1に示したDMA転送装置の動作を説明するためのフローチャートである。
【符号の説明】
1 DMA転送装置
11 CPU
12 メモリデバイス
13 ROM
14 DMA転送装置
141 レジスタ
142 メモリデバイスI/F部
143 タイミング制御部
144 優先順位決定手段
145 割込み有無記憶手段
151 CPU周辺回路
152 バス制御回路
100,161,162 データバス
Claims (6)
- DMA転送機能およびCPUからデータを受け取りこれをメモリデバイスに書き込み、または前記メモリデバイスからデータを読み出し、これを前記CPUに送るDMA転送装置経由CPUメモリアクセス転送機能を備えたDMA転送装置であって、
DMA転送およびDMA転送装置経由CPUメモリアクセス転送において共用されるデータバス手段と、
前記CPUの周辺回路からの前記DMA転送装置経由CPUメモリアクセス要求および前記周辺回路以外の回路からのDMA転送要求をサンプリングし、優先順位に従ってメモリアクセスの要求を選択する優先順位決定手段と、
前記DMA転送装置経由CPUメモリアクセスにより前記メモリデバイスにアクセスするときは、バスマスタである前記CPUに対してDMA転送装置外のバスに対するバス使用権の要求を行わず、前記DMA転送により前記メモリデバイスにアクセスするときは前記CPUに対してDMA転送装置外のバスに対するバス使用権の要求を行うアービトレーション手段と、を有することを特徴とするDMA転送装置。 - 前記DMA転送を行うメモリデバイスインターフェイスと、前記DMA転送装置経由CPUメモリアクセス転送を行うメモリデバイスインターフェイスとが共用されることを特徴とする請求項1記載のDMA転送装置。
- 前記優先順位決定手段は、前記CPUにバス使用権を要求しているときに、前記DMA転送装置経由CPUメモリアクセス要求が発生した場合は当該DMA転送装置経由CPUメモリアクセス要求を最先順位として決定した後、全てのメモリアクセス要求を再サンプリングすることを特徴とする請求項1または2に記載のDMA転送装置。
- 前記アービトレーション手段が前記CPUにバス使用権を要求しているときに、前記DMA転送装置経由CPUメモリアクセス要求が発生したときは、割込み「有り」を記憶する割込み有無記憶手段をさらに備えたDMA転送装置であって、前記DMA転送装置経由CPUメモリアクセス転送による前記メモリデバイスへのアクセスが終了した時点で、前記割込み有無記憶手段の記憶情報を参照し、割込みが「有り」の場合には初期状態に戻らずにバス使用権の許可待ち状態に移行することを特徴とする請求項1から3の何れかに記載のDMA転送装置。
- 前記DMA転送装置経由CPUメモリアクセスを実行するためのメモリアクセス要求は、前記DMA転送装置による直接メモリアクセスに比較して優先順位が高いことを特徴とする請求項1から4の何れか1つに記載のDMA転送装置。
- 前記メモリデバイスは、同期式メモリデバイスであることを特徴とする請求項1から5の何れか1つに記載のDMA転送装置。
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