JP2008040650A - バスアービトレーション装置 - Google Patents
バスアービトレーション装置 Download PDFInfo
- Publication number
- JP2008040650A JP2008040650A JP2006211927A JP2006211927A JP2008040650A JP 2008040650 A JP2008040650 A JP 2008040650A JP 2006211927 A JP2006211927 A JP 2006211927A JP 2006211927 A JP2006211927 A JP 2006211927A JP 2008040650 A JP2008040650 A JP 2008040650A
- Authority
- JP
- Japan
- Prior art keywords
- requester
- priority
- bus arbitration
- internal state
- arbitration device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
【解決手段】共有資源と、共有バスと、複数のリクエスタとを有するバスシステムにおいて、前記複数のリクエスタによる前記共有バスを介しての前記共有資源へのアクセス要求の調停を行うバスアービトレーション装置であって、前記複数のリクエスタのうち少なくとも1つのリクエスタは、その内部の状態に応じて、そのリクエスタによるアクセス要求の優先順位を変更すべきであることを通知する内部状態信号を出力するものであり、当該バスアービトレーション装置は、前記内部状態信号に基づいて、前記アクセス要求の調停を行う。
【選択図】図1
Description
図1は、本発明に係るバスシステム1の構成を示すブロック図である。図1のバスシステム1は、リクエスタ2,3,4と、共有資源としてのメモリ5と、バスアービトレーション装置(以下、アービトレーション装置と称する)6と、共有バス7とを備えている。なお、共有資源としてメモリ以外のものが実装されていてもよい。
図5は、本発明の第2の実施形態に係る図1のアービトレーション装置6における調停の処理の流れを示すフローチャートである。本実施形態においては、第1の実施形態とは、アービトレーション装置6による調停の制御が異なる。
図6は、本発明の第3の実施形態に係る図1のアービトレーション装置6における調停の処理の流れを示すフローチャートである。本実施形態においては、第1の実施形態とは、アービトレーション装置6による調停の制御が異なる。
図7は、本発明の第4の実施形態に係る図2の内部状態信号生成部207における内部状態信号32を生成する処理の流れを示すフローチャートである。本実施形態においては、第1の実施形態とは、内部状態信号生成部207における内部状態信号32を生成する処理が異なる。内部状態信号32は、第1の実施形態と同様に、リクエスタ2のアクセス要求の優先順位を上昇させるべきであることを通知する第1の状態、通常の優先順位を維持させるべきであることを通知する第2の状態、又は、優先順位を低下させるべきであることを通知する第3の状態のいずれかを示す。
図8は、本発明の第5の実施形態に係るバスシステム9の構成を示すブロック図である。図8のバスシステム9は、図1のバスシステム1において、リクエスタ3に代えてリクエスタ8を備える。
2,3,4,8 リクエスタ
5 メモリ(共有資源)
6 アービトレーション装置(バスアービトレーション装置)
7 共有バス
32,33 内部状態信号
Claims (16)
- 共有資源と、共有バスと、複数のリクエスタとを有するバスシステムにおいて、前記複数のリクエスタによる前記共有バスを介しての前記共有資源へのアクセス要求の調停を行うバスアービトレーション装置であって、
前記複数のリクエスタのうち少なくとも1つのリクエスタは、
その内部の状態に応じて、そのリクエスタによるアクセス要求の優先順位を変更すべきであることを通知する内部状態信号を出力するものであり、
当該バスアービトレーション装置は、
前記内部状態信号に基づいて、前記アクセス要求の調停を行う
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
前記内部状態信号に基づいて、前記複数のリクエスタ間の所定の複数の優先順序のうち1つを選択し、選択した優先順序に従ってアクセス許可を行う
ことを特徴とするバスアービトレーション装置。 - 請求項2記載のバスアービトレーション装置において、
前記複数の優先順序は、第1の優先順序及び第2の優先順序を含むものであり、
前記第1の優先順序は、前記内部状態信号を出力するリクエスタにアクセスを許可する優先順位を、前記第2の優先順序での優先順位よりも高くしたものであり、
当該バスアービトレーション装置は、
前記内部状態信号が優先順位を上昇させるべきであることを示す場合は、前記第1の優先順序を選択し、そうでない場合は、前記第2の優先順序を選択する
ことを特徴とするバスアービトレーション装置。 - 請求項3記載のバスアービトレーション装置において、
前記複数の優先順序は、第3の優先順序を更に含むものであり、
前記第3の優先順序は、前記内部状態信号を出力するリクエスタにアクセスを許可する優先順位を、前記第2の優先順序での優先順位よりも低くしたものであり、
当該バスアービトレーション装置は、
前記内部状態信号が優先順位を低下させるべきであることを示す場合は、前記第3の優先順序を選択する
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
受け付けた順に前記複数のリクエスタからの前記アクセス要求を格納するキューを更に備え、
前記内部状態信号に基づいて前記キューに格納されたアクセス要求の間の順序を決定し、決定された順序に従って、前記複数のリクエスタにアクセスを許可する
ことを特徴とするバスアービトレーション装置。 - 請求項5記載のバスアービトレーション装置において、
前記内部状態信号が優先順位を上昇させるべきであることを示している場合は、前記キューに格納されたアクセス要求の間の順序を、前記内部状態信号を出力するリクエスタによるアクセス要求を優先するように変更する
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
前記内部状態信号に基づいて、前記複数のリクエスタのうち、そのアクセス要求を当該バスアービトレーション装置が受け付けることができるリクエスタを決定する
ことを特徴とするバスアービトレーション装置。 - 請求項7記載のバスアービトレーション装置において、
前記内部状態信号が優先順位を上昇させるべきであることを示している場合は、前記内部状態信号を出力するリクエスタによるアクセス要求を受け付けるようにする
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
前記内部状態信号を出力するリクエスタのうち少なくとも1つのリクエスタは、
キャッシュメモリを有するものであり、
前記キャッシュメモリを有するリクエスタが出力する内部状態信号は、前記キャッシュメモリのキャッシュヒット率に基づいて決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項9記載のバスアービトレーション装置において、
前記キャッシュメモリを有するリクエスタが出力する前記内部状態信号は、前記キャッシュヒット率が所定の値未満の場合は、前記優先順位を上昇させるべきであることを示すように決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項9記載のバスアービトレーション装置において、
前記キャッシュメモリを有するリクエスタが出力する前記内部状態信号は、前記キャッシュヒット率が所定の第1の基準値未満である場合は、前記優先順位を上昇させるべきであることを示すように決定され、前記キャッシュヒット率が前記所定の第1の基準値以上であり、かつ、所定の第2の基準値以下である場合は、前記優先順位を維持させるべきであることを示すように決定され、前記キャッシュヒット率が前記所定の第2の基準値より大きい場合は、前記優先順位を低下させるべきであることを示すように決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項9記載のバスアービトレーション装置において、
前記キャッシュメモリを有するリクエスタが出力する前記内部状態信号は、第1のキャッシュヒット率より後に測定された第2のキャッシュヒット率が、前記第1のキャッシュヒット率より所定の値だけ低い基準値以下である場合は、前期優先順位を上昇させるべきであることを示すように決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項9記載のバスアービトレーション装置において、
前記キャッシュメモリを有するリクエスタが出力する前記内部状態信号は、第1のキャッシュヒット率より後に測定された第2のキャッシュヒット率が、前記第1のキャッシュヒット率より所定の値だけ低い第1の基準値以下である場合は、前期優先順位を上昇させるべきであることを示すように決定され、前記第2のキャッシュヒット率が、前記第1の基準値より大きく、かつ、前記第1のキャッシュヒット率より所定の値だけ高い第2の基準値未満である場合は、前期優先順位を維持させるべきであることを示すように決定され、前記第2のキャッシュヒット率が、前記第2の基準値以上である場合は、前期優先順位を低下させるべきであることを示すように決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
前記内部状態信号を出力するリクエスタのうち少なくとも1つのリクエスタは、
リクエスタ内部で発生した割り込みの制御を行う割り込み制御部を有するものであり、
前記割り込み制御部を有するリクエスタが出力する内部状態信号は、前記割り込み制御部による割り込みの制御に基づいて決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項14記載のバスアービトレーション装置において、
前記割り込み制御部を有するリクエスタが出力する前記内部状態信号は、前記割り込みの発生から所定の期間内は、前期優先順位を上昇させるべきであることを示すように決定されるものである
ことを特徴とするバスアービトレーション装置。 - 請求項1記載のバスアービトレーション装置において、
前記共有資源は、
前記アクセス要求の調停により許可されたアクセスに従って、前記共有バスとの間でデータの入出力を行うものである
ことを特徴とするバスアービトレーション装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006211927A JP4846482B2 (ja) | 2006-08-03 | 2006-08-03 | バスアービトレーション装置 |
US11/882,162 US7606957B2 (en) | 2006-08-03 | 2007-07-31 | Bus system including a bus arbiter for arbitrating access requests |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006211927A JP4846482B2 (ja) | 2006-08-03 | 2006-08-03 | バスアービトレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008040650A true JP2008040650A (ja) | 2008-02-21 |
JP4846482B2 JP4846482B2 (ja) | 2011-12-28 |
Family
ID=39030616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006211927A Expired - Fee Related JP4846482B2 (ja) | 2006-08-03 | 2006-08-03 | バスアービトレーション装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7606957B2 (ja) |
JP (1) | JP4846482B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011008731A (ja) * | 2009-06-29 | 2011-01-13 | Fujitsu Ltd | キャッシュメモリ装置、半導体集積回路および演算処理装置 |
US8694705B2 (en) | 2010-06-28 | 2014-04-08 | Renesas Electronics Corporation | Information processing device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9135195B2 (en) * | 2012-07-24 | 2015-09-15 | Freescasle Semiconductor, Inc. | Prediction of electronic component behavior in bus-based systems |
US9684633B2 (en) | 2013-01-24 | 2017-06-20 | Samsung Electronics Co., Ltd. | Adaptive service controller, system on chip and method of controlling the same |
US20150019776A1 (en) * | 2013-07-14 | 2015-01-15 | Qualcomm Technologies, Inc. | Selective change of pending transaction urgency |
US9563590B2 (en) * | 2014-03-17 | 2017-02-07 | Nxp Usa, Inc. | Devices with arbitrated interface busses, and methods of their operation |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316738A (ja) * | 1997-12-22 | 1999-11-16 | Compaq Computer Corp | 公平な仲裁機構を提供するコンピュータ・システム |
JP2001101128A (ja) * | 1999-09-27 | 2001-04-13 | Toshiba Corp | データ処理装置 |
JP2006195867A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | バス調停方法及び半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6385678B2 (en) | 1996-09-19 | 2002-05-07 | Trimedia Technologies, Inc. | Method and apparatus for bus arbitration with weighted bandwidth allocation |
US6006303A (en) * | 1997-08-28 | 1999-12-21 | Oki Electric Industry Co., Inc. | Priority encoding and decoding for memory architecture |
JP4042359B2 (ja) * | 2001-07-10 | 2008-02-06 | 日本電気株式会社 | キャッシュ制御方法及びキャッシュ装置 |
JP4907166B2 (ja) * | 2005-01-12 | 2012-03-28 | パナソニック株式会社 | リソース管理装置 |
-
2006
- 2006-08-03 JP JP2006211927A patent/JP4846482B2/ja not_active Expired - Fee Related
-
2007
- 2007-07-31 US US11/882,162 patent/US7606957B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316738A (ja) * | 1997-12-22 | 1999-11-16 | Compaq Computer Corp | 公平な仲裁機構を提供するコンピュータ・システム |
JP2001101128A (ja) * | 1999-09-27 | 2001-04-13 | Toshiba Corp | データ処理装置 |
JP2006195867A (ja) * | 2005-01-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | バス調停方法及び半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011008731A (ja) * | 2009-06-29 | 2011-01-13 | Fujitsu Ltd | キャッシュメモリ装置、半導体集積回路および演算処理装置 |
US8589636B2 (en) | 2009-06-29 | 2013-11-19 | Fujitsu Limited | Cache memory device, processor, and processing method |
US8694705B2 (en) | 2010-06-28 | 2014-04-08 | Renesas Electronics Corporation | Information processing device |
Also Published As
Publication number | Publication date |
---|---|
US20080034141A1 (en) | 2008-02-07 |
JP4846482B2 (ja) | 2011-12-28 |
US7606957B2 (en) | 2009-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6772254B2 (en) | Multi-master computer system with overlapped read and write operations and scalable address pipelining | |
JP4408263B2 (ja) | データ転送システムおよびデータ転送方法 | |
JP4715801B2 (ja) | メモリアクセス制御装置 | |
JP2008130056A (ja) | 半導体回路 | |
JP4706720B2 (ja) | Dma制御システム、印刷装置、および転送指示プログラム | |
US20080270658A1 (en) | Processor system, bus controlling method, and semiconductor device | |
JP5565204B2 (ja) | データ転送装置、データ転送方法およびプログラム、ならびに、画像形成装置 | |
JP4846482B2 (ja) | バスアービトレーション装置 | |
US6317813B1 (en) | Method for arbitrating multiple memory access requests in a unified memory architecture via a non unified memory controller | |
US7913013B2 (en) | Semiconductor integrated circuit | |
JP2002149591A (ja) | プロセッサ・ローカル・バス・システムでのバス最適化の方法および装置 | |
JP2006215621A (ja) | Dma制御装置 | |
US7987437B2 (en) | Structure for piggybacking multiple data tenures on a single data bus grant to achieve higher bus utilization | |
JP2011034214A (ja) | メモリ制御装置 | |
JP2009059276A (ja) | 情報処理装置およびプログラム | |
JP2007304830A (ja) | 情報先行取得による調停方法および調停装置 | |
JPH0844661A (ja) | 情報処理装置 | |
JPH0844662A (ja) | 情報処理装置 | |
JP2006331008A (ja) | メモリインタフェース | |
US20100153610A1 (en) | Bus arbiter and bus system | |
JP2006065453A (ja) | データ処理装置 | |
JP2008097462A (ja) | 情報処理装置及び情報処理方法 | |
JP2004062333A (ja) | 画像処理装置 | |
JP2007011884A (ja) | データ転送装置 | |
JPH09160868A (ja) | バス調停装置およびバス調停方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110927 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111012 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |