JPWO2007097006A1 - パケット送出制御装置および方法 - Google Patents

パケット送出制御装置および方法 Download PDF

Info

Publication number
JPWO2007097006A1
JPWO2007097006A1 JP2008501558A JP2008501558A JPWO2007097006A1 JP WO2007097006 A1 JPWO2007097006 A1 JP WO2007097006A1 JP 2008501558 A JP2008501558 A JP 2008501558A JP 2008501558 A JP2008501558 A JP 2008501558A JP WO2007097006 A1 JPWO2007097006 A1 JP WO2007097006A1
Authority
JP
Japan
Prior art keywords
controller
data
memory
packet transmission
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008501558A
Other languages
English (en)
Other versions
JP4856695B2 (ja
Inventor
穣二 國井
穣二 國井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2007097006A1 publication Critical patent/JPWO2007097006A1/ja
Application granted granted Critical
Publication of JP4856695B2 publication Critical patent/JP4856695B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Information Transfer Systems (AREA)

Abstract

隙間なくパケットを出すことができなくても制御が比較的容易なコントローラを複数個、及びコントローラ間の調停手段を備え、その上でコントローラを交互に動作させ、パケットとパケットの隙間を埋める。また各コントローラは、他のコントローラの状態を意識することなく動作しており、インターフェイスにパケットを送信しているコントローラがインターフェイス側の都合でパケットが送出できず、コントローラの動作がとまっている時に、別のコントローラが動作することで次のデータをメモリから読み出す。別のコントローラが、あらかじめ、データを読み出しているため、パケット送出再開時に、複雑な制御をすることなく連続してパケットを処理することができる。

Description

本発明は、システムコントローラ(System Controller)内に設けられているRAM(Random Access Memory)からの読み出しパケットを送出側インターフェイスに送るパケット送出制御装置および方法に関する。
図１は、従来のマルチコンピュータシステムの構成を示す概略図である。図１ではシステムコントローラ(System Controller：ＳＣ)10，20に付けた番号、すなわち０及び１でもって０系コンピュータシステム、１系コンピュータシステムと呼ぶことにする。
０系コンピュータシステム、１系コンピュータシステムとも構成要素は同じなので、０系コンピュータシステムについて簡単に構成を説明する。０系コンピュータシステムは、システムコントローラSC0（10）に第１のＣＰＵ１、第２のＣＰＵ２が接続され、さらに、第１及び第２のメディアアクセスコントローラ（Media Access Controller：MAC）3，5を介してそれぞれ複数のDIMM(Dual Inline Memory Module)4，6が接続される。また、０系コンピュータシステムと１系コンピュータシステムはシステムコントローラSC10，20を介して相互に接続される。
そして、システムコントローラSC10，20内には、RAM(Random Access Memory)(図示せず)が納められており、RAMからの読み出しパケットがインターフェイス(図示せず)を介して相手先に送出されるようになっている。
図２は、従来のパケット送出制御装置の構成を示す図であり、システムコントローラSC10内に納められているRAMからコントローラCNTLひとつを使用してパケットを読み出し、インターフェイス(図示せず)を介して相手先に送出するものである。図２において従来のパケット送出制御装置は、インターフェイス(IF)部へのパケット送出の制御とRAMへのデータ要求及びデータ受取りを管理するコントローラ部(CNTL)30、パケット送出先の制御部(図示せず)のビジー(BUSY)状態を把握するBUSY制御回路40、および、要求されるデータを格納するRAM(メモリ)50から構成されている。
図２に示したコントローラ部(CNTL)30は、内部にSTM(State-Machine)31（特許文献１参照）を持ち、RAM50への要求のタイミング制御や、データの受取りを行いデータ長やエラーなどを判断して送出するパケットをRAM格納データから用意する。またSTM31は、制御信号またはタイミングでもって、ステート(State)を遷移させ、そのステートで行う処理を管理する。なおコントローラ部(CNTL)30は、RAM50とのデータのやりとりのためにラッチ32,33を持っている。
またBUSY制御回路40は、インターフェイス(IF)側から送られてくる信号から、相手側インターフェイスのパケットの処理状態を判断し、ビジー(BUSY)を認識した時は、STM31にデータの送出を止めるよう働き掛ける。
またRAM(メモリ)50は、要求されるデータを保持し、アドレスを指定して、読み出しの要求を受けることで、アドレスとくくりつけられたデータを読み出す。
次に、従来のパケット送出制御装置の動作を図３に示すタイムチャートで説明する。図３においてデータの要求が可能になった時点で、CNTL30のSTM31が起動しIDLE(アイドル)(00)からST0に遷移する。CNTL30からRAM50へ読み出しの要求（RAMへのREQ(request)）を送ると、STM31はST0からST1に遷移して、RAM50からの要求許可信号（RAMからのVLD(valid)）を待つ。要求許可信号（RAMからのVLD）がRAM50から発行された時に、RAM50はデータの読み出し準備をし、一方、CNTL30のSTM31はST1からST2に遷移してデータ（READ DATA）の受け取り準備を行う。CNTL30はRAM50から読み出されたデータ（READ DATA）を受け取り、STM31がST2からST3に遷移するに従い、IF部へDATAを送出する(IFへの出力DATA)。データの送出終了とともに、STM31の動作も終了し、初期状態に戻り、またデータの要求を繰り返す。BUSYが発生した時は、BUSY制御回路40からSTM31に制御信号が送られ、データの送出を止める。制御信号の解除とともに、STM31が動き、データ送出を行う。
上述した従来のパケット送出制御装置の場合には、コントローラひとつを使用して要求を処理しているため、次の要求を処理するには、一つの処理が終了するまで待たねばならない。それを解決するために、RAMへの読み出し要求の競合解決による待ち時間を含めたRAMからの読み出しのレイテンシ、データ送出先のインターフェイス側のBUSY反映によるデータの送出停止および送出再開のタイミングを計算した上で、RAMの読み出しコントローラが隙間なくパケットを制御するためのタイミング制御回路を設計することが考えられるが、複雑な制御が必要となり、実現させるには多くの困難を克服しなければならないという課題があった。
特開2001-337861号公報(第4欄15行〜第7欄2行、図１、図４)
本発明は、インターフェイスへのパケット送出の制御とメモリへのデータ要求とデータ受取りを管理する複数のコントローラと、前記複数のコントローラのうち、どのコントローラを使用するかを選択する調停手段と、送出先の制御部のBUSY状態を把握するBUSY制御回路と、要求されるデータを格納するメモリを備えていることを特徴とする。
本発明によれば、隙間なくパケットを出すことができなくても制御が比較的容易なコントローラを複数個、及びコントローラ間の調停手段を備え、その上でコントローラを交互に動作させることで、パケットとパケットの隙間を容易に埋めることができる。また各コントローラは、他のコントローラの状態を意識することなく動作しており、インターフェイスにパケットを送信しているコントローラがインターフェイス側の都合でパケットが送出できず、コントローラの動作がとまっている時に、別のコントローラが動作することで次のデータをメモリから読み出すことができる。別のコントローラが、あらかじめ、データを読み出しているため、パケット送出再開時に、複雑な制御をすることなく連続してパケットを処理することができる。
従来のマルチコンピュータシステムの構成を示す概略図である。 従来のパケット送出制御装置の構成を示す図である。 従来のパケット送出制御装置の動作を説明するタイムチャートである。 本発明の実施形態に係るパケット送出制御装置の構成を示す図である。 本発明の実施形態に係るパケット送出制御装置の動作を説明するタイムチャートである。
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
図４は、本発明の実施形態に係るパケット送出制御装置の構成を示す図である。図４において本発明の実施形態に係るパケット送出制御装置は、インターフェイス(IF)部へのパケット送出の制御とRAMへのデータ要求及びデータ受取りを管理する複数のコントローラ部(CNTL0、CNTL1)130,230、複数のコントローラ部のうち、どのコントローラ部をRAMへのデータ要求及びデータの受け取りに使用するかを選択する第１のアービター回路101、複数のコントローラ部のうち、どのコントローラ部をIF部へのパケット送出に使用するかを選択する第２のアービター回路102、パケット送出先の制御部(図示せず)のビジー(BUSY)状態を把握するBUSY制御回路140、および、要求されるデータを格納するRAM(メモリ)150から構成されている。
本発明の実施形態に係るパケット送出制御装置の特徴は、制御が比較的容易なコントローラを複数個備え、且つ複数のコントローラ間の調停を行なう調停手段(アービター回路)を備えるようにした上で複数のコントローラを交互に動作させることにより送出先へのパケット送出停止のギャップを埋めることができるので、コントローラ多重化によってRAMからのパケット読み出しレイテンシを考慮せずに動作させることができる。
図４に示したコントローラ部(CNTL0、CNTL1)130,230は、内部にSTM(State-Machine)131,231を持ち、RAM150への要求のタイミング制御や、データの受取りを行いデータ長やエラーなどを判断して送出するパケットをRAM格納データから用意する。またSTM131,231は、制御信号またはタイミングでもって、ステート(State)を遷移させ、そのステートで行う処理を管理する。なおコントローラ部(CNTL0、CNTL1)130,230は、RAM150とのデータのやりとりのためにラッチ132,133、232,233を持っている。
アービター回路101,102は、コントローラ130,230と、RAM150、インターフェイスの間に存在し、RAM150への要求やRAM150からのデータ、インターフェイスへ送信するデータについて、どのコントローラへ送るか、または使用するかをセレクタ(selector)111,112にコントロール信号を与えて選択する。そこで第１のアービター回路101は、セレクタ(selector)111に指示してどのコントローラを使用するかを選択し選択したコントローラの信号を優先して処理し、第２のアービター回路102はセレクタ(selector)112に指示してどのコントローラを使用するかを選択し選択したコントローラの信号を優先して処理する。
またBUSY制御回路140は、インターフェイス(IF)側から送られてくる信号から、相手側インターフェイスのパケットの処理状態を判断し、ビジー(BUSY)を認識した時は、STM131,231にデータの送出を止めるよう働き掛ける。BUSY制御回路140は、例えばアップダウンカウンタで構成され、相手先の制御部に所定長のパケットデータを送信した場合にカウンタをアップし、相手先の制御部が送信された所定長のパケットデータを処理した場合にはカウンタをダウンし、アップ値が所定値に到達した場合には相手側の制御部のパケット処理が滞ったとしてビジー(BUSY)を認識する。
またRAM(メモリ)150は、要求されるデータを保持し、アドレスを指定して、読み出しの要求を受けることで、アドレスとくくりつけられたデータを読み出す。
図５は、本発明の実施形態に係るパケット送出制御装置の動作を説明するタイムチャートである。まず、図４に示された第１のアービター回路101により選択された第１のコントローラCNTL0(130)が動作を開始し、データの要求が可能になった時点で、CNTL0(130)のSTM0(131)が起動しIDLE(アイドル)(00)からST0に遷移する。第１のコントローラCNTL0(130)からRAM150へ読み出しの要求（CNTL0 RAMへのREQ(request)）を送ると、STM0(131)はST0からST1に遷移して、RAM150からの要求許可信号（CNTL0 RAMからのVLD(valid)）を待つ。このとき、複数のコントローラからの要求が競合した際には、第１のアービター回路101により、選択されたコントローラの要求が優先して処理される。
要求許可信号（CNTL0 RAMからのVLD）がRAM150から発行された時に、RAM150はデータの読み出し準備をし、一方、第１のコントローラCNTL0(130)のSTM0(131)はST1からST2に遷移してデータ（CNTL0 READ DATA）の受け取り準備を行う。第１のコントローラCNTL0(130)はRAM150から読み出されたデータ（READ DATA）を受け取り、STM0(131)がST2からST3に遷移するに従い、IF部へDATAを送出する(CNTL0 IFへの出力DATA)。
第２のコントローラCNTL1(230)は第１のコントローラCNTL0(130)が動作中からCNTL1(230)のSTM1(231)を起動することができ（CNTL1 STM1）、読み出し要求を発行することができる（CNTL１ RAMへのREQ(request)）。この間、CNTL1(230)のSTM1(231)はST1の状態で保持され、RAM150からの要求許可信号（CNTL1 RAMからのVLD(valid)）を待つ。第２のコントローラCNTL1(230)はRAM150からの要求許可信号が発行され、第１のコントローラCNTL0(130)がRAM150からデータを受け取り終わっていれば、第１のコントローラCNTL0(130)がIF部にデータを送出している最中に、RAM150からデータを読み出すことができる。そして、第１のコントローラCNTL0(130)のデータの送出終了とともに、第１のコントローラCNTL0(130)のSTM0(131)の動作も終了し、第２のコントローラCNTL1(230)のSTM1(231)がデータ送出を行うことが可能になる。
また図５に示すようにBUSY制御回路140からBUSYが発行された際は、IF部へのDATAの送信(CNTL0 IFへの出力DATA)は中断される。その間も別のコントローラ、図の例では第２のコントローラCNTL1(230)は動作が可能だが、IF部のDATA送信(CNTL1 IFへの出力DATA)は、第２のアービター回路102で選択された第１のコントローラCNTL0(130)の出力が完了してから送信される。
以上説明したように本発明によれば、読み出し要求時に、競合解決やRAM(メモリ)の読み出しレイテンシなどを考慮した複雑な制御を必要としないという利点を有する。
また本発明によれば、複数のコントローラを順番に動かすため、ひとつの要求を発行した後に、競合解決の待ち時間を含めたRAM(メモリ)の読み出しレイテンシを考慮せずに、競合解決後に別の要求を発行することができるという利点を有する。
さらに本発明によれば、送出側インターフェイスのBUSY状態による、パケット送出停止時に、別のコントローラからのRAM(メモリ)の読み出し要求を発行することができるという利点を有する。
上記ではシステムコントローラ(SC)での適用を説明したが、これへの適用に限定されず、他のコントローラ例えばメモリコントローラでの適用も可能である。

Claims (8)

  1. インターフェイスへのパケット送出の制御とメモリへのデータ要求とデータ受取りを管理する複数のコントローラと、前記複数のコントローラのうち、どのコントローラを使用するかを選択する調停手段と、パケット送出先の制御部のBUSY状態を把握するBUSY制御回路と、要求されるデータを格納するメモリを備えていることを特徴とするパケット送出制御装置。
  2. 前記コントローラは、制御信号またはタイミングでもって、ステートを遷移させ、そのステートで行う処理を管理するステートマシーンを有し、該ステートマシーンが前記メモリへの要求のタイミング制御や、データの受取りを行いデータ長やエラーなどを判断して送出するパケットをメモリデータから用意することを特徴とする請求項１記載のパケット送出制御装置。
  3. 前記調停手段は、前記コントローラ、前記メモリ、前記インターフェイスの間に存在し、前記メモリへの要求や前記メモリからのデータ、前記インターフェイスへ送信するデータについて、どのコントローラへ送るか、または使用するかを選択することを特徴とする請求項１記載のパケット送出制御装置。
  4. 前記調停手段は、第１と第２のアービター回路を有し、前記第１のアービター回路は、メモリ側のセレクタに指示してどのコントローラを使用するかを選択し選択したコントローラの信号を優先して処理し、前記第２のアービター回路は、パケット送出側のセレクタに指示してどのコントローラを使用するかを選択し選択したコントローラの信号を優先して処理することを特徴とする請求項３記載のパケット送出制御装置。
  5. 前記BUSY制御回路は、前記インターフェイス側から送られてくる信号から、相手側インターフェイスのパケットの処理状態を判断し、BUSYを認識した時は、前記コントローラにデータの送出を止めるよう働き掛けることを特徴とする請求項１記載のパケット送出制御装置。
  6. 前記BUSY制御回路は、アップダウンカウンタで構成されていることを特徴とする請求項５記載のパケット送出制御装置。
  7. 調停手段により選択されたコントローラが動作を開始する過程と、データの要求が可能になった時点で、前記コントローラ内のステートマシーンが起動しアイドル状態から第１のステートに遷移して前記コントローラからメモリへ読み出しの要求を送る過程と、前記メモリからの要求許可信号が前記メモリから発行された時に前記ステートマシーンが第１のステートから第２のステートに遷移して前記メモリからデータの受け取り準備をする過程と、前記メモリから読み出されたデータを受け取り、前記ステートマシーンが第２ステートから第３のステートへ遷移することに従い、前記コントローラからインターフェイスにデータを送出する過程と、BUSY制御回路からBUSYが発行された際は、前記インターフェイスへのデータ送出を中断する過程と、
    を含むことを特徴とするパケット送出制御方法。
  8. 前記調停手段により選択されなかったコントローラが前記調停手段により選択されたコントローラが動作中に動作を開始する過程と、前記調停手段により選択されなかったコントローラのステートマシーンを起動して読み出し要求を発行するとともに該ステートマシーンがアイドル状態から第１のステートに遷移して待機する過程と、前記メモリからの要求許可信号が発行され、前記調停手段により選択されたコントローラが前記メモリからデータを受け取り終わっていれば、前記調停手段により選択されたコントローラがインターフェイスにデータを送出している最中に、前記調停手段により選択されなかったコントローラが前記メモリからデータを読み出す過程と、
    を含むことを特徴とする請求項７記載のパケット送出制御方法。
JP2008501558A 2006-02-24 2006-02-24 データ転送装置、データ転送システム及びデータ転送装置の制御方法 Expired - Fee Related JP4856695B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/303496 WO2007097006A1 (ja) 2006-02-24 2006-02-24 パケット送出制御装置および方法

Publications (2)

Publication Number Publication Date
JPWO2007097006A1 true JPWO2007097006A1 (ja) 2009-07-09
JP4856695B2 JP4856695B2 (ja) 2012-01-18

Family

ID=38437066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008501558A Expired - Fee Related JP4856695B2 (ja) 2006-02-24 2006-02-24 データ転送装置、データ転送システム及びデータ転送装置の制御方法

Country Status (3)

Country Link
US (1) US8090915B2 (ja)
JP (1) JP4856695B2 (ja)
WO (1) WO2007097006A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2006773A4 (en) * 2006-03-10 2011-10-05 Panasonic Corp INTEGRATED CIRCUIT AND INTEGRATED CIRCUIT SYSTEM
US9178889B2 (en) * 2013-09-27 2015-11-03 Paypal, Inc. Systems and methods for pairing a credential to a device identifier

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06131244A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 共有メモリの非同期アクセス方式
JPH0962640A (ja) * 1995-08-18 1997-03-07 Yaskawa Electric Corp 共有メモリのアクセス制御方法
JP2001101128A (ja) * 1999-09-27 2001-04-13 Toshiba Corp データ処理装置
JP2001337861A (ja) * 2000-05-29 2001-12-07 Oki Data Corp メモリ制御方法及びｓｄｒａｍ制御方法
JP2002366511A (ja) * 2001-06-11 2002-12-20 Nec Eng Ltd バス調停回路
JP2003006173A (ja) * 2001-04-18 2003-01-10 Matsushita Electric Works Ltd 情報処理装置
JP2003316717A (ja) * 2002-04-23 2003-11-07 Matsushita Electric Works Ltd 情報処理装置
JP2005510798A (ja) * 2001-11-29 2005-04-21 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 高速チップ間インタフェースプロトコル
JP2005275730A (ja) * 2004-03-24 2005-10-06 Seiko Epson Corp ネットワークデバイスシステム及び当該システムに用いられるハードウェア書換プログラム、ハードウェア書き換え方法、並びにホストコンピュータ、ネットワークデバイス

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0589065A (ja) * 1991-09-26 1993-04-09 Toshiba Corp 分散データベース管理システム
JP3525506B2 (ja) * 1994-09-02 2004-05-10 株式会社日立製作所 バスアービトレーション装置及び方法
JPH0895908A (ja) * 1994-09-26 1996-04-12 Mitsubishi Heavy Ind Ltd バス制御装置
US6370145B1 (en) * 1997-08-22 2002-04-09 Avici Systems Internet switch router
US6285679B1 (en) * 1997-08-22 2001-09-04 Avici Systems, Inc. Methods and apparatus for event-driven routing
US6674786B1 (en) 1999-04-23 2004-01-06 Sankyo Seiki Mfg. Co., Ltd. Data demodulation
JP2001175520A (ja) * 1999-12-17 2001-06-29 Hitachi Kokusai Electric Inc データ複製システム及びデータ複製方法
JP4124579B2 (ja) * 2001-05-23 2008-07-23 株式会社ルネサステクノロジ バス制御システム
JP3732139B2 (ja) * 2001-10-29 2006-01-05 三菱電機株式会社 メモリ制御回路及びメモリバスの調停方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06131244A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 共有メモリの非同期アクセス方式
JPH0962640A (ja) * 1995-08-18 1997-03-07 Yaskawa Electric Corp 共有メモリのアクセス制御方法
JP2001101128A (ja) * 1999-09-27 2001-04-13 Toshiba Corp データ処理装置
JP2001337861A (ja) * 2000-05-29 2001-12-07 Oki Data Corp メモリ制御方法及びｓｄｒａｍ制御方法
JP2003006173A (ja) * 2001-04-18 2003-01-10 Matsushita Electric Works Ltd 情報処理装置
JP2002366511A (ja) * 2001-06-11 2002-12-20 Nec Eng Ltd バス調停回路
JP2005510798A (ja) * 2001-11-29 2005-04-21 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 高速チップ間インタフェースプロトコル
JP2003316717A (ja) * 2002-04-23 2003-11-07 Matsushita Electric Works Ltd 情報処理装置
JP2005275730A (ja) * 2004-03-24 2005-10-06 Seiko Epson Corp ネットワークデバイスシステム及び当該システムに用いられるハードウェア書換プログラム、ハードウェア書き換え方法、並びにホストコンピュータ、ネットワークデバイス

Also Published As

Publication number Publication date
US8090915B2 (en) 2012-01-03
US20080304505A1 (en) 2008-12-11
JP4856695B2 (ja) 2012-01-18
WO2007097006A1 (ja) 2007-08-30

Similar Documents

Publication Publication Date Title
JP5456743B2 (ja) スイッチマトリックス経由のデータ転送を改善するフロー制御方法
US7640374B2 (en) Data transfer apparatus by direct memory access controller
EP2548127B1 (en) Requests and data handling in a bus architecture
EP0706137A1 (en) Queued arbitration mechanism for data processing system
US7975090B2 (en) Method for efficient I/O controller processor interconnect coupling supporting push-pull DMA read operations
KR100644596B1 (ko) 버스 시스템 및 그 버스 중재방법
JP2008276391A (ja) メモリアクセス制御装置
JP6129976B2 (ja) 高効率アトミック演算を使用した方法および装置
JP4184614B2 (ja) バスシステム及びその実行順序の調整方法
JP2007026366A (ja) メモリコントローラ
JP4856695B2 (ja) データ転送装置、データ転送システム及びデータ転送装置の制御方法
JP2007172112A (ja) メモリコントローラ
JP2011065359A (ja) メモリシステム
WO2007039933A1 (ja) 演算処理装置
JP4151362B2 (ja) バス調停方式、データ転送装置、及びバス調停方法
JP2000357148A (ja) データ転送装置およびその制御方法ならびに印刷システム
JP2007264751A (ja) データ転送制御装置
JP2014241124A (ja) 排他制御システム
JP2004355271A (ja) データ転送システム
JPH06332848A (ja) データ転送方式
JP3317150B2 (ja) 情報処理装置
JP2003242131A (ja) リソース制御装置及び方法
KR970004524B1 (ko) 팬디드 프로토콜 버스상에서의 중첩된 데이타 전송장치
KR100583455B1 (ko) 프로그램 가능한 간단한 하드웨어 구조를 갖는 버스 중재기
JP5028817B2 (ja) バスシステム

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110527

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110928

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20111007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111025

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111028

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees