JP2003006173A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ネットワーク上で転送されるデータをデータ
転送の障害とならないように高速に処理することができ
る情報処理装置を提供する。 【解決手段】 ＣＰＵ２がネットワーク１を介して転送
されるデータの中から処理対象となるデータを抽出し、
ステートマシン３６がバススイッチ３７を用いてＣＰＵ
２のＩ／Ｆ部３１とバンクメモリ４ａ，４ｂのＩ／Ｆ部
３５ａ，３５ｂとを接続し、処理対象となるデータをバ
ンクメモリ４ａ，４ｂに記憶し、ステートマシン３６が
バススイッチ３７を用いてバンクメモリ４ａ，４ｂのＩ
／Ｆ部３５ａ，３５ｂと演算エンジン３４ａ〜３４ｃの
Ｉ／Ｆ部３３ａ〜３３ｃとを接続し、演算エンジン３４
ａ〜３４ｃがバンクメモリ４ａ，４ｂに記憶されている
データを処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ネットワークを介
して転送されるデータの中から処理対象となるデータを
処理する情報処理装置に関するものである。

【０００２】

【従来の技術】近年、インターネット等のネットワーク
の普及に伴い、ネットワークを用いた種々のサービスが
行われている。このようなサービスを利用する際、アク
セスするユーザを特定するために認証処理が行われた
り、セキュリティーを確保するためにデータを暗号化し
て転送したり、暗号化されたデータを復号化することが
一般に行われるようになっている。

【０００３】上記の暗号処理及び認証処理を行う従来の
暗号認証装置としては、例えば、一つ又は複数のＣＰＵ
（中央演算処理装置）と所定のプログラムとを用いてソ
フトウエアにより暗号処理及び認証処理を行うものがあ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ようにソフトウエアを用いて暗号処理及び認証処理を行
う場合、暗号処理及び認証処理に長時間を要し、データ
を高速に処理することができない。すなわち、近年では
転送技術の進歩によりネットワーク上でデータを高速に
転送することができるが、上記のソフトウエアによる暗
号処理及び認証処理を用いたのでは、暗号処理及び認証
処理がネットワーク上のデータ転送のボトルネックとな
ることが頻繁に発生し、ネットワーク上でのデータ転送
の障害となっている。

【０００５】本発明の目的は、ネットワーク上で転送さ
れるデータをデータ転送の障害とならないように高速に
処理することができる情報処理装置を提供することであ
る。

【０００６】

【課題を解決するための手段】本発明に係る情報処理装
置は、ネットワークを介して転送されるデータの中から
処理対象となるデータを処理する情報処理装置であっ
て、処理対象となるデータを受け、所定のプログラムを
実行することにより装置全体の動作を制御する演算処理
手段と、入力されるデータに所定の処理を行うために専
用に設けられた複数の専用処理手段と、演算処理手段又
は専用処理手段から出力されるデータを記憶する記憶手
段と、演算処理手段又は複数の専用処理手段と記憶手段
との間の接続状態を切り替える切り替え手段とを備える
ものである。

【０００７】本発明に係る情報処理装置においては、所
定のプログラムを実行することにより装置全体の動作を
制御する演算処理手段がネットワークを介して転送され
るデータの中から処理対象となるデータを受け、切り替
え手段が演算処理手段と記憶手段とを接続し、演算処理
手段が処理対象となるデータを記憶手段に記憶させるこ
とができる。次に、切り替え手段が記憶手段と専用処理
手段とを接続し、所定の処理を行うために専用に設けら
れた専用処理手段が記憶手段に記憶されているデータを
処理することができる。

【０００８】したがって、専用のハードウエアを用いて
高速にデータを処理することができるとともに、並列処
理が可能な場合は複数の専用処理手段により並列処理す
ることができ、より高速にデータを処理することができ
る。この結果、ネットワーク上で転送されるデータをデ
ータ転送の障害とならないように高速に処理することが
できる。

【０００９】記憶手段は、演算処理手段又は専用処理手
段から出力されるデータを記憶する複数の記憶手段を含
み、切り替え手段は、演算処理手段又は複数の専用処理
手段と複数の記憶手段との間の接続状態を切り替えるこ
とが好ましい。

【００１０】この場合、複数の記憶手段の一つが使用さ
れている場合でも、他の記憶手段を用いてデータを処理
することができるので、より高速にデータを処理するこ
とができる。

【００１１】複数の専用処理手段は、所定の暗号処理を
行うために専用に設けられた複数の専用暗号処理手段を
含むことが好ましい。

【００１２】この場合、複数の専用暗号処理手段を用い
て上記のように暗号処理を並列に行うことができるの
で、暗号処理を高速に行うことができる。

【００１３】複数の専用処理手段は、所定の暗号処理を
行うために専用に設けられた専用暗号処理手段と、所定
の認証処理を行うために専用に設けられた専用認証処理
手段とを含むことが好ましい。

【００１４】この場合、専用暗号処理手段及び専用認証
処理手段を用いて暗号処理及び認証処理を並列に行うこ
とができるので、より高速にデータを処理することがで
きる。

【００１５】専用処理手段ごとに設けられ、専用処理手
段と切り替え手段との間のインターフェースを行う複数
の処理用インターフェース手段をさらに備え、処理用イ
ンターフェース手段は、切り替え手段側のインターフェ
ースに共通化されたプロトコルを用いることが好まし
い。

【００１６】この場合、切り替え手段側のインターフェ
ースを共通化しているので、新たな処理方式等を採用し
た専用処理手段を用いる場合でも、変更すべき部分が処
理用インターフェース手段の切り替え手段側を超えるこ
とがなく、専用処理手段の変更を容易に行うことができ
る。

【００１７】記憶手段ごとに設けられ、記憶手段と切り
替え手段との間のインターフェースを行う記憶用インタ
ーフェース手段をさらに備え、記憶用インターフェース
手段は、切り替え手段側のインターフェースに共通化さ
れたプロトコルを用いることが好ましい。

【００１８】この場合、切り替え手段側のインターフェ
ースを共通化しているので、新たなアーキテクチャ等を
採用した記憶手段を用いる場合でも、変更すべき部分が
記憶用インターフェース手段の切り替え手段側を超える
ことがなく、記憶手段の変更を容易に行うことができ
る。

【００１９】切り替え手段は、専用処理手段の処理状態
を示す処理状態情報及び記憶手段の記憶状態を示す記憶
状態情報を記憶し、記憶した処理状態情報及び記憶状態
情報に応じて演算処理手段又は複数の専用処理手段と記
憶手段との間の接続状態を切り替えることが好ましい。

【００２０】この場合、処理状態情報及び記憶状態情報
に応じて演算処理手段又は複数の専用処理手段と記憶手
段との間の接続状態を切り替えているので、正常なデー
タ処理を妨げることなく、演算処理手段又は複数の専用
処理手段と記憶手段との間の接続状態を切り替えて高速
にデータを処理することができる。

【００２１】演算処理手段は、記憶手段の中から書き込
み可能な記憶手段を切り替え手段に問い合わせ、切り替
え手段は、演算処理手段からの問い合わせに応じて書き
込み可能な記憶手段の一つを演算処理手段に通知すると
ともに、通知した記憶手段と演算処理手段とを接続する
ことが好ましい。

【００２２】この場合、書き込み可能な記憶手段がある
ことを演算処理手段に通知するとともに、通知した記憶
手段と演算処理手段とを接続しているので、演算処理手
段が一度アクセスするだけで書き込み可能な記憶手段の
確認及び切り替え手段の設定を行うことができ、記憶手
段へのデータ書き込み処理におけるオーバーヘッドを軽
減することができる。

【００２３】切り替え手段は、演算処理手段から記憶手
段に記憶されているデータに対する処理要求を受けた場
合、当該データを処理すべき専用処理手段が処理可能な
状態になった後に当該専用処理手段と当該記憶手段とを
接続することが好ましい。

【００２４】この場合、演算処理手段から処理要求を受
けたデータを処理すべき専用処理手段が処理可能な状態
になった後に専用処理手段と記憶手段とを接続している
ので、処理要求を受けたときに専用処理手段がすぐに処
理できない場合でも、演算処理手段は１回の処理要求を
発するだけで、専用処理手段が処理可能な状態になった
後に記憶手段から専用処理手段へデータを転送して処理
することができ、演算処理手段のソフトウエアによる処
理を簡略化することができる。

【００２５】専用処理手段ごとに設けられ、当該専用処
理手段の処理が終了したことを示す処理終了通知信号を
切り替え手段へ出力する処理管理手段をさらに備え、切
り替え手段は、処理終了通知信号により専用処理手段の
処理が終了したことを検知した場合、処理終了通知信号
を取り消すことを指示する処理終了通知取り消し信号を
処理管理手段へ出力し、処理管理手段は、処理終了通知
取り消し信号に応じて処理終了通知信号を取り消すこと
が好ましい。

【００２６】この場合、切り替え手段が処理終了通知信
号を検知して処理終了通知取り消し信号を処理管理手段
へ出力し、処理管理手段が処理終了通知取り消し信号に
応じて処理終了通知信号を取り消しているので、切り替
え手段が複数の専用処理手段の処理終了を確実に把握す
ることができる。

【００２７】切り替え手段は、記憶手段ごとに当該記憶
手段に記憶されているデータの専用処理手段による処理
が終了したことを示す処理終了情報を記憶し、記憶され
ている処理終了情報が処理終了を示す場合、演算処理手
段に割り込み要求信号を出力し、演算処理手段は、割り
込み要求信号を受けた場合、当該処理終了情報に対応す
る記憶手段からデータを読み出し、切り替え手段は、演
算処理手段が記憶手段からのデータの読み出し動作を開
始した後に割り込み要求信号を取り消すとともに、当該
記憶手段に対して記憶されている処理終了情報を取り消
し、さらに、演算処理手段がデータの読み出し動作を完
了した後に、記憶されている他の処理終了情報が処理終
了を示す場合、演算処理手段に割り込み要求信号を出力
することが好ましい。

【００２８】この場合、記憶されている処理終了情報が
処理終了を示すときに、切り替え手段が演算処理手段に
割り込み要求信号を出力し、演算処理手段が処理終了情
報に対応する記憶手段からデータを読み出す。このと
き、切り替え手段が割り込み要求信号を取り消すととも
に、処理終了情報を取り消す。次に、演算処理手段がデ
ータの読み出し動作を完了した後に、他の処理終了情報
が処理終了を示す場合、切り替え手段が演算処理手段に
割り込み要求信号を再度出力している。このようにし
て、演算処理手段の読み出し動作を妨げることなく、処
理終了情報ごとに割り込み要求信号を出力することがで
きるので、処理が終了したデータを各記憶手段から演算
処理手段へ確実に読み出すことができる。

【００２９】演算処理手段は、記憶手段の中から読み出
し可能な記憶手段を切り替え手段に問い合わせ、切り替
え手段は、演算処理手段からの問い合わせに応じて読み
出し可能な記憶手段の一つを演算処理手段に通知すると
ともに、通知した記憶手段と演算処理手段とを接続する
ことが好ましい。

【００３０】この場合、読み出し可能な記憶手段がある
ことを演算処理手段に通知するとともに、通知した記憶
手段と演算処理手段とを接続しているので、演算処理手
段が一度アクセスするだけで読み出し可能な記憶手段の
確認及び切り替え手段の設定を行うことができ、記憶手
段からのデータ読み出し処理におけるオーバーヘッドを
軽減することができる。

【００３１】切り替え手段は、演算処理手段が記憶手段
に記憶されているデータを読み出して当該データを確認
するための確認モードにおいて、演算処理手段がデータ
を読み出した記憶手段に対して記憶している各情報を変
化させないことが好ましい。

【００３２】この場合、確認モードにおいて演算処理手
段がデータを読み出しても、切り替え手段は読み出した
記憶手段に対して記憶している各情報を変化させないの
で、通常の動作に影響を与えることなく、記憶手段に記
憶されているデータを読み出して当該データを確認する
ことができる。

【００３３】切り替え手段は、専用処理手段が記憶手段
に記憶されているデータを処理できない場合、専用処理
手段が記憶手段に記憶されているデータを処理できない
ことを演算処理手段に通知し、演算処理手段は、他の専
用処理手段が処理可能なデータを記憶手段に記憶させる
ことが好ましい。

【００３４】この場合、記憶手段に格納されているデー
タを処理すべき専用処理手段が空いていない場合でも、
記憶手段のデータを他の処理のデータに書き替えること
ができるので、記憶手段に記憶されている他の処理のデ
ータを他の専用処理手段により処理することができ、専
用処理手段を並列に動作させて処理を高速化することが
できる。

【００３５】切り替え手段は、専用処理手段が記憶手段
に記憶されているデータを処理できない場合、他の専用
処理手段により現在可能な処理を演算処理手段に通知
し、演算処理手段は、通知された処理が行われるデータ
を記憶手段に記憶させることが好ましい。

【００３６】この場合、演算処理手段は、どの処理が現
在実行可能であるかを直接知ることができるので、処理
可能なデータを記憶手段に転送することができ、処理で
きないデータの無駄な転送を防止することができるとと
もに、確実にデータ処理を行うことができる。

【００３７】記憶手段は、複数の専用処理手段及び切り
替え手段とともに一つの集積回路により構成されること
が好ましい。

【００３８】この場合、記憶手段が複数の専用処理手段
及び切り替え手段とともに一つの集積回路により構成さ
れているので、記憶手段と切り替え手段との間のインタ
ーフェースを高速化することができる。

【００３９】演算処理手段は、複数の専用処理手段及び
切り替え手段とともに一つの集積回路により構成される
ことが好ましい。

【００４０】この場合、演算処理手段が複数の専用処理
手段及び切り替え手段とともに一つの集積回路により構
成されているので、演算処理手段と切り替え手段との間
のインターフェースを高速化することができる。

【００４１】

【発明の実施の形態】以下、本発明の一実施の形態によ
る情報処理装置の一例として暗号認証回路について図面
を参照しながら説明する。図１は、本発明の第１の実施
の形態による暗号認証回路の構成を示すブロック図であ
る。

【００４２】図１に示す暗号認証回路は、ＣＰＵ（中央
演算処理装置）２、ＡＳＩＣ（Application Specific I
ntegrated Circuit）３及びバンクメモリ４ａ，４ｂを
備える。ＣＰＵ２は、メインメモリ２１を含む。ＡＳＩ
Ｃ３は、Ｉ／Ｆ（インターフェース）部３１，３３ａ〜
３３ｃ，３５ａ，３５ｂ、メインコントローラ３２及び
演算エンジン３４ａ〜３４ｃを含む。メインコントロー
ラ３２は、ステートマシン３６及びバススイッチ３７を
含む。ステートマシン３６は、レジスタ部３８を含む。

【００４３】ＣＰＵ２は、ネットワークに接続するため
のネットワークインターフェース機能を備えた汎用ネッ
トワークプロセッサ等から構成され、ネットワーク１及
びＡＳＩＣ３に接続される。なお、ネットワーク１とし
ては、例えば、インターネット、イントラネット等の種
々のネットワークを用いることができる。

【００４４】ＣＰＵ２は、所定のプログラムを実行する
ことにより、装置全体の動作を制御するとともに、ネッ
トワーク１を介して転送されるデータから暗号処理（暗
号化処理及び復号化処理）及び／又は認証処理の対象と
なるデータを抽出し、抽出したデータをメインメモリ２
１に記憶させる。また、ＣＰＵ２は、所定のプログラム
を実行することにより、暗号処理及び認証処理の対象と
ならないデータに対して当該データに対する通常の処理
を行う。

【００４５】ＡＳＩＣ３は、暗号処理及び／又は認証処
理の特定用途に対して設計された１チップの集積回路か
ら構成され、ＣＰＵ２の制御の下、ＣＰＵ２から出力さ
れるデータに対して暗号処理及び／又は認証処理を行
い、処理後のデータをＣＰＵ２へ出力する。なお、ＡＳ
ＩＣ３内の各ブロックは、上記のように１チップのＡＳ
ＩＣにより構成される例に特に限定されず、各ブロック
を個別回路により構成してもよい。

【００４６】Ｉ／Ｆ部３１は、ＣＰＵ２とメインコント
ローラ３２との間のインターフェースを行い、ＣＰＵ２
とバススイッチ３７との間でのデータ転送を制御した
り、ＣＰＵ２とステートマシン３６との間での各制御信
号等の入出力を制御する。なお、ＣＰＵ２とメインコン
トローラ３２とを直接接続できる場合はＩ／Ｆ部３１を
省略することも可能である。

【００４７】メインコントローラ３２は、動作状態に応
じて、バンクメモリ４ａ，４ｂに接続されているＩ／Ｆ
部３５ａ，３５ｂとＣＰＵ２に接続されているＩ／Ｆ部
３１又は演算エンジン３４ａ〜３４ｃに接続されている
Ｉ／Ｆ部３３ａ〜３３ｃとの間の接続状態を切り替える
ことにより、バンクメモリ４ａ，４ｂとＣＰＵ２又は演
算エンジン３４ａ〜３４ｃとの間の接続状態を切り替え
る。

【００４８】Ｉ／Ｆ部３３ａ〜３３ｃは、演算エンジン
３４ａ〜３４ｃごとに設けられる。Ｉ／Ｆ部３３ａは、
メインコントローラ３２と演算エンジン３４ａとの間の
インターフェースを行い、メインコントローラ３２と演
算エンジン３４ａとの間でのデータ転送を制御したり、
メインコントローラ３２との間で各制御信号等を入出力
する。Ｉ／Ｆ部３３ｂ，３３ｃも、Ｉ／Ｆ部３３ａと同
様に構成され、メインコントローラ３２と各演算エンジ
ン３４ｂ，３４ｃとの間のインターフェースを行う。

【００４９】また、Ｉ／Ｆ部３３ａ〜３３ｃは、メイン
コントローラ３２側に同一のプロトコルを用いてメイン
コントローラ３２側のインターフェースを共通化してい
る。したがって、新たな処理方式等を採用した演算エン
ジンを用いる場合でも、変更すべき部分がＩ／Ｆ部３３
ａ〜３３ｃのメインコントローラ３２側を超えることが
なく、演算エンジンの変更を容易に行うことができる。

【００５０】演算エンジン３４ａ〜３４ｃは、例えば、
暗号処理及び／又は認証処理を行うための専用のハード
ウエアにより構成され、本実施の形態では、例えば、演
算エンジン３４ａ，３４ｂは、暗号処理を行うための専
用の暗号回路であり、演算エンジン３４ｃは、認証処理
を行うための専用の認証回路である。

【００５１】なお、演算エンジン３４ａ〜３４ｃが行う
処理は、上記の暗号処理及び認証処理に特に限定され
ず、他の処理を行うようにしてもよい。また、演算エン
ジンの数も、上記の例に特に限定されず、２個又は４個
以上の演算エンジンを用いてもよい。また、暗号回路及
び認証回路の数も、上記の例に特に限定されず、それぞ
れ２個以上設けたり、種々の数に変更可能であり、ま
た、暗号回路又は認証回路のみにより構成してもよい。

【００５２】Ｉ／Ｆ部３５ａ，３５ｂは、バンクメモリ
４ａ，４ｂごとに設けられる。Ｉ／Ｆ部３５ａは、メイ
ンコントローラ３２とバンクメモリ４ａとの間のインタ
ーフェースを行い、メインコントローラ３２とバンクメ
モリ４ａとの間でのデータ転送等を制御する。Ｉ／Ｆ部
３５ｂも、Ｉ／Ｆ部３５ａと同様に構成され、メインコ
ントローラ３２とバンクメモリ４ｂとの間のインターフ
ェースを行う。

【００５３】また、Ｉ／Ｆ部３５ａ，３５ｂは、メイン
コントローラ３２側に同一のプロトコルを用いてメイン
コントローラ３２側のインターフェースを共通化してい
る。したがって、新たなアーキテクチャ等を採用したバ
ンクメモリを用いる場合でも、変更すべき部分がＩ／Ｆ
部３５ａ，３５ｂのメインコントローラ３２側を超える
ことがなく、バンクメモリの変更を容易に行うことがで
きる。

【００５４】バンクメモリ４ａ，４ｂは、処理対象とな
るデータ又は処理後のデータを一時的に記憶する処理用
メモリである。なお、バンクメモリの数は、上記の例に
特に限定されず、１個又は３個以上のバンクメモリを用
いてもよい。

【００５５】ステートマシン３６は、レジスタ部３８に
格納されている各種フラグ等を参照して所定のクロック
信号に同期して後述する各ステートに順次遷移し、各ス
テートに応じてバススイッチ３７の接続状態を制御する
とともに、演算エンジン３４ａ〜３４ｃ等の動作を制御
する。

【００５６】図２は、図１に示すステートマシン３６の
各ステートの一例を示す状態遷移図である。図２に示す
ＩＤＬＥは、初期状態すなわちＣＰＵ２及びＩ／Ｆ部３
３ａ〜３３ｃ（演算エンジン３４ａ〜３４ｃ）等からの
制御信号の待ち状態を示している。ＳＵＷＴ＿Ａ１，Ｓ
ＵＷＴ＿Ａ２，ＳＵＷＴ＿Ａ３，ＳＵＷＴ＿Ｆは、バン
クメモリ４ａ，４ｂの書き込み状態を示す。ＦＵ＿Ｒ
Ｑ，ＦＵ＿Ａは、データ処理開始状態を示す。ＦＵ＿Ｆ
１，ＦＵ＿Ｆ２は、データ処理完了状態を示す。ＳＥＴ
＿ＩＲＱは、データ処理完了に伴う割り込み要求信号の
発生状態を示す。ＳＵＲＤ＿Ａ１，ＳＵＲＤ＿Ａ２，Ｓ
ＵＲＤ＿Ａ３，ＳＵＲＤ＿Ｆは、バンクメモリ４ａ，４
ｂの読み出し状態を示す。これらの各ステートが図２に
示すように遷移され、各ステートに応じた動作を行うよ
うにステートマシン３６がバススイッチ３７及び演算エ
ンジン３４ａ〜３４ｃ等を制御する。

【００５７】再び、図１を参照して、バススイッチ３７
は、バンクメモリ４ａ，４ｂに接続されているＩ／Ｆ部
３５ａ，３５ｂとＣＰＵ２に接続されているＩ／Ｆ部３
１又は演算エンジン３４ａ〜３４ｃに接続されているＩ
／Ｆ部３３ａ〜３３ｃとの間の接続状態を切り替えるマ
ルチプレクサ（図示省略）等から構成され、ステートマ
シン３６の制御の下、バンクメモリ４ａ，４ｂとＣＰＵ
２又は演算エンジン３４ａ〜３４ｃとの間の接続状態を
切り替える。

【００５８】本実施の形態では、ＣＰＵ２が演算処理手
段に相当し、演算エンジン３４ａ〜３４ｃが専用処理手
段に相当し、バンクメモリ４ａ，４ｂが記憶手段に相当
し、メインコントローラ３２が切り替え手段に相当す
る。また、演算エンジン（暗号回路）３４ａ，３４ｂが
専用暗号処理手段に相当し、演算エンジン（認証回路）
３４ｃが専用認証処理手段に相当し、Ｉ／Ｆ部３３ａ〜
３３ｃが処理用インターフェース手段及び処理管理手段
に相当し、Ｉ／Ｆ部３５ａ，３５ｂが記憶用インターフ
ェース手段に相当する。

【００５９】次に、上記のように構成された暗号認証回
路の動作について説明する。まず、ＣＰＵ２は、ネット
ワーク１を介して転送されるデータの中から処理対象と
なるデータを抽出し、抽出したデータをメインメモリ２
１に記憶する。次に、ＣＰＵ２は、Ｉ／Ｆ部３１を介し
てステートマシン３６を参照し、ＡＳＩＣ３に処理させ
るデータを書き込み可能なバンクメモリを確認する。

【００６０】ここで、バンクメモリ４ａが書き込み可能
なバンクメモリである場合、ステートマシン３６は、バ
ススイッチ３７によりＩ／Ｆ部３１とＩ／Ｆ部３５ａと
を接続する。次に、ＣＰＵ２は、処理すべきデータをＩ
／Ｆ部３１、バススイッチ３７及びＩ／Ｆ部３５ａを介
してバンクメモリ４ａへ転送し、処理すべきデータをバ
ンクメモリ４ａに記憶させる。

【００６１】処理すべきデータがバンクメモリ４ａに書
き込まれた後、ＣＰＵ２は、バンクメモリ４ａに記憶さ
れているデータの処理を開始するようにＩ／Ｆ部３１を
介してステートマシン３６に指示する。次に、ステート
マシン３６は、バンクメモリ４ａに記憶されているデー
タを処理可能な演算エンジンを検索する。

【００６２】例えば、データが暗号化処理を行うべきデ
ータであり、演算エンジン３４ａが当該データを処理可
能な場合、ステートマシン３６は、バススイッチ３７の
接続状態を切り替えてＩ／Ｆ部３５ａとＩ／Ｆ部３３ａ
とを接続する。次に、バンクメモリ４ａは、処理すべき
データをＩ／Ｆ部３５ａ、バススイッチ３７及びＩ／Ｆ
部３３ａを介して演算エンジン３４ａへ転送し、演算エ
ンジン３４ａは、転送されたデータを順次暗号化処理し
て処理後のデータをバンクメモリ４ａに記憶させる。

【００６３】演算エンジン３４ａによる処理が終了する
と、ステートマシン３６は、バススイッチ３７の接続状
態を切り替えてＩ／Ｆ部３５ａとＩ／Ｆ部３１とを接続
する。次に、ＣＰＵ２は、Ｉ／Ｆ部３５ａ、バススイッ
チ３７及びＩ／Ｆ部３１を介してバンクメモリ４ａから
処理後のデータを読み出す。

【００６４】上記のように、ＣＰＵ２がバンクメモリ４
ａ，４ｂの一つへ処理すべきデータを書き込み、演算エ
ンジン３４ａ〜３４ｃの一つがデータを処理し、ＣＰＵ
２が処理後のデータをバンクメモリ３４ａ〜３４ｃの一
つから読み出すことにより一連の処理が完了する。

【００６５】上記の処理の場合、バンクメモリに処理す
べきデータを書き込み、書き込んだデータが処理されて
バンクメモリから処理後のデータが読み出される前に、
同じバンクメモリに他のデータを書き込んでしまうと、
処理後のデータが失われてしまう。このとき、ＣＰＵに
より書き込み可能なバンクメモリを常に監視しようとす
ると、ＣＰＵのソフトウエアによる処理が煩雑となる。
このため、本実施の形態では、以下のようにして、この
ような問題を解決している。

【００６６】すなわち、ステートマシン３６は、各バン
クメモリ４ａ，４ｂの記憶状態を示す記憶状態情報とし
て、バンクメモリ４ａ，４ｂごとにメモリビジーフラグ
をレジスタ部３８に格納している。

【００６７】具体的には、処理すべきデータがバンクメ
モリ４ａ，４ｂに書き込まれると、ステートマシン３６
は、ビジー状態としてメモリビジーフラグを“１”に設
定する。また、ステートマシン３６は、書き込まれたデ
ータが処理されて当該バンクメモリから処理後のデータ
が読み出されるまでメモリビジーフラグを“１”に保持
し、処理後のデータが読み出された後、書き込み可能な
状態としてメモリビジーフラグを“０”に変更する。

【００６８】図３は、メモリビジーフラグの一例を示す
タイミングチャートである。図３に示すように、ステー
トマシン３６がクロック信号ＣＬＫに同期してステート
ＳＴＡＴＥを順次遷移させ、ステートＳＴＡＴＥがバン
クメモリ４ａへのデータ書き込み開始を示すＳＵＷＴ＿
Ａ１になったときに、ステートマシン３６は、バンクメ
モリ４ａに対するメモリビジーフラグＳＵ１ＢＵＳＹを
“１”に変化させる。次に、ステートＳＴＡＴＥがバン
クメモリ４ａからのデータ読み出し完了を示すＳＵＲＤ
＿Ｆになったときに、ステートマシン３６は、メモリビ
ジーフラグＳＵ１ＢＵＳＹを“０”に変化させる。

【００６９】ここで、ステートマシン３６は、メモリビ
ジーフラグＳＵ１ＢＵＳＹが“１”のときにバススイッ
チ３７の接続をデータ書き込み用の接続に切り替えない
ようにしている。したがって、ＣＰＵ２からの不正な書
き込みによりバンクメモリ４ａ，４ｂに記録されている
データが破壊されることを防止することができる。な
お、記憶状態情報は、上記の例に特に限定されず、バン
クメモリの記憶状態を示すものであれば、他の情報を用
いてもよい。

【００７０】また、ステートマシン３６は、各演算エン
ジン３４ａ〜３４ｃの処理状態を示す処理状態情報とし
て、各バンクメモリ４ａ，４ｂのデータが演算エンジン
３４ａ〜３４ｃにより演算中であることを示すエンジン
ビジーフラグをレジスタ部３８に格納している。

【００７１】具体的には、ステートマシン３６は、演算
エンジン３４ａ〜３４ｃがバンクメモリ４ａ，４ｂのデ
ータの処理を開始すると、ビジー状態としてエンジンビ
ジーフラグを“１”に設定する。また、ステートマシン
３６は、演算エンジン３４ａ〜３４ｃがバンクメモリ４
ａ，４ｂのデータを演算中の場合にエンジンビジーフラ
グを“１”に保持し、データの処理が完了した後にエン
ジンビジーフラグを“０”に変更する。

【００７２】図４は、エンジンビジーフラグの一例を示
すタイミングチャートである。図４に示すように、ステ
ートマシン３６のステートＳＴＡＴＥがバンクメモリ４
ａのデータ処理開始を示すＦＵ＿Ａになったときに、ス
テートマシン３６は、バンクメモリ４ａのデータが演算
中であることを示すエンジンビジーフラグＳＵ１ＣＡＬ
Ｃを“１”に変化させる。次に、ステートＳＴＡＴＥが
バンクメモリ４ａのデータ処理完了を示すＦＵ＿Ｆ１に
なったときに、ステートマシン３６は、エンジンビジー
フラグＳＵ１ＣＡＬＣを“０”に変化させる。

【００７３】ここで、ステートマシン３６は、エンジン
ビジーフラグＳＵ１ＣＡＬＣが“１”のときにバススイ
ッチ３７の接続をデータ読み出し用の接続に切り替えな
いようにしている。したがって、ＣＰＵ２からの不正な
読み出しアクセスによるバスの不正な切断を防止するこ
とができる。

【００７４】なお、処理状態情報は、上記の例に特に限
定されず、種々の情報を用いることができ、本実施の形
態では、例えば、各演算エンジン３４ａ〜３４ｃごとに
当該演算エンジンがデータを処理中であることを示すフ
ラグ等もレジスタ部３８に格納している。

【００７５】上記のように、エンジンビジーフラグ及び
メモリビジーフラグに応じてバススイッチ３７の設定を
切り替えているので、正常なデータ処理を妨げることな
く、バススイッチ３７を適切に設定して高速にデータを
処理することができる。

【００７６】次に、ＣＰＵ２のバンクメモリ４ａ，４ｂ
へのデータ書き込み処理について説明する。ＣＰＵ２
は、処理すべきデータをバンクメモリ４ａ，４ｂに書き
込む前に上書きしてもよいバンクメモリを確認する必要
がある。例えば、ＣＰＵ２は、ステートマシン３６に対
して書き込み可能なバンクメモリを問い合わせ（リード
（Ｒｅａｄ）アクセス）、ステートマシン３６から書き
込み可能なすべてのバンクメモリの番号（例えば、バン
クメモリ４ａの番号を“１”、バンクメモリ４ｂの番号
を“２”とする）を読み込み、書き込み可能なバンクメ
モリの中からバンクメモリを選択し、ステートマシン３
６に対してバススイッチ３７の接続状態を変更するよう
に指示する（ライト（Ｗｒｉｔｅ）アクセス）ことによ
り上書きしてもよいバンクメモリを確認することができ
る。

【００７７】上記の処理をそのまま用いた場合、ＣＰＵ
２からＡＳＩＣ３に対して２回アクセス（リードアクセ
ス及びライトアクセス）することになり、オーバーヘッ
ドが発生する。このため、本実施の形態では、以下のよ
うにして、このオーバーヘッドを軽減している。

【００７８】すなわち、ＣＰＵ２がステートマシン３６
に対して書き込み可能なバンクメモリを問い合わせると
（リードアクセス）、ステートマシン３６は、書き込み
可能なすべてのバンクメモリの番号を返すのではなく、
複数の書き込み可能なバンクメモリの中から１つのバン
クメモリ、例えば、番号の最も小さいバンクメモリを選
択して当該バンクメモリの番号をＣＰＵ２に通知する。
このとき、ステートマシン３６は、バススイッチ３７を
通知したバンクメモリのデータ書き込み用の接続状態に
設定し、通知したバンクメモリとＣＰＵ２とを接続させ
る。

【００７９】なお、書き込み可能なバンクメモリがない
場合、ステートマシン３６は、書き込み可能なバンクメ
モリの番号として“０”を返し、この場合、ステートマ
シン３６はバススイッチ３７の接続状態を変更せず、Ｃ
ＰＵ２は書き込み可能なバンクメモリがないことを認識
する。

【００８０】上記のように、ステートマシン３６が書き
込み可能なバンクメモリの番号をＣＰＵ２に通知すると
ともに、通知したバンクメモリとＣＰＵ２とを接続する
ようにバススイッチ３７の接続状態を設定しているの
で、ＣＰＵ２が一度リードアクセスを実行するだけで書
き込み可能なバンクメモリの確認及びバススイッチ３７
の接続状態の設定を行うことができ、バンクメモリ４
ａ，４ｂへのデータ書き込み処理におけるオーバーヘッ
ドを軽減することができる。

【００８１】次に、演算エンジン３４ａ〜３４ｃの起動
時の処理について説明する。図５は、図１に示す演算エ
ンジン３４ａ〜３４ｃの起動時の処理を示すタイミング
チャートである。ここで、図５に示すデータ処理開始フ
ラグＳＵ１ＲＱは、バンクメモリ４ａに対するデータ処
理開始要求信号ＳＵ＿ＳＴＡＲＴが有ったことを示すフ
ラグであり、レジスタ部３８の所定の領域に格納されて
いる。

【００８２】図５に示すように、演算エンジン３４ａ〜
３４ｃのうちの１つが、例えばバンクメモリ４ａに書き
込まれたデータの処理を開始する場合、ステートマシン
３６は、ＣＰＵ２から与えられたデータ処理開始要求信
号ＳＵ＿ＳＴＡＲＴに応答してステートをＩＤＬＥから
ＦＵ＿ＲＱへ遷移させ、データ処理開始フラグＳＵ１Ｒ
Ｑを“１”に変化させる。

【００８３】このとき、ステートマシン３６は、バンク
メモリ４ａのデータを処理できる演算エンジン３４ａ〜
３４ｃを検索する。例えば、演算エンジン３４ａ〜３４
ｃの各処理に対応した種別コードを予め決定しておき、
バンクメモリ４ａ，４ｂにデータを書き込む際に当該デ
ータに対応する種別コードも同時に書き込んでおく。こ
の場合、ステートマシン３６は、バンクメモリ４ａから
種別コードを読み出し、読み出した種別コードにより特
定される処理を行うことができる演算エンジンを検索
し、検索した演算エンジンの中からデータを処理中であ
ることを示すフラグが設定されていない演算エンジンを
選択することができる。

【００８４】ステートマシン３６は、データを処理でき
る演算エンジンが見つかった場合、ステートをＦＵ＿Ｒ
ＱからＦＵ＿Ａへ遷移させ、データ処理開始フラグＳＵ
１ＲＱを“０”に変化させるとともに、エンジンビジー
フラグＳＵ１ＣＡＬＣを“１”に変化させる。このと
き、ステートマシン３６は、データ処理開始要求信号Ｓ
Ｕ＿ＳＴＡＲＴが発行されたバンクメモリに接続されて
いるＩ/Ｆ部とデータを処理できる検索エンジンに接続
されているＩ／Ｆ部とをバススイッチ３７により接続
し、データを処理する演算エンジンを起動し、ステート
をＩＤＬＥに戻す。

【００８５】ここで、データ処理開始要求信号ＳＵ＿Ｓ
ＴＡＲＴが発行されたバンクメモリのデータを処理でき
る演算エンジンがある場合、上記のように処理が行われ
るが、データを処理できる演算エンジンがない場合、上
記のように処理することができない。

【００８６】例えば、本実施の形態では、演算エンジン
３４ａ〜３４ｃのうち２つの演算エンジン３４ａ，３４
ｂがタイプＡの処理である暗号処理を行う暗号回路であ
り、残りの１つの演算エンジン３４ｃがタイプＡと異な
るタイプＢの処理である認証処理を行う認証回路であ
り、バンクメモリ４ａ，４ｂに暗号処理を行うべきデー
タが格納されている場合、演算エンジン３４ａ，３４ｂ
を用いることによりバンクメモリ４ａ，４ｂのデータを
並列して処理することができる。

【００８７】一方、バンクメモリ４ａ，４ｂに認証処理
を行うべきデータが格納されている場合、認証処理を行
う認証回路は演算エンジン３４ｃの１つしかないため、
バンクメモリ４ａ，４ｂのデータを順番に処理しなけれ
ばならない。すなわち、一方のバンクメモリのデータ処
理は演算エンジン３４ｃによる他方のバンクメモリのデ
ータ処理が完了して演算エンジン３４ｃが使用可能にな
るまで待つ必要がある。

【００８８】この場合、ＣＰＵ２は演算エンジン３４ｃ
が使用可能になったか否かを判定するためにＡＳＩＣ３
に定期的にアクセスする必要があり、ＣＰＵ２のソフト
ウエアによる処理が煩雑となる。このため、本実施の形
態では、以下のようにして、バンクメモリの数並びに演
算エンジンの数及び種類に関わらず、ＣＰＵ２が１回だ
けデータ処理開始要求信号ＳＵ＿ＳＴＡＲＴを発行する
ことによりデータを処理できるようにしている。

【００８９】図６は、１回のデータ処理開始要求信号Ｓ
Ｕ＿ＳＴＡＲＴによりデータを処理する場合の一例を示
すタイミングチャートである。図６に示すように、例え
ば、バンクメモリ４ａに対してデータ処理開始要求信号
ＳＵ＿ＳＴＡＲＴが発行された場合、ステートマシン３
６は、ステートがＩＤＬＥからＦＵ＿ＲＱへ変化したと
きに、データ処理開始フラグＳＵ１ＲＱを“１”に変化
させる。

【００９０】このとき、ステートマシン３６がバンクメ
モリ４ａのデータを処理できる演算エンジン３４ａ〜３
４ｃを検索した結果、使用できる演算エンジンがない場
合、ステートマシン３６はステートをＩＤＬＥに戻す。

【００９１】ここで、ステートマシン３６は、ステート
がＩＤＬＥでかつデータ処理開始フラグＳＵ１ＲＱが
“１”でさらにエンジンビジーフラグＳＵ１ＣＡＬＣが
“０”の場合、データ処理開始要求信号ＳＵ＿ＳＴＡＲ
Ｔが入力されていなくても、バンクメモリ４ａに対して
データ処理開始要求信号ＳＵ＿ＳＴＡＲＴが与えられた
とみなして、ステートをＦＵ＿ＲＱに遷移させ、使用可
能な演算エンジンを検索する。

【００９２】このように、ステートがＦＵ＿ＲＱのとき
に、ステートマシン３６が使用可能な演算エンジンの検
索を自動的に繰り返す。バンクメモリ４ａのデータを処
理可能な演算エンジンが使用可能になると、ステートマ
シン３６は、ステートをＦＵ＿ＲＱからＦＵ＿Ａへ遷移
させ、データ処理開始フラグＳＵ１ＲＱを“０”に変化
させるとともに、エンジンビジーフラグＳＵ１ＣＡＬＣ
を“１”に変化させる。このとき、ステートマシン３６
は、データ処理開始要求信号ＳＵ＿ＳＴＡＲＴが発行さ
れたバンクメモリ４ａに接続されているＩ/Ｆ部３５ａ
と使用可能になった検索エンジンに接続されているＩ／
Ｆ部とをバススイッチ３７により接続して演算エンジン
を起動し、ステートをＩＤＬＥに戻す。

【００９３】したがって、データ処理開始要求信号ＳＵ
＿ＳＴＡＲＴを受けたときに演算エンジン３４ａ〜３４
ｃがすぐに処理できない場合でも、ＣＰＵ２は１回のデ
ータ処理開始要求信号ＳＵ＿ＳＴＡＲＴを発行するだけ
で、演算エンジンが処理可能な状態になった後にバンク
メモリから演算エンジンへデータを転送して処理するこ
とができ、ＣＰＵ２のソフトウエアによる処理を簡略化
することができる。

【００９４】また、暗号回路又は認証回路の数がバンク
メモリの数より少ないとき、上記のようにバンクメモリ
に格納されているデータを処理すべき演算エンジンが処
理中で他の処理を行う演算エンジンが処理を行っていな
い場合が発生し、この場合に以下の処理を行うようにし
てもよい。

【００９５】例えば、演算エンジン３４ｃのみが認証回
路であり、演算エンジン３４ｃがバンクメモリ４ａに格
納されているデータを処理しているときに、ＣＰＵ２が
認証処理を行うべき他のデータをバンクメモリ４ｂへ転
送し、さらに、このデータに対してＣＰＵ２がデータ処
理開始要求信号ＳＵ＿ＳＴＡＲＴを発行すると、ステー
トマシン３６は、演算エンジン３４ｃが処理中で空いて
いないことをＣＰＵ２へ通知する。なお、ＣＰＵ２はバ
ンクメモリへ転送したデータを保持しているものとす
る。

【００９６】次に、演算エンジン３４ｃは、バンクメモ
リのデータの変更を指示するデータ変更コマンドをＣＰ
Ｕ２へ送信する。このとき、ＣＰＵ２は、バンクメモリ
４ｂに格納しているデータを処理すべき演算エンジン３
４ｃを使用できないため、演算エンジン３４ｃによる処
理以外の処理すなわち暗号処理を行うデータをバンクメ
モリ４ｂへ転送する。

【００９７】次に、ＣＰＵ２は、バンクメモリ４ｂに格
納されているデータに対するデータ処理開始要求信号Ｓ
Ｕ＿ＳＴＡＲＴを発行する。このとき、暗号処理を行う
演算エンジン３４ａ，３４ｂはデータ処理中ではないた
め、バンクメモリ４ｂに格納されているデータを処理す
ることができる。

【００９８】このように、バンクメモリに格納されてい
るデータを処理すべき演算エンジンが空いていない場合
でも、バンクメモリのデータを他の処理のデータに書き
替えることにより、演算エンジンを並列に動作させて処
理を高速化することができる。

【００９９】ここで、上記の処理では、ＣＰＵ２がバン
クメモリへ転送したデータを保持しているため、バンク
メモリのデータを書き替えても、書き替えられたデータ
をＣＰＵ２からバンクメモリに再度転送することができ
るが、ＣＰＵ２がバンクメモリへ転送したデータを保持
していない場合、上記の処理をそのまま適用することが
できない。この場合、下記のように処理を行う。

【０１００】上記と同様に、演算エンジン３４ｃのみが
認証回路であり、演算エンジン３４ｃがバンクメモリ４
ａに格納されているデータを処理しているときに、ＣＰ
Ｕ２が認証処理を行うべき他のデータをバンクメモリ４
ｂへ転送し、さらに、このデータに対してＣＰＵ２がデ
ータ処理開始要求信号ＳＵ＿ＳＴＡＲＴを発行すると、
ステートマシン３６は、演算エンジン３４ｃが処理中で
空いていないことをＣＰＵ２へ通知する。このとき、Ｃ
ＰＵ２はバンクメモリへ転送したデータを保持していな
い。

【０１０１】次に、演算エンジン３４ｃは、データ変更
コマンドをＣＰＵ２へ送信する。このとき、バンクメモ
リ４ｂは、現在格納しているデータをＣＰＵ２へ転送
し、ＣＰＵ２は転送されたデータを保持する。次に、Ｃ
ＰＵ２は、演算エンジン３４ｃによる処理以外の処理す
なわち暗号処理を行うデータをバンクメモリ４ｂへ転送
する。

【０１０２】次に、ＣＰＵ２は、バンクメモリ４ｂに格
納されているデータに対するデータ処理開始要求信号Ｓ
Ｕ＿ＳＴＡＲＴを発行する。このとき、暗号処理を行う
演算エンジン３４ａ，３４ｂはデータ処理中ではないた
め、バンクメモリ４ｂに格納されているデータを処理す
ることができ、ＣＰＵ２がバンクメモリへ転送したデー
タを保持していない場合でも、上記の同様に、バンクメ
モリのデータを他の処理のデータに書き替えることがで
き、演算エンジンを並列に動作させて処理を高速化する
ことができる。

【０１０３】なお、上記の例では、認証回路による処理
ができないときに暗号回路による処理を行う場合につい
て説明したが、この例に特に限定されず、暗号回路によ
る処理ができないときに認証回路による処理を行う場合
や所定の暗号処理を行う暗号回路による処理ができない
ときに他の暗号処理を行う他の暗号回路による処理を行
う場合等にも、上記の各処理を同様に適用することがで
きる。

【０１０４】また、上記の各処理では、ＣＰＵ２がデー
タ処理開始要求信号ＳＵ＿ＳＴＡＲＴを発行したとき
に、演算エンジン３４ｃが処理中で空いていないことを
ステートマシン３６がＣＰＵ２へ通知したが、他の演算
エンジンにより現在可能な処理、具体的には、他の演算
エンジン３４ａ，３４ｂにより暗号処理が可能である場
合に現在可能な処理が暗号処理であることを通知するよ
うにしてもよい。

【０１０５】例えば、上記の各処理において、認証回路
である演算エンジン３４ｃがバンクメモリ４ａに格納さ
れているデータを処理しているときに、ＣＰＵ２が認証
処理を行うべき他のデータをバンクメモリ４ｂへ転送
し、さらに、このデータに対してＣＰＵ２がデータ処理
開始要求信号ＳＵ＿ＳＴＡＲＴを発行した場合に、ステ
ートマシン３６は、演算エンジン３４ｃが処理中で空い
ていないことだけでなく又はこの情報に代えて、現在可
能な処理が暗号処理であることをＣＰＵ２へ通知し、Ｃ
ＰＵ２は暗号処理されるデータを上記の各処理と同様に
してバンクメモリ４ｂへ転送する。

【０１０６】この場合、ＣＰＵ２は、どの処理が現在実
行可能であるかを知ることができるので、処理可能なデ
ータをバンクメモリに転送することができ、処理できな
いデータを無駄に転送することがなくなってタイムロス
を削減することができるとともに、確実にデータ処理を
行うことができる。

【０１０７】次に、演算エンジン３４ａ〜３４ｃの制御
信号について説明する。演算エンジン３４ａ〜３４ｃの
インターフェースブロックであるＩ／Ｆ部３３ａ〜３３
ｃは、ステートマシン３６のクロック信号ＣＬＫと同様
のクロック信号により動作するステートマシン（図示省
略）を含み、メインコントローラ３２は、各Ｉ／Ｆ部３
３ａ〜３３ｃと演算エンジン３４ａ〜３４ｃの起動／停
止に関する制御信号をやりとりする。

【０１０８】まず、演算エンジン３４ａ〜３４ｃの起動
に関する制御信号について、演算エンジン３４ａを例に
説明する。図７は、図１に示す演算エンジン３４ａの起
動／停止に関する制御信号の一例を示すタイミングチャ
ートである。

【０１０９】図７に示すように、演算エンジン３４ａを
起動する起動制御信号ＣＵ１ＳＴＲＱは、メインコント
ローラ３２からＩ／Ｆ部３３ａへ出力され、ステートマ
シン３６のステートがＦＵ＿Ａのときに“１”に変化す
る。起動制御信号ＣＵ１ＳＴＲＱが“１”のときに、Ｉ
／Ｆ部３３ａのステートマシンのステートが待ち状態の
ＩＤＬＥから演算エンジン３４ａを動作させるステート
ＤＯ１に遷移し、演算エンジン３４ａが起動する。

【０１１０】このように、Ｉ／Ｆ部３３ａが起動制御信
号ＣＵ１ＳＴＲＱを常に監視するとともに、メインコン
トローラ３６が同時に１つの演算エンジン３４ａだけに
起動制御信号ＣＵ１ＳＴＲＱを送信することにより、図
７に示すように、起動制御信号ＣＵ１ＳＴＲＱをクロッ
ク信号ＣＬＫの１周期分の期間だけ“１”に変化させれ
ば、メインコントローラ３２は、演算エンジン３４ａを
正しく起動することができる。

【０１１１】一方、複数の演算エンジン３４ａ〜３４ｃ
が同時に処理を終了した場合やメインコントローラ３２
がバンクメモリ４ａ，４ｂのデータ読み込み又は書き込
み用の動作を行っている場合等には、Ｉ／Ｆ部３３ａ〜
３３ｃが演算エンジン３４ａ〜３４ｃの処理終了を通知
する制御信号である処理終了通知信号をある程度長い期
間だけ“１”に保持しておかなければ、メインコントロ
ーラ３２が処理終了通知信号を検知できない可能性があ
る。また、処理終了通知信号をどの程度の期間だけ
“１”に保持すれば、メインコントローラ３２が処理終
了通知信号を確実に検知できるかを事前に決定すること
はできない。

【０１１２】このため、本実施の形態では、演算エンジ
ン３４ａ〜３４ｃの停止に関する制御信号として、演算
エンジン３４ａ〜３４ｃの処理終了を通知する処理終了
通知信号と、処理終了通知信号を取り消すことを指示す
る処理終了通知取り消し信号との２つの制御信号を用い
て、以下のようにして演算エンジン３４ａ〜３４ｃの処
理終了時の制御を行っている。

【０１１３】次に、上記の処理終了通知信号及び処理終
了通知取り消し信号について、演算エンジン３４ａを例
に説明する。図７に示すように、演算エンジン３４ａの
処理が終了すると、Ｉ／Ｆ部３３ａからメインコントロ
ーラ３２へ出力される処理終了通知信号ＣＵ１ＤＯＮＥ
が“１”に変化する。メインコントローラ３２が処理終
了通知信号ＣＵ１ＤＯＮＥが“１”であることを検知す
ると、ステートマシン３６のステートはＩＤＬＥを経由
してＦＵ＿Ｆ１へ遷移する。

【０１１４】次に、ステートマシン３６のステートがＦ
Ｕ＿Ｆ１のとき、メインコントローラ３２からＩ／Ｆ部
３３ａへ出力される処理終了通知取り消し信号ＣＵ１Ｅ
ＤＲＱが“１”に変化し、ステートマシン３６のステー
トがＦＵ＿Ｆ２へ遷移する。

【０１１５】ここで、処理終了通知取り消し信号ＣＵ１
ＥＤＲＱが“１”である期間は、クロック信号ＣＬＫの
１周期分の期間となるが、Ｉ／Ｆ部３３ａは、処理終了
通知取り消し信号ＣＵ１ＥＤＲＱが“１”であることを
問題なく検知することができるので、処理終了通知信号
ＣＵ１ＤＯＮＥを“１”から“０”に変化させて処理終
了通知信号ＣＵ１ＤＯＮＥを取り下げることができる。

【０１１６】次に、メインコントローラ３２が処理終了
通知信号ＣＵ１ＤＯＮＥを監視し、処理終了通知信号Ｃ
Ｕ１ＤＯＮＥが“０”に変化したときに、ステートマシ
ン３６のステートがＦＵ＿Ｆ２からＩＤＬＥへ遷移す
る。

【０１１７】このように、メインコントローラ３２が処
理終了通知信号を検知して処理終了通知取り消し信号を
Ｉ／Ｆ部３３ａ〜３３ｃへ出力し、Ｉ／Ｆ部３３ａ〜３
３ｃが処理終了通知取り消し信号を検知して処理終了通
知信号を取り消しているので、メインコントローラ３２
が処理終了通知信号の到着をすぐに検知することを保証
できない場合でも、メインコントローラ３２が演算エン
ジン３４ａ〜３４ｃの処理終了を確実に把握することが
できる。

【０１１８】次に、メインコントローラ３２からＣＰＵ
２への割り込み要求信号を発行させる処理について説明
する。図８は、図１に示すメインコントローラ３２から
ＣＰＵ２へ割り込み要求信号を発行させる処理の一例を
説明するためのタイミングチャートである。なお、図８
に示す例では、バンクメモリ４ａのデータが演算エンジ
ン３４ａにより処理され、当該処理が完了したところを
示している。また、複数のバンクメモリ４ａ，４ｂが存
在するが、割り込み要求信号ＩＮＴＲＱを１つだけ使用
している。

【０１１９】図８に示すように、演算エンジン３４ａに
よるデータ処理が終了して処理終了通知信号ＣＵ１ＤＯ
ＮＥが“１”になると、バンクメモリ４ａのデータ処理
が終了したことを示す処理終了フラグＳＵ１ＤＯＮＥが
“１”に変化する。

【０１２０】次に、ステートマシン３６は、ステートが
ＩＤＬＥのときに、すべてのバンクメモリ４ａ，４ｂの
処理終了フラグＳＵ１ＤＯＮＥ，ＳＵ２ＤＯＮＥの値を
参照する。なお、処理終了フラグＳＵ１ＤＯＮＥ，ＳＵ
２ＤＯＮＥは、レジスタ部３８に格納されているフラグ
である。

【０１２１】このとき、処理終了フラグＳＵ１ＤＯＮ
Ｅ，ＳＵ２ＤＯＮＥのいずれかの値が“１”の場合（図
８の場合は処理終了フラグＳＵ１ＤＯＮＥが“１”）、
ステートマシン３６は、ステートをＩＤＬＥからＳＥＴ
＿ＩＲＱへ遷移させる。ステートがＳＥＴ＿ＩＲＱのと
き、メインコントローラ３２はＣＰＵ２へ出力する割り
込み要求信号ＩＮＴＲＱを“１”に変化させ、ステート
マシン３６はステートをＩＤＬＥに遷移させる。

【０１２２】次に、ＣＰＵ２が割り込み要求信号ＩＮＴ
ＲＱを検知すると、ＣＰＵ２はＡＳＩＣ３に対してバン
クメモリ４ａの読み出し動作（図８中のＳＵ１読み出
し）を行う。この読み出し動作においてステートがＳＵ
ＲＤ＿Ａ１のときに、メインコントローラ３２は、割り
込み要求信号ＩＮＴＲＱを“０”に変化させるととも
に、読み出し動作を行っているバンクメモリ４ａの処理
終了フラグＳＵ１ＤＯＮＥを“０”に変化させる。

【０１２３】次に、複数のバンクメモリ４ａ，４ｂのデ
ータ処理が同時に終了した場合にメインコントローラ３
２からＣＰＵ２へ割り込み要求信号を発行させる処理に
ついて説明する。図９は、図１に示す複数のバンクメモ
リ４ａ，４ｂのデータ処理が同時に終了した場合にメイ
ンコントローラ３２からＣＰＵ２への割り込み要求信号
を発行させる処理の一例を説明するためのタイミングチ
ャートである。

【０１２４】図９に示すように、複数のバンクメモリ４
ａ，４ｂのデータ処理が同時に終了すると、処理終了フ
ラグＳＵ１ＤＯＮＥ，ＳＵ２ＤＯＮＥが“１”に変化す
る。次に、上記と同様に、割り込み要求信号ＩＮＴＲＱ
が“１”に変化する。その後、ＣＰＵ２がバンクメモリ
４ａの読み出し動作（図９中のＳＵ１読み出し）を開始
し、割り込み要求信号ＩＮＴＲＱおよびバンクメモリ４
ａの処理終了フラグＳＵ１ＤＯＮＥが“０”に変化す
る。

【０１２５】次に、バンクメモリ４ａの読み出し動作が
終了し、ステートマシン３６のステートがＩＤＬＥのと
きに、バンクメモリ４ｂの処理終了フラグＳＵ２ＤＯＮ
Ｅがまだ“１”となっているので、割り込み要求信号Ｉ
ＮＴＲＱが再び“１”に変化する。その後、ＣＰＵ２が
バンクメモリ４ｂの読み出し動作（図９中のＳＵ２読み
出し）を開始し、割り込み要求信号ＩＮＴＲＱおよびバ
ンクメモリ４ｂの処理終了フラグＳＵ２ＤＯＮＥが
“０”に変化する。

【０１２６】上記のように、複数の処理終了フラグＳＵ
１ＤＯＮＥ，ＳＵ２ＤＯＮＥが処理終了を示すときに、
メインコントローラ３２がＣＰＵ２に割り込み要求信号
ＩＮＴＲＱを出力し、ＣＰＵ２がバンクメモリ４ａから
データを読み出す。このとき、メインコントローラ３２
が割り込み要求信号ＩＮＴＲＱを取り消すとともに、処
理終了フラグＳＵ１ＤＯＮＥを取り消し、さらに、ＣＰ
Ｕ２がデータの読み出し動作を完了した後に、メインコ
ントローラ３２が処理終了フラグＳＵ２ＤＯＮＥに応答
してＣＰＵ２に割り込み要求信号ＩＮＴＲＱを再度出力
している。

【０１２７】したがって、ＣＰＵ２の読み出し動作を妨
げることなく、処理終了フラグＳＵ１ＤＯＮＥ，ＳＵ２
ＤＯＮＥごとに割り込み要求信号ＩＮＴＲＱを出力する
ことができるので、処理が終了したデータを各バンクメ
モリ４ａ，４ｂからＣＰＵ２へ確実に読み出すことがで
きる。

【０１２８】なお、複数のバンクメモリのデータ処理が
同時に終了した場合、処理終了フラグの各値の論理和を
割り込み要求信号として用いることも考えられるが、図
９に示すような場合、バンクメモリ４ａの読み出し動作
中にも常に割り込み要求信号が発行され、割り込み要求
信号によりバンクメモリの読み出し動作に悪影響を与え
る場合がある。このため、本実施の形態では、上記のよ
うに、ＣＰＵ２がバンクメモリからデータの読み出し動
作を開始したときにＣＰＵ２への割り込み要求信号を一
度取り下げ、読み出し動作が終了した後に必要に応じて
割り込み要求信号を発行するようにしている。

【０１２９】次に、ＣＰＵ２のバンクメモリ４ａ，４ｂ
からのデータ読み出し処理について説明する。ＣＰＵ２
は、処理後のデータをバンクメモリ４ａ，４ｂから読み
出すためには、処理後のデータが格納されているバンク
メモリすなわち読み出し可能なバンクメモリを確認する
必要がある。この場合、例えば、ＣＰＵ２は、ステート
マシン３６からの割り込み要求信号を受け、ステートマ
シン３６に対して読み出し可能なバンクメモリを問い合
わせ（リードアクセス）、ステートマシン３６から読み
出し可能なすべてのバンクメモリの番号を読み込み、読
み出し可能なバンクメモリの中からバンクメモリを選択
し、ステートマシン３６に対してバススイッチ３７の接
続状態を変更するように指示する（ライトアクセス）こ
とにより読み出し可能なバンクメモリを確認することが
できる。

【０１３０】上記の処理をそのまま用いた場合、ＣＰＵ
２からＡＳＩＣ３に対して２回アクセス（リードアクセ
ス及びライトアクセス）することになり、オーバーヘッ
ドが発生する。このため、本実施の形態では、以下のよ
うにして、このオーバーヘッドを軽減している。

【０１３１】すなわち、ＣＰＵ２がステートマシン３６
に対して読み出し可能なバンクメモリを問い合わせると
（リードアクセス）、ステートマシン３６は、読み出し
可能なすべてのバンクメモリの番号を返すのではなく、
複数の読み出し可能なバンクメモリの中から１つのバン
クメモリ、例えば、番号の最も小さいバンクメモリを選
択して当該バンクメモリの番号をＣＰＵ２に通知する。
このとき、ステートマシン３６は、バススイッチ３７を
通知したバンクメモリのデータ読み出し用の接続状態に
設定し、通知したバンクメモリとＣＰＵ２とを接続させ
る。

【０１３２】なお、読み出し可能なバンクメモリがない
場合、ステートマシン３６は、読み出し可能なバンクメ
モリの番号として“０”を返し、この場合、ステートマ
シン３６はバススイッチ３７の接続状態を変更せず、Ｃ
ＰＵ２は読み出し可能なバンクメモリがないことを認識
する。

【０１３３】上記のように、ステートマシン３６が読み
出し可能なバンクメモリの番号をＣＰＵ２に通知すると
ともに、通知したバンクメモリとＣＰＵ２とを接続する
ようにバススイッチ３７の接続状態を設定しているの
で、ＣＰＵ２は一度リードアクセスを実行するだけで読
み出し可能なバンクメモリの確認及びバススイッチ３７
の接続状態の設定を行うことができ、バンクメモリ４
ａ，４ｂからのデータ読み出し処理におけるオーバーヘ
ッドを軽減することができる。

【０１３４】ところで、上記の各処理に従いバンクメモ
リ４ａ，４ｂからデータを読み出す場合、処理に応じて
各フラグを変更しなければならない。しかしながら、各
フラグを変更することなく、ＣＰＵ２がバンクメモリ４
ａ，４ｂに記憶されているデータを読み出して当該デー
タを確認するための確認モードとして、デバッグの目的
でバンクメモリのデータを参照したい場合がある。

【０１３５】図１０は、図１に示すステートマシン３６
のデバッグ動作を行う場合の各ステートの一例を示す状
態遷移図である。図１０に示すように、ステートマシン
３８のステートとして、図２に示す各ステートに加え、
デバッグ読み出し用のステートＤＢＧＲＤ＿Ａ１，ＤＢ
ＧＲＤ＿Ａ２，ＤＢＧＲＤ＿Ａ３，ＤＢＧＲＤ＿Ｆが新
たに設けられている。ＤＢＧＲＤ＿Ａ１に遷移する条件
は、ＳＵＷＴ＿Ａ１やＳＵＲＤ＿Ａ１に遷移する条件と
同様に、ＣＰＵ２から別途定めたＡＳＩＣ３の領域への
リードアクセスによるデバッグ読み出し要求である。

【０１３６】上記のデバッグ読み出しを行う場合、ＣＰ
Ｕ２は、読み出したいバンクメモリの番号をレジスタ部
３８に書き込み、その後、デバッグ読み出し要求（リー
ドアクセス）を行う。次に、メインコントローラ３２
は、書き込まれた番号のバンクメモリのデバッグ読み出
しに問題がなければ、ＣＰＵ２からのリードアクセスに
対して読み出すバンクメモリの番号をＣＰＵ２へ返す。

【０１３７】なお、読み出すバンクメモリのデータが演
算エンジン３４ａ〜３４ｃにより処理中であり、バスス
イッチ３７の接続状態を読み出し用の接続状態に変更で
きない場合、メインコントローラ３２は、ＣＰＵ２から
のリードアクセスに対して読み出すバンクメモリの番号
として“０”を返し、バンクメモリのデータをデバッグ
用に読み出すことができないことをＣＰＵ２へ通知し、
ステートマシン３６はステートをＩＤＬＥからＤＢＧＲ
Ｄ＿Ａ１へ遷移させない。

【０１３８】上記のようにして、ステートマシン３６の
ステートがＤＢＧＲＤ＿Ａ１へ遷移した後、図３に示す
通常の読み出し動作すなわちＳＵＲＤ＿Ａ１以降の動作
と同様の動作が行われる。但し、ステートマシン３６
は、読み出すバンクメモリに対するメモリビジーフラグ
を“０”に変化させない。

【０１３９】したがって、デバッグ目的でバンクメモリ
４ａ，４ｂからデータを読み出しても、ステートマシン
３６ではバンクメモリの管理用のフラグを更新しないの
で、通常の動作に影響を与えることなく、バンクメモリ
４ａ，４ｂに記憶されているデータを読み出して当該デ
ータを確認することができる。

【０１４０】上記のような種々の動作を行うことによ
り、本実施の形態では、ＣＰＵ２がネットワーク１を介
して転送されるデータの中から処理対象となるデータを
抽出し、ステートマシン３６がバススイッチ３７を用い
てＣＰＵ２のＩ／Ｆ部３１とバンクメモリ４ａ，４ｂの
Ｉ／Ｆ部３５ａ，３５ｂとを接続し、処理対象となるデ
ータがバンクメモリ４ａ，４ｂに記憶される。

【０１４１】次に、ステートマシン３６がバススイッチ
３７を用いてバンクメモリ４ａ，４ｂのＩ／Ｆ部３５
ａ，３５ｂと演算エンジン３４ａ〜３４ｃのＩ／Ｆ部３
３ａ〜３３ｃとを接続し、演算エンジン３４ａ〜３４ｃ
によりバンクメモリ４ａ，４ｂに記憶されているデータ
が処理され、処理後のデータがバンクメモリ４ａ，４ｂ
に記憶される。

【０１４２】最後に、ステートマシン３６がバススイッ
チ３７を用いてバンクメモリ４ａ，４ｂのＩ／Ｆ部３５
ａ，３５ｂとＣＰＵ２のＩ／とを接続し、処理後のデー
タがバンクメモリ４ａ，４ｂからＣＰＵ２へ出力され、
外部にデータが読み出される。

【０１４３】このようにして、本実施の形態では、専用
のハードウエアである演算エンジン３４ａ〜３４ｃを用
いて高速にデータを暗号処理及び認証処理することがで
きるとともに、複数の演算エンジン３４ａ〜３４ｃによ
り暗号処理及び認証処理を並列処理することができる。
この結果、より高速にデータを暗号処理及び認証処理す
ることができ、ネットワーク１上で転送されるデータを
データ転送の障害とならないように高速に暗号処理及び
認証処理することができる。

【０１４４】次に、本発明の第２の実施の形態による暗
号認証回路について説明する。図１１は、本発明の第２
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１４５】図１１に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、Ｉ／Ｆ部３３ａ〜３３ｃ，
３５ａ，３５ｂ、演算エンジン（認証回路）３４ｃ及び
バンクメモリ４ｂが省略され、各ブロックが個別の回路
により構成されている点であり、その他の点は図１に示
す暗号認証回路とほぼ同様であるので同様の部分には同
一符号を付し、以下本実施の形態の特徴的な点について
説明する。

【０１４６】図１１に示す暗号認証回路は、図１に示す
暗号認証回路の構成を簡略化したものであり、図１に示
す暗号認証回路とほぼ同様に以下のように動作する。す
なわち、ネットワーク１上を流れるデータがＣＰＵ２に
入力され、ＣＰＵ２は、入力されたデータが暗号化及び
復号化されるべきデータであるか否かを判断する。デー
タが暗号化及び復号化されるべきデータである場合、Ｃ
ＰＵ２からメインコントローラ３２へ暗号化及び復号化
の命令が渡され、ステートマシン３６がバススイッチ３
７の接続状態を制御し、データの流れが制御される。

【０１４７】このとき、ＣＰＵ２から出力されるデータ
が一旦バンクメモリ４ａに蓄えられ、バンクメモリ４ａ
に蓄えられたデータが暗号回路３４ａ，３４ｂの一方に
出力される。ここで、２つの暗号回路３４ａ，３４ｂの
どちらの回路を用いて処理を行うかは、ステートマシン
３６が決定する。ステートマシン３６は、決定した暗号
回路により処理を行うようにバススイッチ３７に指示
し、バススイッチ３７は、バンクメモリ４ａと指示され
た暗号回路とを接続する。

【０１４８】上記のように、本実施の形態では、暗号化
および復号化処理の専用のハードウエアである暗号回路
３４ａ，３４ｂを用いて高速にデータを暗号化および復
号化することができるので、ネットワーク上で転送され
るデータをデータ転送の障害とならないように高速に暗
号化および復号化処理することができる。なお、暗号回
路の数は、上記の例に特に限定されず、３つ以上でもよ
い。

【０１４９】次に、本発明の第３の実施の形態による暗
号認証回路について説明する。図１２は、本発明の第３
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１５０】図１２に示す暗号認証回路と図１１に示す
暗号認証回路とで異なる点は、バンクメモリ４ｂが付加
された点であり、その他の点は図１１に示す暗号認証回
路とほぼ同様であるので同様の部分には同一符号を付
し、以下本実施の形態の特徴的な点について説明する。

【０１５１】ＣＰＵとバンクメモリとの間のデータ転送
速度及び暗号回路とバンクメモリとの間のデータ転送速
度に比べて、暗号回路における暗号化および復号化処理
の速度が著しく遅い場合、バンクメモリの数は問題とな
らない。しかしながら、暗号回路における暗号化および
復号化処理の速度が高速になると、バンクメモリからＣ
ＰＵへデータが転送される間又は他の暗号回路とバンク
メモリとの間でデータ転送が行われている間、処理が終
了した暗号回路は、バンクメモリにデータを転送するこ
とができない。

【０１５２】このため、本実施の形態では、図１２に示
すように、第１の実施の形態と同様に、バンクメモリと
して２つバンクメモリ４ａ，４ｂを用意し、例えば、バ
ンクメモリ４ａが使用されている場合、暗号回路３４
ａ，３４ｂの一方は、空いているバンクメモリ４ｂを使
用することができ、データを高速に暗号化及び復号化す
ることができる。なお、暗号回路及びバンクメモリの数
は、上記の例に特に限定されず、３つ以上でもよく、ま
た、暗号回路の数とバンクメモリの数とが一致しなくて
もよい。

【０１５３】次に、本発明の第４の実施の形態による暗
号認証回路について説明する。図１３は、本発明の第４
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１５４】図１３に示す暗号認証回路と図１２に示す
暗号認証回路とで異なる点は、演算エンジン（暗号回
路）３４ｂが演算エンジン（認証回路）３４ｃに変更さ
れた点であり、その他の点は図１２に示す暗号認証回路
とほぼ同様であるので同様の部分には同一符号を付し、
以下本実施の形態の特徴的な点について説明する。

【０１５５】図１３に示す暗号認証回路では、第１の実
施の形態と同様に、暗号回路３４ａ及び認証回路３４ｃ
を用意し、ネットワーク１から暗号処理されるべきデー
タ及び認証処理されるべきデータが連続して入力される
と、ＣＰＵ２又はステートマシン３６からの命令によ
り、例えば、暗号化されるべきデータはバンクメモリ４
ａに割り当てられ、認証されるべきデータはバンクメモ
リ４ｂに割り当てられる。各データが一旦バンクメモリ
４ａ，４ｂに読み込まれると、ステートマシン３６がバ
ススイッチ３７の接続状態を制御してバンクメモリ４ａ
と暗号回路３４ａとを接続するとともに、バンクメモリ
４ｂと認証回路３４ｃとを接続する。

【０１５６】この状態において暗号回路３４ａ及びバン
クメモリ４ａと認証回路３４ｃ及びバンクメモリ４ｂと
が互いに分離されているので、暗号処理および認証処理
を同時にすなわち並列に行うことができ、データの処理
速度を高速化することができる。なお、暗号回路、認証
回路及びバンクメモリの数は、上記の例に特に限定され
ず、各々図示以上の数でもよく、また、暗号回路と認証
回路との合計数とバンクメモリの数とが一致しなくても
よい。

【０１５７】次に、本発明の第５の実施の形態による暗
号認証回路について説明する。図１４は、本発明の第５
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１５８】図１４に示す暗号認証回路と図１３に示す
暗号認証回路とで異なる点は、Ｉ／Ｆ部３３ａ，３３ｂ
が付加された点であり、その他の点は図１３に示す暗号
認証回路とほぼ同様であるので同様の部分には同一符号
を付し、以下本実施の形態の特徴的な点について説明す
る。

【０１５９】図１４に示す暗号認証回路では、第１の実
施の形態と同様に、暗号回路３４ａ及び認証回路３４ｃ
とバススイッチ３７との間にＩ／Ｆ部３３ａ，３３ｃが
接続されている。Ｉ／Ｆ部３３ａ，３３ｃは、暗号回路
３４ａ及び認証回路３４ｃのいずれに接続されているか
に関わらず、バススイッチ３７側に同一のプロトコルを
用いてバススイッチ３７側のインターフェースを共通化
している。

【０１６０】したがって、暗号回路３４ａ及び認証回路
３４ｃのいずれか一方又は双方を新たな方式の回路に入
れ替える場合でも、変更すべき部分がＩ／Ｆ部３３ａ，
３３ｃを超えることがなく、回路の変更を容易に行うこ
とができる。なお、暗号回路、認証回路及びバンクメモ
リの数は、上記の例に特に限定されず、各々図示以上の
数でもよく、また、暗号回路と認証回路との合計数とバ
ンクメモリの数とが一致しなくてもよい。

【０１６１】次に、本発明の第６の実施の形態による暗
号認証回路について説明する。図１５は、本発明の第６
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１６２】図１５に示す暗号認証回路と図１３に示す
暗号認証回路とで異なる点は、Ｉ／Ｆ部３５ａ，３５ｂ
が付加された点であり、その他の点は図１３に示す暗号
認証回路とほぼ同様であるので同様の部分には同一符号
を付し、以下本実施の形態の特徴的な点について説明す
る。

【０１６３】図１５に示す暗号認証回路では、第１の実
施の形態と同様に、バンクメモリ４ａ，４ｂとバススイ
ッチ３７との間にＩ／Ｆ部３５ａ，３５ｂが接続されて
いる。Ｉ／Ｆ部３５ａ，３５ｂは、バススイッチ３７側
に同一のプロトコルを用いてバススイッチ３７側のイン
ターフェースを共通化している。

【０１６４】したがって、新たなアーキテクチャを採用
したバンクメモリを用いる場合でも、変更すべき部分が
Ｉ／Ｆ部３５ａ，３５ｂを超えることがなく、バンクメ
モリの変更を容易に行うことができる。なお、暗号回
路、認証回路及びバンクメモリの数は、上記の例に特に
限定されず、各々図示以上の数でもよく、また、暗号回
路と認証回路との合計数とバンクメモリの数とが一致し
なくてもよい。

【０１６５】次に、本発明の第７の実施の形態による暗
号認証回路について説明する。図１６は、本発明の第７
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１６６】図１６に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、バンクメモリ４ａ，４ｂを
ＡＳＩＣ３ａ内部に取り込み、バンクメモリ４ａ，４ｂ
がＩ／Ｆ部３１，３３ａ〜３３ｃ，３５ａ，３５ｂ、演
算エンジン３４ａ〜３４ｃ及びメインコントローラ３２
とともに一つの集積回路により構成されている点であ
り、その他の点は図１に示す暗号認証回路とほぼ同様で
あるので同一部分には同一符号を付し、以下本実施の形
態の特徴的な点について説明する。

【０１６７】図１６に示す暗号認証回路は、図１に示す
暗号認証回路と同様に動作して同様の効果を得ることが
できるとともに、バンクメモリ４ａ，４ｂをＡＳＩＣ３
ａ内部に取り込んでいる。既存のバンクメモリを外付け
で使用する場合、各バンクメモリの製造メーカーの仕様
に合わせてＩ／Ｆ部３５ａ，３５ｂ等を設計する必要が
あり、インターフェースにおける動作及び速度が不十分
になる場合がある。しかしながら、本実施の形態では、
バンクメモリ４ａ，４ｂを取り込んだ一つの集積回路に
よりＡＳＩＣ３ａが構成されているので、バンクメモリ
４ａ，４ｂのインターフェースを高速化することができ
る。

【０１６８】次に、本発明の第８の実施の形態による暗
号認証回路について説明する。図１７は、本発明の第８
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１６９】図１７に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、ＣＰＵ２をＡＳＩＣ３ｂ内
部に取り込み、ＣＰＵ２がＩ／Ｆ部３１，３３ａ〜３３
ｃ，３５ａ，３５ｂ、演算エンジン３４ａ〜３４ｃ及び
メインコントローラ３２とともに一つの集積回路により
構成されている点であり、その他の点は図１に示す暗号
認証回路とほぼ同様であるので同一部分には同一符号を
付し、以下本実施の形態の特徴的な点について説明す
る。

【０１７０】図１７に示す暗号認証回路は、図１に示す
暗号認証回路と同様に動作して同様の効果を得ることが
できるとともに、ＣＰＵ２をＡＳＩＣ３ｂ内部に取り込
んでいる。既存のＣＰＵを外付けで使用する場合、各Ｃ
ＰＵの製造メーカーの仕様に合わせてＩ／Ｆ部３１等を
設計する必要があり、インターフェースにおける動作及
び速度が不十分になる場合がある。しかしながら、本実
施の形態では、ＣＰＵ２を取り込んだ一つの集積回路に
よりＡＳＩＣ３ｂが構成されているので、ＣＰＵ２のイ
ンターフェースを高速化することができる。

【０１７１】次に、本発明の第９の実施の形態による暗
号認証回路について説明する。図１８は、本発明の第９
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【０１７２】図１８に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、ＣＰＵ２及びバンクメモリ
４ａ，４ｂをＡＳＩＣ３ｃ内部に取り込み、ＣＰＵ２及
びバンクメモリ４ａ，４ｂがＩ／Ｆ部３１，３３ａ〜３
３ｃ，３５ａ，３５ｂ、演算エンジン３４ａ〜３４ｃ及
びメインコントローラ３２とともに一つの集積回路によ
り構成されている点であり、その他の点は図１に示す暗
号認証回路とほぼ同様であるので同一部分には同一符号
を付し、以下本実施の形態の特徴的な点について説明す
る。

【０１７３】図１８に示す暗号認証回路は、図１に示す
暗号認証回路と同様に動作して同様の効果を得ることが
できるとともに、ＣＰＵ２及びバンクメモリ４ａ，４ｂ
をＡＳＩＣ３ｃ内部に取り込んでいる。既存のＣＰＵ及
びバンクメモリを外付けで使用する場合、各ＣＰＵ及び
バンクメモリの製造メーカーの仕様に合わせてＩ／Ｆ部
３１，３５ａ，３５ｂ等を設計する必要があり、インタ
ーフェースにおける動作及び速度が不十分になる場合が
ある。しかしながら、本実施の形態では、ＣＰＵ２及び
バンクメモリ４ａ，４ｂを取り込んだ一つの集積回路に
よりＡＳＩＣ３ｃが構成されているので、ＣＰＵ２及び
バンクメモリ４ａ，４ｂのインターフェースを高速化す
ることができる。なお、上記の各実施の形態は、必要に
応じて任意に組み合わせることができ、その場合も同様
の効果を得ることができる。

【０１７４】

【発明の効果】本発明によれば、複数の専用処理手段が
所定の処理を行うために専用に設けられるとともに、演
算処理手段又は複数の専用処理手段と記憶手段との間の
接続状態を切り替えることができるので、専用のハード
ウエアを用いて高速にデータを処理することができると
ともに、並列処理が可能な場合は複数の専用処理手段に
より並列処理することができ、ネットワーク上で転送さ
れるデータをデータ転送の障害とならないように高速に
処理することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態による暗号認証回
路の構成を示すブロック図である。

【図２】 図１に示すステートマシンの各ステートの一
例を示す状態遷移図である。

【図３】 メモリビジーフラグの一例を示すタイミング
チャートである。

【図４】 エンジンビジーフラグの一例を示すタイミン
グチャートである。

【図５】 図１に示す演算エンジンの起動時の処理を示
すタイミングチャートである。

【図６】 １回のデータ処理開始要求信号によりデータ
を処理する場合の一例を示すタイミングチャートであ
る。

【図７】 図１に示す演算エンジンの起動／停止に関す
る制御信号の一例を示すタイミングチャートである。

【図８】 図１に示すメインコントローラからＣＰＵへ
割り込み要求信号を発行させる処理の一例を説明するた
めのタイミングチャートである。

【図９】 図１に示す複数のバンクメモリのデータ処理
が同時に終了した場合にメインコントローラからＣＰＵ
へ割り込み要求信号を発行させる処理の一例を説明する
ためのタイミングチャートである。

【図１０】 図１に示すステートマシンのデバッグ動作
を行う場合の各ステートの一例を示す状態遷移図であ
る。

【図１１】 本発明の第２の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１２】 本発明の第３の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１３】 本発明の第４の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１４】 本発明の第５の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１５】 本発明の第６の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１６】 本発明の第７の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１７】 本発明の第８の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１８】 本発明の第９の実施の形態による暗号認証
回路の構成を示すブロック図である。

【符号の説明】

２ ＣＰＵ ３，３ａ〜３ｃ ＡＳＩＣ ４ａ，４ｂ バンクメモリ ３１，３３ａ〜３３ｃ，３５ａ，３５ｂ Ｉ／Ｆ部 ３２ メインコントローラ ３４ａ，３４ｂ 演算エンジン（暗号回路） ３４ｃ 演算エンジン（認証回路） ３６ ステートマシン ３７ バススイッチ ３８ レジスタ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 兵頭 聡 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 増田 達男 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 宮崎 靖一 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 中谷 浩茂 大阪府門真市大字門真1048番地 松下電工 株式会社内 Ｆターム(参考） 5B045 BB28 BB29 BB36 DD04 DD12 GG07 GG14

Claims (17)

【特許請求の範囲】
1. 【請求項１】 ネットワークを介して転送されるデータ
   の中から処理対象となるデータを処理する情報処理装置
   であって、 前記処理対象となるデータを受け、所定のプログラムを
   実行することにより装置全体の動作を制御する演算処理
   手段と、 入力されるデータに所定の処理を行うために専用に設け
   られた複数の専用処理手段と、 前記演算処理手段又は前記専用処理手段から出力される
   データを記憶する記憶手段と、 前記演算処理手段又は前記複数の専用処理手段と前記記
   憶手段との間の接続状態を切り替える切り替え手段とを
   備えることを特徴とする情報処理装置。
2. 【請求項２】 前記記憶手段は、前記演算処理手段又は
   前記専用処理手段から出力されるデータを記憶する複数
   の記憶手段を含み、 前記切り替え手段は、前記演算処理手段又は前記複数の
   専用処理手段と前記複数の記憶手段との間の接続状態を
   切り替えることを特徴とする請求項１記載の情報処理装
   置。
3. 【請求項３】 前記複数の専用処理手段は、所定の暗号
   処理を行うために専用に設けられた複数の専用暗号処理
   手段を含むことを特徴とする請求項１又は２記載の情報
   処理装置。
4. 【請求項４】 前記複数の専用処理手段は、 所定の暗号処理を行うために専用に設けられた専用暗号
   処理手段と、 所定の認証処理を行うために専用に設けられた専用認証
   処理手段とを含むことを特徴とする請求項１又は２記載
   の情報処理装置。
5. 【請求項５】 前記専用処理手段ごとに設けられ、前記
   専用処理手段と前記切り替え手段との間のインターフェ
   ースを行う複数の処理用インターフェース手段をさらに
   備え、 前記処理用インターフェース手段は、前記切り替え手段
   側のインターフェースに共通化されたプロトコルを用い
   ることを特徴とする請求項１〜４のいずれかに記載の情
   報処理装置。
6. 【請求項６】 前記記憶手段ごとに設けられ、前記記憶
   手段と前記切り替え手段との間のインターフェースを行
   う記憶用インターフェース手段をさらに備え、 前記記憶用インターフェース手段は、前記切り替え手段
   側のインターフェースに共通化されたプロトコルを用い
   ることを特徴とする請求項１〜５のいずれかに記載の情
   報処理装置。
7. 【請求項７】 前記切り替え手段は、前記専用処理手段
   の処理状態を示す処理状態情報及び前記記憶手段の記憶
   状態を示す記憶状態情報を記憶し、記憶した処理状態情
   報及び記憶状態情報に応じて前記演算処理手段又は前記
   複数の専用処理手段と前記記憶手段との間の接続状態を
   切り替えることを特徴とする請求項１〜６のいずれかに
   記載の情報処理装置。
8. 【請求項８】 前記演算処理手段は、前記記憶手段の中
   から書き込み可能な記憶手段を前記切り替え手段に問い
   合わせ、 前記切り替え手段は、前記演算処理手段からの問い合わ
   せに応じて書き込み可能な記憶手段の一つを前記演算処
   理手段に通知するとともに、通知した記憶手段と前記演
   算処理手段とを接続することを特徴とする請求項７記載
   の情報処理装置。
9. 【請求項９】 前記切り替え手段は、前記演算処理手段
   から前記記憶手段に記憶されているデータに対する処理
   要求を受けた場合、当該データを処理すべき専用処理手
   段が処理可能な状態になった後に当該専用処理手段と当
   該記憶手段とを接続することを特徴とする請求項７又は
   ８に記載の情報処理装置。
10. 【請求項１０】 前記専用処理手段ごとに設けられ、当
    該専用処理手段の処理が終了したことを示す処理終了通
    知信号を前記切り替え手段へ出力する処理管理手段をさ
    らに備え、 前記切り替え手段は、前記処理終了通知信号により専用
    処理手段の処理が終了したことを検知した場合、前記処
    理終了通知信号を取り消すことを指示する処理終了通知
    取り消し信号を前記処理管理手段へ出力し、 前記処理管理手段は、前記処理終了通知取り消し信号に
    応じて前記処理終了通知信号を取り消すことを特徴とす
    る請求項７〜９のいずれかに記載の情報処理装置。
11. 【請求項１１】 前記切り替え手段は、前記記憶手段ご
    とに当該記憶手段に記憶されているデータの前記専用処
    理手段による処理が終了したことを示す処理終了情報を
    記憶し、記憶されている処理終了情報が処理終了を示す
    場合、前記演算処理手段に割り込み要求信号を出力し、 前記演算処理手段は、前記割り込み要求信号を受けた場
    合、当該処理終了情報に対応する記憶手段からデータを
    読み出し、 前記切り替え手段は、前記演算処理手段が前記記憶手段
    からのデータの読み出し動作を開始した後に前記割り込
    み要求信号を取り消すとともに、当該記憶手段に対して
    記憶されている処理終了情報を取り消し、さらに、前記
    演算処理手段がデータの読み出し動作を完了した後に、
    記憶されている他の処理終了情報が処理終了を示す場
    合、前記演算処理手段に割り込み要求信号を出力するこ
    とを特徴とする請求項７〜１０のいずれかに記載の情報
    処理装置。
12. 【請求項１２】 前記演算処理手段は、前記記憶手段の
    中から読み出し可能な記憶手段を前記切り替え手段に問
    い合わせ、 前記切り替え手段は、前記演算処理手段からの問い合わ
    せに応じて読み出し可能な記憶手段の一つを前記演算処
    理手段に通知するとともに、通知した記憶手段と前記演
    算処理手段とを接続することを特徴とする請求項１１記
    載の情報処理装置。
13. 【請求項１３】 前記切り替え手段は、前記演算処理手
    段が前記記憶手段に記憶されているデータを読み出して
    当該データを確認するための確認モードにおいて、前記
    演算処理手段がデータを読み出した記憶手段に対して記
    憶している各情報を変化させないことを特徴とする請求
    項７〜１２のいずれかに記載の情報処理装置。
14. 【請求項１４】 前記切り替え手段は、前記専用処理手
    段が前記記憶手段に記憶されているデータを処理できな
    い場合、前記専用処理手段が前記記憶手段に記憶されて
    いるデータを処理できないことを前記演算処理手段に通
    知し、 前記演算処理手段は、他の専用処理手段が処理可能なデ
    ータを前記記憶手段に記憶させることを特徴とする請求
    項７〜１３のいずれかに記載の情報処理装置。
15. 【請求項１５】 前記切り替え手段は、前記専用処理手
    段が前記記憶手段に記憶されているデータを処理できな
    い場合、他の専用処理手段により現在可能な処理を前記
    演算処理手段に通知し、 前記演算処理手段は、通知された処理が行われるデータ
    を前記記憶手段に記憶させることを特徴とする請求項７
    〜１４のいずれかに記載の情報処理装置。
16. 【請求項１６】 前記記憶手段は、前記複数の専用処理
    手段及び前記切り替え手段とともに一つの集積回路によ
    り構成されることを特徴とする請求項１〜１５のいずれ
    かに記載の情報処理装置。
17. 【請求項１７】 前記演算処理手段は、前記複数の専用
    処理手段及び前記切り替え手段とともに一つの集積回路
    により構成されることを特徴とする請求項１〜１６のい
    ずれかに記載の情報処理装置。