JPH06124242A

JPH06124242A - 二重化共有メモリ等価性保証方式

Info

Publication number: JPH06124242A
Application number: JP4271671A
Authority: JP
Inventors: Toshio Ogawa; 敏男小川; Akira Kabemoto; 章河部本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-09
Filing date: 1992-10-09
Publication date: 1994-05-06

Abstract

(57)【要約】【目的】最小限の複写量で等価性を保証する。【構成】プロセッサモジュールＰＭ＃１が共有メモリ
モジュールＳＳＭ＃０にデータを書き込んだ後、同じデ
ータを共有メモリモジュールＳＳＭ＃１に書き込みの
際、プロセッサモジュールＰＭ＃０はＰＭ＃１を監視
し、ＰＭ＃１が異常終了して停止した場合、ＰＭ＃０は
データの最初のアドレスをＰＭ＃１より読み出し、その
アドレスのデータをＳＳＭ＃０より読み出してＳＳＭ＃
１に複写する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサと複
数の共有メモリを有するシステムにおける共有メモリの
二重化の等価性を保証する方式に関する。

【０００２】

【従来の技術】ＦＴＣ（フォールトトレラントコンピュ
ータ）では、共有メモリの二重化は、データの保全のた
めに必須である。この二重化された共有メモリモジュー
ルのデータ等価性が失われる要因は基本的に次の３種存
在する。

【０００３】第一に、プロセッサモジュールから、共有
メモリモジュールへの書き込みアクセスが、一方の共有
メモリモジュールでは正常終結して書き込みが完了し、
他方の共有メモリモジュールでは異常終結して未書き込
みで終わった場合である。この場合には、書き込みアク
セス元のプロセッサモジュールは動作継続中であり、こ
のプロセッサモジュールが書き込みアクセスに失敗した
アドレス部のデータを、責任をもってリカバリすれば良
い。

【０００４】第二に、二重化された共有メモリモジュー
ル（の一方）が、共有メモリモジュール自身の矛盾によ
り正常動作不可能と判断し、保存データの保証が出来な
くなり、HALTした場合である。ここで共有メモリモジュ
ール自身の矛盾とは、ハード的暴走状態となり論理矛盾
を生じている場合である。具体的には、システムバスへ
の接続ユニットである後述するＳＢＣ−Ｓ内のシーケン
サ異常や共有メモリユニット中にあるメモリコントロー
ラのシーケンサ異常等である。

【０００５】この場合には、HALTした共有メモリモジュ
ール内のデータは全く信用出来ない。このタイプのリカ
バリ方法としては、HALTした共有メモリモジュールを正
常動作可能状態（一時的な要因によるHALTであればリセ
ットをかけHALTを解除、恒久的な要因によるHALTであれ
ば共有メモリモジュールの交換等による）にし、正常側
の共有メモリモジュールからHALT側共有メモリモジュー
ルへのデータの全複写しかない。

【０００６】しかし、この全複写においては共有メモリ
モジュールの容量が大きければ当然時間がかかり、複写
アクセスにシステムバスをかなり占有する。しかも他の
プロセッサモジュールから全複写中の二重化ペアの共有
メモリモジュールに書き込みアクセスを行った場合、複
写アクセスとの競合により、全複写終了時に既に等価性
が失われていることになりかねない。しかしながら、共
有メモリモジュールのHALTは、ハードウェアエラー要因
が殆どであり、頻度も極めて希である。更に、ハードウ
ェアエラー要因によるHALTの場合、共有メモリモジュー
ルの交換が多く、当然この交換の場合は、全複写しかリ
カバリ手段はない。

【０００７】第三は、複数のプロセッサモジュール中の
あるプロセッサモジュールが共有メモリモジュールに書
き込み中にHALTの場合である。つまり、このHALTしたプ
ロセッサモジュールが二重化された共有メモリモジュー
ルアクセス中にHALTし、一方共有メモリモジュールには
書き込みが完了し、他方のメモリモジュールでは書き込
みが完了しなかった場合である。これまでは、このよう
な１つのプロセッサモジュールのHALTに際して、二重化
共有メモリアクセスを行っていたかどうかが不明のため
二重化共有メモリモジュールの等価性の有無もまた不明
であった。つまり、従来は、二重化共有メモリアクセス
を行なっていないプロセッサモジュールがHALTしても、
二重化共有メモリモジュールの等価性は不明としてい
た。

【０００８】等価性の有無が不明であれば、等価性無し
とみなさざるを得ず、リカバリを行うために、共有メモ
リモジュールのHALT時と同様に、一方の共有メモリモジ
ュールから、他方の共有メモリモジュールへデータの全
複写を行っていた。この全データ複写にあたっては、前
述のような問題（時間がかかる、システムバスの占有、
複写中の該当共有メモリモジュールへのアクセスの禁
止）が存在する。しかもプロセッサモジュールにおいて
は、ハードウェア要因のHALTのみでなく、ソフトウェア
要因のHALT（実際にはソフトウェア要因のHALTが殆ど）
があり、共有メモリモジュールのHALTに比較して、かな
り発生頻度が高い。

【０００９】

【発明が解決しようとする課題】本発明は、前記第三の
要因である複数のプロセッサモジュール中のあるプロセ
ッサモジュールがHALTした場合の問題点に鑑みてなされ
たもので、プロセッサモジュールのHALTにあたって、二
重化された共有メモリモジュールの等価性を明確にし、
等価性が存在するにもかかわらず、ただ等価性が不明と
いうだけで全複写形式のリカバリを行うことを避け、更
に等価性が失われている場合にも、等価性が失われてい
る部分のみの複写で済ませ、全複写は行わないことをも
って、システムとしての一時的な性能低下を防ぐ事を目
的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、中央処理ユニットとシステムバスへの接続ユニット
を有する複数のプロセッサモジュールと、共有メモリユ
ニットと前記システムバスへの接続ユニットを有する複
数の共有メモリモジュールとを有し、前記プロセッサモ
ジュールのうち第１プロセッサモジュールが前記共有メ
モリモジュールのうちの第１共有メモリモジュールにデ
ータを書き込んだ後、前記共有メモリモジュールのうち
第２共有メモリモジュールに前記データを書き込む際の
二重化共有メモリ等価性保証方式において、前記プロセ
ッサモジュールのうちの第２プロセッサモジュールが前
記第１プロセッサモジュールの状態を監視し、この第１
プロセッサモジュールが停止した場合書き込み動作を終
了したか否かを検出するようにしたものである。

【００１１】また、前記第２プロセッサモジュールが、
前記書き込み動作の終了が正常終了か異常終了かを検出
するようにしたものである。

【００１２】また、前記第２プロセッサモジュールは、
前記第１プロセッサモジュールが停止して前記データの
書き込みが前記異常終了であるとき、前記データの最初
のアドレスを前記第１プロセッサモジュールより読み出
して、前記第１共有メモリモジュールより前記データの
最初のアドレスより前記データを前記第２共有メモリモ
ジュールに複写するようにしたものである。

【００１３】また、前記第２プロセッサモジュールの動
作は、前記第１プロセッサモジュールの前記第１共有メ
モリモジュールと前記第２共有メモリモジュールへの同
期転送、非同期転送を行うアクセス形式ごと行なわれる
ようにしたものである。

【００１４】

【作用】第１プロセッサモジュールがあるデータを第１
共有メモリモジュールに書き込んだ後、同じデータを二
重化のため第２共有メモリモジュールに書き込む場合、
第２プロセッサモジュールは第１プロセッサモジュール
の状態を監視し、第１プロセッサモジュールが停止した
とき、既に書き込み動作は終了していたかを検出する。
従来は二重化のため共有メモリモジュールへの書き込み
が行なわれているとき、第１プロセッサモジュール以外
のプロセッサモジュールが停止してもその二重化メモリ
の等価性が不明として全複写をしていたが、本発明では
停止したプロセッサモジュールが二重化していた共有メ
モリモジュールに関係していたか否かを明らかにする。

【００１５】第２プロセッサモジュールの書き込み終了
が正常終了であったか、異常終了であったかを検出する
ことにより、正常終了であれば二重化は正しく行なわれ
たことがわかり、異常終了であれば、書き込んだデータ
について、第１共有メモリモジュールと第２共有メモリ
モジュールの等価性がないことがわかる。

【００１６】第２プロセッサモジュールは異常終了であ
ることを検出したときは、第１プロセッサモジュールよ
り第２共有メモリモジュールに書き込んだデータの最初
のデータのアドレスを読み出し、このアドレスで第１共
有メモリモジュールにアクセスしてこのアドレスより始
まるデータを読み出して第２共有メモリモジュールに複
写する。これにより異常の生じたデータのみを複写する
だけなので二重化メモリの等価性のリカバリに要する時
間を短時間にすることができる。

【００１７】プロセッサモジュールと共有メモリモジュ
ールとのデータ転送の方法として、プロセッサモジュー
ルがプログラムに従って転送する同期転送とＤＭＡ転送
のようにプロセッサモジュールのプロセッサと非同期な
転送とがあるが、上述したデータ書き込みの終了、終了
が異常終了であったか正常終了であったかの判別、異常
終了の場合に、その異常データについて正常なデータの
記憶されている第１共有メモリモジュールより第２共有
メモリモジュールへ正しいデータの複写を行うことは、
同期転送、非同期転送のいずれの場合でも実施可能であ
る。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の共有メモリ構成方式が適用され
るマルチプロセッサシステムの一部を示したシステム構
成図である。図１において、マルチプロセッサシステム
は、複数個のプロセッサモジュール（PM）１と、複数個
の共有メモリモジュール（SSM ）２を有し、各プロセッ
サモジュール１と共有メモリモジュール２は、共有シス
テムバス（SSBUS ）３に接続ユニット（SBC −P 、SBC
−S ）を通して接続される。

【００１９】共有システムバス３は、共有システムバス
ハンドラ（SSBH）５により制御され、共有システムバス
３のアービトレーションは、共有システムバスハンドラ
５が集中管理する。また、各プロセッサユニット１はＩ
／ＯバスIOBUS ４に接続ユニット（IBC −P ）を通して
接続される。Ｉ／Ｏバス４も共有システムバス３と同様
にＩ／Ｏバスハンドラ（IOBH）６により制御され、Ｉ／
Ｏバス４のアービトレーションは、Ｉ／Ｏバスハンドラ
６が集中管理する。共有システムバス３は、各プロセッ
サユニット１の共有メモリモジュール２のアクセスに使
用され、Ｉ／Ｏバス４は各プロセッサユニット１からの
外部装置アクセス及び各プロセッサユニット１間のアク
セスに使用される。

【００２０】図２は図１に示したプロセッサユニット１
の構成図である。プロセッサユニット１内には中央処理
ユニット（μＰ）10、各プロセッサユニット１に固有の
ローカルなメインメモリユニット（ＬＳＵ）11、及び共
有システムバス３へのバス接続ユニット（ＳＢＣ−Ｐ）
12とＩ／Ｏバス４へのバス接続ユニット（ＩＢＣ−Ｐ）
13が内部バス14を介して設けられている。

【００２１】図３は、図１に示した共有メモリモジュー
ル２の構成図である。共有メモリモジュール２には、共
有メモリユニット（ＳＳＵ）15と、共有システムバス３
に対する接続ユニット（ＳＢＣ−Ｓ）16が内部バス17を
介して設けられる。共有メモリモジュール２には、複数
のプロセッサモジュール１で共有化が必要なデータが格
納される。

【００２２】図４は図２のプロセッサユニット１に設け
た共有システムバス３への接続ユニット（ＳＢＣ−Ｐ）
12の構成図である。ＳＢＣ−Ｐ12は、共有システムバス
３を介して、共有メモリモジュール２に対しソフトウェアに基づく中央処理ユニット10の命令によ
り、物理アドレスで直接アクセスするプログラムモード
と、アクセスすべき共有メモリモジュール２を選択し、対
象共有メモリモジュール２内のアクセスアドレスと転送
長を指示してプロセッサユニット１と共有メモリモジュ
ール２間のデータ転送を起動するＤＭＡモードの２モー
ドによるアクセスを行う。

【００２３】ＳＢＣ−Ｐ12は、これらの２つのアクセス
モードに対応してプログラムモードアクセス制御回路2
0，ＤＭＡモードアクセス制御回路21，共有システムバ
ス３との送受信回路22及びバッファとして機能するデュ
アルポートＲＡＭ23，プロセッサモジュール１の状態
と、二重化共有メモリモジュール２へアクセス中であっ
たかを示すレジスタＥＰＳＴ24によって構成される。

【００２４】ここで、プログラムモードアクセス制御回
路20には、アドレスデゴーダ25、タイミング制御回路2
6、プログラムモード制御レジスタ27、最終共有メモリ
モジュールアクセスアドレスを示すレジスタEPSSAP28が
設けられ、ＤＭＡモードアクセス制御回路21には、アド
レス発生器29、タイミング制御回路30、ＤＭＡ制御レジ
スタ31、及び最終共有メモリモジュールアクセスアドレ
スを示すレジスタEPSSAS32が設けられる。

【００２５】タイミング制御回路26，30は次のような働
きをする。デュアルポートＲＡＭ23へのアクセスを調整する。デュアルポートＲＡＭ23自体のタイミング制御を行
う。内部バス14とデータの送受信するとき、バスの制御信
号等のタイミング制御をする。

【００２６】図５は、図２のプロセッサユニット１に設
けた接続ユニットＩＢＣ−Ｐ13の構成図である。ＩＢＣ
−Ｐ13は、Ｉ／Ｏバス４を介して、外部装置へのＩ／Ｏアクセス他プロセッサユニット１へのアクセスの２モードによるアクセスを行う。ＩＢＣ−Ｐ13は、こ
れらの２つのアクセスモードに対応してＩ／Ｏアクセス
制御回路33、他プロセッサモジュールアクセス制御回路
34、Ｉ／Ｏバス４との送受信回路35及びバッファとして
機能するデュアルポートＲＡＭ36によって構成される。
ここで、Ｉ／Ｏアクセス制御回路33には、アドレス発生
器37、タイミング制御回路38、Ｉ／Ｏ制御レジスタ39が
設けられ、他プロセッサモジュールアクセス制御回路34
には、アドレス発生器40、タイミング制御回路41、及び
他プロセッサモジュールアクセス制御レジスタ42が設け
られる。

【００２７】図６は、図３に示した共有メモリモジュー
ル２に設けた接続ユニットＳＢＣ−Ｓ16の構成図であ
る。ＳＢＣ−Ｓ16は、ＤＭＡ制御回路43、共有システム
バス３との送受信回路44及びバッファとして機能するデ
ュアルポートＲＡＭ45によって構成される。ＤＭＡ制御
回路43は、アドレス発生器46及びタイミング制御回路4
7、内部バス制御回路48を備えている。

【００２８】共有システムバス３、Ｉ／Ｏバス４のバス
制御においては、各プロセッサモジュール１，共有メモ
リモジュールごとにユニットＩＤ（ＵＩＤ）を割付け、
ＵＩＤをバス上のモジュール識別子とする。

【００２９】図７に起動転送コマンド（ＳＣ）と応答転
送コマンド（ＥＣ）の例を示す。ＳＣにおいて、ＤＩＤ
（Destination ID）は受信先のモジュールのユニットＩ
Ｄであり、ＳＩＤ（Source ID ）は送信元モジュールユ
ニットＩＤである。オペランドはアクセス種類を示す。
アクセス種類としては、共有メモリモジュール２に対す
るメモリアクセス、Ｉ／Ｏアクセス、共有メモリモジュ
ール２／他プロセッサモジュール１に対するリセット指
示等の構成制御レジスタアクセス等がある。更に、ＢＣ
Ｔ（Byte Count）は、各アクセスにおけるデータ容量を
示す。また、応答転送コマンド（ＥＣ）におけるＤＩ
Ｄ、ＳＩＤはＳＣと同じであるが、終結コードは、アク
セス先における終結状態（正常終結か、あるいは異常終
結の場合はそのエラー要因をコード化したもの）を示
す。

【００３０】図８（ａ）は、共有メモリモジュール２か
らプロセッサモジュール１にデータを読み出すフェッチ
アクセスのバス動作説明図である。先ずアクセス元のプ
ロセッサモジュール１は、ＳＣを作成する。即ち自己の
ＵＩＤを示すＳＩＤ、アクセス先の共有メモリモジュー
ル２のＵＩＤを示すＤＩＤ、メモリ読み出しアクセスを
示すオペランド、アクセス容量を示すＢＣＴによってＳ
Ｃを作成する。プロセッサモジュール１は、ＳＣに続い
て、アクセス先の共有メモリモジュール２上のアクセス
アドレス（Ａ）を送信する。

【００３１】受信側の共有メモリモジュール２は、共有
システムバス３を監視し、ＳＣに含まれる受信先を示す
ＤＩＤと自ＵＩＤを比較し、両者が一致した場合に受信
動作を行う。受信動作を行った共有メモリモジュール２
は、共有メモリモジュール２内の共有メモリユニットＳ
ＳＵ15に読み出しアクセスを行う。ＳＳＵ15からの読み
出しアクセス終了後、共有メモリモジュール２は読み出
しアクセス終結コードを含め、転送方向が起動転送と応
答転送では逆のためＤＩＤとＳＩＤを交換したＥＣを作
成してアクセス元のプロセッサモジュール１に対して送
信する。更に、ＥＣに続いて読み出しデータをアクセス
元のプロセッサモジュール１に対して送信する。

【００３２】アクセス元のプロセッサモジュール１は、
共有システムバス３を監視し、ＥＣ中のＤＩＤが自ＵＩ
Ｄと一致した場合に受信動作を行い、１回のアクセスを
終了する。このＳＣ送信終了後からＥＣの送信開始迄の
空時間については、他のプロセッサモジュール１からの
共有メモリモジュール２へのアクセスに使用できる。

【００３３】図８（ｂ）は、共有システムバス３によ
り、プロセッサモジュール１から共有メモリモジュール
２にデータを転送して書き込むストアアクセスのバス動
作説明図である。先ずアクセス元のプロセッサモジュー
ル１は、ＳＣを作成する。即ち自己のＵＩＤを示すＳＩ
Ｄ、アクセス先の共有メモリモジュール２のＵＩＤを示
すＤＩＤ、メモリ書き込みアクセスを示すオペランド、
アクセス容量を示すＢＣＴによってＳＣを作成する。プ
ロセッサモジュール１は、ＳＣに続いて、アクセス先の
共有メモリモジュール２上のアクセスアドレス（Ａ）、
及び書き込みデータ（Ｄ）を送信する。

【００３４】受信側の共有メモリモジュール２は、共有
システムバス３を監視、ＳＣに含まれる受信先を示すＤ
ＩＤと自ＵＩＤを比較し、両者が一致した場合に受信動
作を行う。受信動作を行った共有メモリモジュール２
は、共有メモリモジュール２内の共有メモリユニットＳ
ＳＵ15に書き込みアクセスを行う。ＳＳＵ15への書き込
みアクセス終了後、共有メモリモジュール２は書き込み
アクセス終結コードを含め、転送方向が起動転送と応答
転送では逆のためＤＩＤとＳＩＤを交換したＥＣを作成
してアクセス元のプロセッサモジュール１に対して送信
する。アクセス元のプロセッサモジュール１は、共有シ
ステムバス３を監視し、ＥＣ中のＤＩＤが自ＵＩＤと一
致した場合に受信動作を行い、１回のアクセスを終了す
る。

【００３５】図９はプロセッサモジュール１から二重化
共有メモリモジュール２にデータを転送して書き込む二
重化書き込みストアアクセスのバス動作説明図である。
１回目のアクセスは、図８（ｂ）に示した普通の書き込
みストアアクセスと同様であるが、１回目のアクセス正
常終了後、ＳＣ中のＤＩＤの最下位ビットを反転し、二
重化された共有メモリモジュール２へ２回目の書き込み
アクセスを行う。

【００３６】ＳＣ中のＤＩＤの最下位ビットを反転する
のは次の理由による。二重化を行う一方の共有メモリモ
ジュール２のＤＩＤを例えば、「１００」とし、他方の
共有メモリモジュール２のＤＩＤのＤＩＤを「１０１」
とする。これにより「１００」の最下位ビット「０」を
反転することにより「１０１」が得られる。

【００３７】プロセッサモジュール１から共有メモリモ
ジュール２へのアクセス方法として、プログラムモー
ド、ＤＭＡモードアクセスがあるが、各アクセス方法の
違いは、プロセッサモジュール１内の接続ユニットＳＢ
Ｃ−Ｐ12での処理の差であり、いずれのアクセスにおい
ても、共有システムバス３／共有メモリモジュール２上
の動作は同じである。また、Ｉ／Ｏバス４上のアクセス
も基本動作は同じである。

【００３８】図10は図４におけるレジスタEPSTS24 レジ
スタEPSSAP28、レジスタEPSSAS32の表示内容を説明する
図である。（ａ）はレジスタEPSTS の表示内容を示す。ＰＳ（PM STATUS ）はアクセス対象となるプロセッサ
モジュール１の状態、つまりHALTしているかいないかを
０と１で表現する。ＳＢＨＴ（SBC HALT）はアクセス対象になるプロセッ
サモジュール１の接続ユニットＳＢＣ−Ｐ12の状態、つ
まりHALTしているか、いないかを示す。ＰＡＴ（Ｐ−PORT ACTIVE ）はアクセス対象となるプ
ロセッサモジュール１のプログラムモードアクセスが現
在動作中であるか否かを示す。ＳＡＴ（Ｓ−PORT ACTIVE ）はアクセス対象となるプ
ロセッサモジュール１のＤＭＡアクセスが現在動作中で
あるか否かを示す。ＳＵＣＰ（SSU −UNMATCH Ｐ−PORT）は最後にプログ
ラムモードで二重化アクセスをした共有メモリモジュー
ル２の等価性が保証されたか否かを表わす。ＳＵＣＳ（SSU −UNMATCH Ｓ−PORT）は最後にＤＭＡ
モードで二重化アクセスをした共有メモリモジュール２
の等価性が保証されたか否かを表わす。

【００３９】図11は図１に示すマルチプロセッサシステ
ムに接続されたプロセッサモジュール１相互の関係を説
明する図である。システムに接続されるプロセッサモジ
ュール１は他のプロセッサモジュール１のレジスタEPST
S24 ，レジスタEPSSAP28，レジスタEPSSAS32を互にポー
リングしている。ただし、プロセッサモジュール１の数
が多くなった場合は、マスタープロセッサモジュール１
を設け、他のプロセッサモジュール１をポーリングし、
他のプロセッサモジュール１の内の１つがマスタープロ
セッサモジュール１をポーリングするようにした方がよ
い。

【００４０】ここで、レジスタEPSTS24 はそのレジスタ
24を有するプロセッサモジュール１の状態、二重化共有
メモリモジュールアクセス中にHALTしたかを示し、レジ
スタEPSSAP28、レジスタEPSSAS32は最後にアクセスした
共有メモリモジュール２と、その内部アドレスを示す。
これらのレジスタに定期的ポーリングすることにより、
マスタープロセッサモジュール１は、このレジスタを有
するプロセッサモジュール１が正常動作中か、HALT中か
を判断する。さらに、HALT中の場合は、そのHALTしたプ
ロセッサモジュール１のアクセスによって二重化共有メ
モリモジュール２の等価性が保たれているかを判断す
る。

【００４１】ＰＡＴ／ＳＡＴは現在アクセス中であるこ
とを示す。つまり、このレジスタを有するプロセッサモ
ジュール１がHALTしていたら、新たに共有メモリモジュ
ール２をアクセスすることはないが、HALT前のアクセス
における共有メモリモジュールからのＥＣを待っている
状態などであることを示す。二重化アクセスをした共有
メモリモジュール２の等価性の保証は、アクセス終了後
でなければ得られない。これは図８（ｂ）に示すＥＣの
終結コードが正常終了であることを確認した後に初めて
等価性の保証が得られるからである。このためＰＡＴ／
ＳＡＴはアクセス終了迄WAITするために使用する。

【００４２】ＳＢＨＴにより、接続ユニットＳＢＣ−Ｐ
12がHALTしている場合には、ＳＢＣ−Ｐ12が内部自己矛
盾を検出した事が原因であるため、二重化共有メモリモ
ジュールの等価性は判断不能である。このため、ＳＢＣ
−Ｐ12がHALTした場合のリカバリは、二重化共有メモリ
モジュールの全複写が必要である。

【００４３】このＳＢＣ−Ｐ12の内部自己矛盾とは、例
えば内部シーケンサの異常などである。各ＬＳＩは自己
動作のチェック回路があり、常に自己監視をしている。
この自己矛盾が発生すると、例えばＳＢＣ−Ｐ12が共有
システムバス３に命令を発行していないのに、正常終了
したと中央処理ユニット10に報告したり、余分な書き込
みアクセスなどを行う。つまり暴走状態になってしまう
ので、等価性の判断は不可能となる。

【００４４】図10に戻り、（ｂ）はレジスタEPSSAP28、
（ｃ）はレジスタEPSSAS32を表わす。SSUA（SUU −ACCE
SS ADRS ）は最後にプロセッサモジュール１がアクセス
した共有メモリモジュール２上の内部アドレスを４ＫＢ
単位で表示する。またＤＩＤ（Destination ＵＩＤ）は
SSUAA に対応する共有メモリモジュール２のＵＩＤを表
示する。

【００４５】このレジスタ（ESPSSAP ／EPSSAS）28，32
はそれぞれのアクセスモードおける最後にアクセスした
共有メモリモジュール２のＤＩＤ（ＳＣ，ＥＣにおける
ＤＩＤと同じ）と、その共有メモリモジュール２内アド
レスを４ＫＢ単位に表示するSSUAA で構成される。この
レジスタは28，32、レジスタEPSTS24 によってあるプロ
セッサモジュール１のHALTが検出され、更にＳＢＣ−Ｐ
12はHALTしておらず、該当モードによるアクセスは動作
中でなく、かつ二重化共有メモリモジュール１の等価性
が無くなっている場合に参照され、ＤＩＤの示す共有メ
モリモジュール２のSSUAA の示す４ＫＢの領域の複写に
よるリカバリに使用される。

【００４６】図12はプロセッサモジュールＰＭ＃１がHA
LTし、プロセッサモジュールＰＭ＃０が二重化共有メモ
リモジュールＳＳＭ＃０，ＳＳＭ＃１のリカバリを行う
構成図であり、図13はそのフローチャートを示す。ＰＭ
＃０の中央処理ユニットＭＰＵ10はプログラムに従って
ＰＭ＃１のＳＢＣ−Ｐ12に存在するレジスタEPSTS24を
Ｉ／Ｏバス４経由でポーリングし、ＰＭ＃１の状態を監
視する（ステップ50）。このときＰＭ＃１もまたＰＭ＃
０を監視している。ＰＭ＃０はＰＭ＃１のHALTを検出す
ると（ステップ51）、ＳＢＣ−Ｐ12が正常か否かを示す
SBHTを参照し、ＳＢＣ−Ｐ12がHALTしていないかチェッ
クする（ステップ52）。ＰＭ＃１のＳＢＣ−Ｐ12がHALT
している場合には、共有システムバス３を使用し、ＰＭ
＃０の制御下で二重化共有メモリモジュールの全複写、
つまりＳＳＭ＃０の内容をＳＳＭ＃１に全て複写する
（ステップ53）。

【００４７】ＳＢＣ−Ｐ12がHALTしていない場合には、
ＰＡＴ，ＳＡＴが動作終了を示すまでWAITする（ステッ
プ54，55）。プログラムモード、ＤＭＡモードのアクセ
ス終了後、先ずプログラムモードアクセスによる二重化
共有メモリモジュールの等価性の判断をSUCPを参照し、
二重化共有メモリモジュール２の内容が等価性を有して
いないときは（ステップ56）、レジスタEPSSAP28を読み
出し（ステップ57）、そのＤＩＤで示されている共有メ
モリモジュール２のSSUAA で示された４ＫＢ領域を共有
システムバス３を使用し、ＰＭ＃０の制御下で二重化さ
れたＳＳＭ＃０よりＳＳＭ＃１に複写する（ステップ5
8）。さらにＤＭＡモードアクセスにより二重化共有メ
モリモジュール２の等価性の判断をSUCSを参照して判断
し（ステップ59）、二重化共有メモリモジュールの内容
が等価性を有していないときは、レジスタEPSSA32 を読
み出し（ステップ60）、そのＤＩＤで示される共有メモ
リモジュール２のSSUAA で示された４ＫＢ領域を共有シ
ステムバス３を使用し、ＰＭ＃０の制御下で二重化され
たＳＳＭ＃０よりＳＳＭ＃１へ複写する（ステップ6
1）。

【００４８】

【発明の効果】以上の説明より明らかなように本発明
は、二重化共有メモリモジュールに書き込み中プロセッ
サモジュールを監視しHALTした場合に書き込み動作が正
常に行なわれたか否か調べ、異常終了した場合、異常終
了したデータのみ正常な二重化共有メモリモジュールよ
り複写するようにしたので、複写量を少くすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例のマルチプロセッサシステムを
示す図である。

【図２】プロセッサモジュール構成図である。

【図３】共有メモリモジュール構成図である。

【図４】プロセッサモジュール内蔵の共有システムバス
接続ユニットの構成図である。

【図５】プロセッサモジュール内蔵のＩ／Ｏバス接続ユ
ニットの構成図である。

【図６】共有メモリモジュール内蔵の共有システムバス
接続ユニットの構成図である。

【図７】システムバス上の転送コマンド説明図である。

【図８】読み出し／書き込み転送バス動作説明図であ
る。

【図９】二重化共有メモリモジュール書き込み転送バス
動作説明図である。

【図１０】レジスタEPSTS , EPSSAP，EPSSASの内容を説
明する図である。

【図１１】プロセッサモジュール間のポーリングを説明
する図である。

【図１２】実施例の動作を説明するための構成図を示
す。

【図１３】実施例の動作フロー図である。

【符号の説明】

１プロセッサモジュール２共有メモリモジュール３共有システムバス４Ｉ／Ｏバス 10 中央処理ユニット 12 接続ユニットＳＢＣ−Ｐ 15 共有メモリユニット 24 レジスタEPSTS 28 レジスタEPSSAP 32 レジスタEPSSAS

Claims

【特許請求の範囲】

【請求項１】中央処理ユニットとシステムバスへの接
続ユニットを有する複数のプロセッサモジュールと、共
有メモリユニットと前記システムバスへの接続ユニット
を有する複数の共有メモリモジュールとを有し、前記プ
ロセッサモジュールのうち第１プロセッサモジュールが
前記共有メモリモジュールのうちの第１共有メモリモジ
ュールにデータを書き込んだ後、前記共有メモリモジュ
ールのうち第２共有メモリモジュールに前記データを書
き込む際の二重化共有メモリ等価性保証方式において、
前記プロセッサモジュールのうちの第２プロセッサモジ
ュールが前記第１プロセッサモジュールの状態を監視
し、この第１プロセッサモジュールが停止した場合書き
込み動作を終了したか否かを検出するようにしたことを
特徴とする二重化共有メモリ等価性保証方式。
【請求項２】前記第２プロセッサモジュールが、前記
書き込み動作の終了が正常終了か異常終了かを検出する
ようにしたことを特徴とする請求項１記載の二重化共有
メモリ等価性保証方式。
【請求項３】前記第２プロセッサモジュールは、前記
第１プロセッサモジュールが停止して前記データの書き
込みが前記異常終了であるとき、前記データの最初のア
ドレスを前記第１プロセッサモジュールより読み出し
て、前記第１共有メモリモジュールより前記データの最
初のアドレスより前記データを前記第２共有メモリモジ
ュールに複写するようにしたことを特徴とする請求項２
記載の二重化共有メモリ等価性保証方式。
【請求項４】前記第２プロセッサモジュールの動作
は、前記第１プロセッサモジュールの前記第１共有メモ
リモジュールと前記第２共有メモリモジュールへの同期
転送、非同期転送を行うアクセス形式ごと行なわれるこ
とを特徴とする請求項１〜３のいずれかに記載の二重化
共有メモリ等価性保証方式。