JPH06242979A - 二重化コンピュータ装置 - Google Patents

Abstract

(57)【要約】 【目的】電気ノイズ等により生ずる一過性の演算エラー
が生ずる場合にも、その影響を受けず正確な制御演算を
行えるようにする。 【構成】二重化コンピュータ装置を構成している２のプ
ロセッサ装置は、互いに同一の制御演算を同期して行う
２つのＣＰＵと、２つのＣＰＵの演算結果が一致するか
否かを照合する照合手段と、主記憶手段およびリモート
入出力バスインターフェース手段とを備え、２つのＣＰ
Ｕは、それぞれ対応するローカルメモリと、これらの各
ローカルメモリに対してデータのエラー検出・訂正を行
う誤り検出手段を含んで構成し、第１，第２の各プロセ
ッサ装置は、それぞれ異なった電源から電力が供給され
て動作するようにし、照合手段は、２つのＣＰＵから出
力される演算結果が一致する場合は、その演算データを
システムバスに出力し、不一致と判断された場合は、実
作業に関与している一方のプロセッサ装置の制御権を待
機側となっている他方のプロセッサ装置に切り替えるた
めの信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセスの制御を行う
分散形制御システム等に適用される二重化コンピュータ
装置に関し、更に詳しくは、単体で実行可能な２つのプ
ロセッサ装置をシステムバスで結合し、一方のプロセッ
サ装置が実作業につき他方のプロセッサ装置が実作業に
関与せず待機する方式の二重化コンピュータ装置に関す
る。

【０００２】

【従来の技術】プロセス制御を行う分散形制御システム
に適用されるようなコンピュータ装置においては、信頼
性を高めるためにプロセス制御演算を行うプロセッサ装
置を二重化構成とし、一方のプロセッサ装置の故障に備
えて他方のプロセッサ装置を待機させるように構成した
二重化コンピュータ装置が広く実用化されている。

【０００３】この様な二重化コンピュータ装置として
は、例えば、特開昭５７−８６９６８号公報や、特開昭
５７−８６９７１号公報等に開示されているものがあ
る。これらは、いずれも２つのコンピュータの間に二重
化制御のための手段を介在させるような構成となってい
る。また、特開平２−２６４３５３号公報には、２つの
コンピュータの間に二重化制御のための手段を介在させ
ない二重化コンピュータ装置が開示されている。

【０００４】

【発明が解決しようとする課題】この様な二重化コンピ
ュータ装置においては、主としてコンピュータを構成し
ているハードウェアの固定故障に起因する事態が発生し
た場合に、待機側のコンピュータに制御の実行が切り替
えられるようにしたもので、例えば、外来の電気ノイズ
の影響や、故障初期に発生するＣＰＵの一過性の演算エ
ラーについては、何ら考慮したものではなかった。

【０００５】この為に、従来装置においては、誤った演
算結果に基づく制御演算が行われてしまうという不具合
いがあった。本発明は、これらの点に鑑みてなされたも
ので、電源回路を経て混入するような電気ノイズや、故
障初期に発生する一過性の演算エラーに関しても、待機
側のコンピュータによりバックアップが行えるように
し、信頼性の高い二重化コンピュータ装置を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】この様な目的を達成する
本発明は、単体で実行可能な第１，第２のプロセッサ装
置をシステムバスで結合し、一方のプロセッサ装置が実
作業につき他方のプロセッサ装置が実作業に関与せず待
機する方式の二重化コンピュータ装置であって、前記第
１，第２の各プロセッサ装置は、それぞれ、互いに同一
の制御演算を行う２つのＣＰＵと、この２つのＣＰＵの
演算結果が一致するか否かを所定の演算周期で照合する
照合手段と、この照合手段にシステムバスを介して結ば
れた主記憶手段およびリモート入出力バスインターフェ
ース手段とを備え、前記２つのＣＰＵは、それぞれ対応
するローカルメモリと、これらの各ローカルメモリに対
してデータのエラー検出を行う誤り検出手段を含んで構
成されると共に、前記第１，第２の各プロセッサ装置
は、それぞれ異なった電源から電力が供給されて動作す
るように構成され、前記照合手段は、２つのＣＰＵから
出力される演算結果を照合し、それらが一致する場合は
当該演算データをシステムバスに出力し、不一致と判断
された場合は、実作業に関与している一方のプロセッサ
装置の制御権を待機側となっている他方のプロセッサ装
置に切り替えるための信号を出力することを特徴とする
二重化コンピュータ装置である。

【０００７】

【作用】第１，第２の各プロセッサ装置内には、それぞ
れ２つのＣＰＵが内蔵された構成をとる。これら２つの
ＣＰＵは、同一の制御演算を行う。ここで、各ＣＰＵ内
の誤り検出手段は、それぞれ対応するローカルメモリに
対して読み書きされるデータのエラー検出を行う。

【０００８】照合手段は、２つのＣＰＵからの演算結果
を演算周期毎に照合しており、２つのＣＰＵの演算結果
が一致していれば、制御演算は正常であると判断し、デ
ータをシステムバスを介して、主記憶手段やリモート入
出力バスインターフェース手段に送りだす。また、演算
結果が不一致の場合は、演算異常と判断し、制御権を待
機側のプロセッサ装置に渡す。

【０００９】待機側プロセッサ装置においても、制御側
プロセッサ装置と同じ制御演算を同期して行っており、
制御権を得ると直ちに自身の制御演算データをシステム
バスに出力する。これにより、二重化の切替えを、制御
の連続性を維持しながら行うことが可能となる。この様
な動作の中で、誤り検出手段がエラーを検出した場合に
は、システムバスを介して接続されているＥＤＣ機能を
持つ主記憶装置の参照リードを許可するようにしてい
る。

【００１０】

【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明に係わる装置の基本的な機能
を示す機能ブロック図である。図において、ＰＣ１，Ｐ
Ｃ２は、単体で実行可能な第１，第２のプロセッサ装置
で、互いにシステムバスＥＢにより結合している。この
システムバスＥＢは、ここではシングル構成のものを示
すが、二重化構成としてもよい。ＰＳ１は第１のプロセ
ッサ装置ＰＣ１に対して動作電力を供給する第１の電源
回路であり、ＰＳ２は、第２のプロセッサ装置ＰＣ２に
対して動作電力を供給する第２の電源回路で、互いに独
立した構成となっている。これらの電源回路は、ともに
電源の停電に備えてバッテリィーＢＡＴを有している。
第１，第２の各プロセッサ装置ＰＣ１，ＰＣ２は、互い
に同期して動作するとともに、データベースが等値化さ
れるように構成されていて、一方のプロセッサ装置が実
作業につき、他方のプロセッサ装置が実作業に関与せず
待機するようになっている。

【００１１】第１，第２の各プロセッサ装置ＰＣ１，Ｐ
Ｃ２において、１１，１２は互いに同一の制御演算を行
う２つのＣＰＵ、１３は２つのＣＰＵ１１，１２からの
演算結果が一致するか否かを所定の演算周期で照合する
照合手段で、照合結果に応じていずれかのＣＰＵ１１，
１２からの演算データをシステムバスＥＢに出力するか
否かを決めるとともに、システムバスとのインターフェ
ースとしても機能しており、データ・フロー制御を行っ
ている。

【００１２】即ち、この照合手段１３は、２つのＣＰＵ
１１，１２から出力される演算結果を照合し、それらが
一致する場合はその演算データをシステムバスＥＢに出
力する。不一致と判断された場合は、その演算データは
出力せず、実作業に関与している一方のプロセッサ装置
の制御権を、待機側となっている他方のプロセッサ装置
に切り替えるように制御するための信号を出力するよう
になっている。また、第１，第２のプロセッサ装置ＰＣ
１，ＰＣ２において、照合手段１３が演算不一致を判断
した場合には、自身のプロセッサ装置は自己診断を行う
とともに、その自己診断の結果、ＣＰＵ等のハードウェ
アに異常が検出されない場合、待機状態で復帰するよう
に構成してある。

【００１３】１４は照合手段１３にシステムバスＥＢを
介して結ばれた主記憶手段で、エラーの検出・訂正機能
（ＥＤＣ機能）を有しているものが用いられている。１
５，１６は内部バスのインターフェース、１７は上位計
算機等との通信を行う上位通信インターフェースで、こ
れらはいずれもシステムバスＥＢに接続されている。Ｐ
Ｉ１は第１のリモート入出力バスインターフェース（Ｉ
／Ｏ装置）で、第１のプロセッサ装置ＰＣ１のバスイン
ターフェース１５および第２のプロセッサ装置ＰＣ２の
バスインターフェース１５にそれぞれ接続されている。
ＰＩ２は同様に第２のリモート入出力バスインターフェ
ースで、第１のプロセッサ装置ＰＣ１のバスインターフ
ェース１６および第２のプロセッサ装置ＰＣ２のバスイ
ンターフェース１６にそれぞれ接続されている。

【００１４】ＶＮは上位計算機あるいは他のコンピュー
タ装置相互間を結ぶための二重化された通信バスで、上
位通信インターフェース１７は、例えば、トークンパッ
シング方式の通信制御により、自分に通信権（トーク
ン）が回ってきたときに、他のコンピュータ装置との間
で通信を行うように構成してある。また、ＲＩＢは二重
化構成のリモート入出力バスで、第１，第２のプロセッ
サ装置ＰＣ１，ＰＣ２の各リモート入出力バスインター
フェースＰＩ１，ＰＩ２に接続されるとともに、入出力
モジュールＩＯＭが接続され、入出力モジュールＩＯＭ
に対して、各プロセッサ装置ＰＣ１，ＰＣ２の両方から
アクセスが可能となっている。

【００１５】なお、各リモート入出力バスインターフェ
ースＰＩ１，ＰＩ２は、ここでは、プロセッサ装置内に
設けられている各バスインターフェース１５，１６と接
続され、プロセッサ装置とは別に構成される場合を示し
ているが、システムバスに対して直接接続される構成で
もよく、また、プロセッサ装置内に構成されるようにし
てもよい。

【００１６】図２は、各プロセッサ装置において、２つ
のＣＰＵ１１，１２の内部構成を示すブロック図であ
る。２つのＣＰＵ１１，１２は、同じ内部構成となって
おり、共通のクロック発生器１０からクロックが与えら
れて同期して動作している。これらのＣＰＵにおいて、
１１１，１２１はマイクロプロセッサ、１１２，１２２
は各マイクロプロセッサに対応して設けられているロー
カルメモリで、キャッシュメモリが用いられる。１１
３，１２３は各ローカルメモリに対して、データのエラ
ー検出を行う誤り検出手段で、パリティチェック・ジェ
ネレート機能を有するもので、マイクロプロセッサ内に
構成されるものを用いてもよい。

【００１７】１１４，１２４はバスインターフェース
で、マイクロプロセッサ周辺の高速バスと、システムバ
スＥＢとのインターフェースとしての機能を有してい
る。誤り検出手段１１３，１２３は、それぞれローカル
メモリ１１２，１２２をリードしたとき、パリティチェ
ックを行い、エラーを検出した場合には、システムバス
ＥＢに接続されている主記憶手段１４の参照リードを許
可するように構成されている。

【００１８】この様に構成した装置の動作を次に説明す
る。第１，第２のプロセッサ装置ＰＣ１，ＰＣ２は、そ
れぞれ２つのＣＰＵ１１，１２を有しており、これらの
各ＣＰＵ１１と１２とは、同一のクロック発生器１０か
ら与えられるクロックに従って、同期して同一の制御演
算を行っている。各ＣＰＵ１１，１２での演算結果は、
照合手段１３で演算周期毎に照合される。ここで、照合
手段１３は、２個のＣＰＵ１１，１２の演算結果が一致
する場合、制御演算が正常に行われていると判断し、一
方のＣＰＵ（例えばＣＰＵ１１）の演算データを主記憶
手段１４や、各バスインターフェース１５，１６あるい
は１７に、システムバスＥＢを介して出力する。

【００１９】主記憶手段１４は、ここでは、エラー検出
・訂正機能を有するものが用いられていて、この記憶手
段の内部で発生する一過性のビット反転エラー等を修復
するようにしており、主記憶手段１４内でのエラーを防
止している。ここで、２つのプロセッサ装置のいずれが
制御側となり、いずれが待機側となるかは、あらかじめ
ハードウェアによって決められるか、あるいは、はじめ
に、プロセッサ装置が動作状態になった（レディ信号を
最初に出力する）かにより決められる。そして、２つの
プロセッサ装置の動作が同期して正常に行われている場
合、制御側と待機側とは全く同じ制御演算処理を行って
おり、制御側と待機側との区別は、制御側となっている
プロセッサ装置が、リモート入出力バスインターフェー
スを実際にアクセスしているか、否かの違いとなる。

【００２０】この様に、リモート入出力バスインターフ
ェースに実際に制御演算データが出力されるのは、制御
側のプロセッサ装置からだけであるが、リモート入出力
バスインターフェースが扱っている入出力データは、待
機側のプロセッサ装置においても必要（制御側と同じ制
御演算を行う必要があるため）であり、そのために、そ
の入出力データは、制御側から待機側へコピーされるよ
うになっている。

【００２１】照合手段１３において、演算結果が一致し
ない場合は演算異常と判断し、制御権を待機側のプロセ
ッサ装置に切り替えるための制御信号を出力する。この
制御信号は、図示していないが、二重化構成のコンピュ
ータ装置に通常設けられている二重化切替えのための信
号を出力する二重化制御手段に印加され、待機側のプロ
セッサ装置に制御権が渡される。

【００２２】なお、二重化制御手段による制御権の切替
えは、前述したような演算不一致が検出された場合の外
に、各プロセッサ装置内に設けられているＣＰＵの動作
を監視するウォッチ・ドッグ・タイマがタイムアップし
た場合、電源の停電が検出された場合、上位通信インタ
ーフェース手段の機能に不具合いが発生した場合等、従
来の二重化制御の切替え条件が発生した場合と同様に行
われるものとする。

【００２３】それまで待機側にあったプロセッサ装置に
制御権が渡されると、そのプロセッサ装置は、それまで
制御側となっていたプロセッサ装置に代わって、リモー
ト入出力バスインターフェースを介して入出力モジュー
ルＩＯＭに対するアクセスを継続して行うこととなる。
ここで、今度、新たに制御側となったプロセッサ装置に
よる制御演算は、待機側にあったとき、制御側と同期し
て同様の制御演算を行っていたのであるから、制御の連
続性を維持しながら入出力モジュールＩＯＭに対するア
クセスを継続できる。

【００２４】照合手段１３により演算結果の不一致が検
出されると、演算異常と判断され、待機側となったプロ
セッサ装置は、自己診断を直ちに行う。そして、自己診
断の結果、ＣＰＵ等のハードウェアに異常が検出されな
い場合、前述した照合判断は、一過性の演算エラーであ
ったとして、異常状態から待機状態に復帰し、今度は、
待機側として制御側プロセッサ装置と同期を取りながら
同じ制御演算を行う。

【００２５】これに対して、自己診断の結果、ＣＰＵ等
のハードウェアに異常が検出された場合は、そのプロセ
ッサ装置はシステムダウンとし、以後シングル制御運転
となる。図３は、各プロセッサ装置ＰＣ１，ＰＣ２にお
いて、２つのＣＰＵを一つのプロセッサとしてみたて、
各プロセッサ装置の持つ機能を示した機能ブロック図で
ある。

【００２６】各プロセッサ装置は、オペレーションシス
テム（ＯＳ）の管理下で動作する汎用化された言語（例
えばＣ言語）で記述されたアプリケーションソフトウェ
アに従って、データの処理や制御を行うように構成され
ている。また、各プロセッサ装置は、外部からの割り込
み処理以外に、ＯＳによる多重実行の発生はなく、アプ
リケーションプログラムが連続に実行する処理を中断す
るのは、そのアプリケーションプログラムがＯＳをコー
ルするか、又は、ＯＳが動作するような処理を実行した
場合のみであり、また、各プログラム間でのデータの授
受および通信は、全てＯＳを経由して行われるように構
成されている。

【００２７】各プロセッサ装置ＰＣ１，ＰＣ２におい
て、主記憶手段１４には、ＯＳを格納するＯＳ実行メモ
リ部１４１と、アプリケーションプログラムを格納する
プログラム実行メモリ部１４２が設けられている。ここ
に格納されているアプリケーションプログラムは、ＯＳ
の機能を使用しながら（システムコールを行いながら）
動作するもので、各種のアプリケーションに応じて用意
されるが、その設計あるいは作成は、二重化処理を意識
することなく行われる。２つのＣＰＵは、この主記憶手
段１４に格納されている各プログラムに従って、データ
の演算処理，各種の制御や通信処理などを行うことにな
る。

【００２８】１４３はそのプロセッサ装置自身が実作業
に関与しているとき、プログラム実行メモリ部１４２の
内容を、待機状態にある相手のプロセッサ装置内のプロ
グラム実行メモリ部に転送するデータ等値化手段であ
る。このデータ等値化手段１４３は、システムの立ち上
げ時においては、はじめに、シングル運転状態に入った
プロセッサ装置側（制御側）のＯＳ実行メモリ部１４１
とプログラム実行メモリ手段１４２の内容を、待機側に
あるプロセッサ装置に転送する機能や、制御側のプロセ
ッサ装置がリモート入出力バスインターフェースを介し
て取り込んだ入力データあるいは出力データを、待機側
において読み込むことができるデータ受信機能も備えて
いる。

【００２９】１４４は自身のプロセッサ装置が制御側に
あるとき、リモート入出力バスインターフェースから割
り込みを受けた場合、待機側にある相手のプロセッサ装
置に対して、同様の割り込みを行うプロセス装置間割り
込み発生手段である。待機側プロセッサ装置は、制御側
のプロセス装置間割り込み発生手段１４４による割り込
みを受けると、自身のＣＰＵ装置に対して、疑似的な割
り込みを発生させ、制御側と同様の割り込み処理を行
う。この場合の割り込み処理は、通常はアプリケーショ
ンの動作とは全く非同期に行われることになる。

【００３０】１４５はアプリケーションプログラムがシ
ステムコールを行った際、制御側プロセッサ装置と待機
側プロセッサ装置とで、その動作が同期するように待ち
合わせを行うための待ち合わせ手段である。２つのプロ
セッサ装置ＰＣ１，ＰＣ２は、制御側も待機側もそれぞ
れのＣＰＵによって独自に動作しているが、各プロセッ
サ装置は、それらの動作が正常に行われているものとす
れば、互いの動作は同期したものとなる。しかしなが
ら、一方のプロセッサ装置において、割り込み処理など
が発生すると同期がとれなくなる。

【００３１】従って、この装置においては、ＯＳがコー
ルされるたびに、待ち合わせ手段１４５による同期のた
めの待ち合わせが行われるように構成してある。待ち合
わせが行われる場合としては、ＣＰＵから割り込みが発
生した場合、プロセッサ装置が自身のリモート入出力バ
スインターフェースに対してアクセスを行った場合（こ
の場合、制御側から待機側に入出力データの読み込みが
行われる）、プログラム実行メモリで動作するプログラ
ムからリモート入出力バスインターフェースに対してア
クセス要求を行った場合等である。

【００３２】１４６は、制御演算機能を総括して示すブ
ロックで、例えば取り込んだ入力データと上位から与え
られた設定値データ等を用いて、ＰＩＤ制御演算等を行
うような機能である。図４は、２つのプロセッサ装置が
同期して動作している状態を示す概念図である。

【００３３】この図において、２０１はプログラム実行
メモリ部１４２に格納されているアプリケーションソフ
トウェアを総括的に示したブロックであり、２０２はＯ
Ｓ実行メモリ部１４１に格納されているＯＳを実行する
カーネル処理実行部である。２０３はアプリケーション
ソフトウェア２０１からのシステムコールを受け付ける
システムコール受付部、２０４はＯＳ内のアプリケーシ
ョンソフトウェア２０１の実行をコントロールするディ
スパッチャーである。２０５は２つのプロセツサ装置間
でのデータの送受信、およびリモート入出力バスインタ
ーフェースＲＩ１，ＲＩ２のアクセスを行うドライバ
で、アプリケーションソフトウェア２０１に代わって、
カーネル処理実行部２０２（ＯＳ）から起動される。２
０６は割り込み処理部で、ＣＰＵ１１，１２，リモート
入出力バスインターフェースＲＩ１，ＲＩ２，プロセッ
サ装置間割り込み発生手段１４４からの割り込みを受付
けて、それらの割り込み処理を行うブロックを示してい
る。

【００３４】通常の動作において、アプリケーションソ
フトウェア２０１は、システムコール受付部２０３を介
して、ＯＳの機能を使用しながら所定のアプリケーショ
ンを実行している。この様な動作の中で、アプリケーシ
ョンソフトウェア２０１がシステムコールを行うと、待
ち合わせ手段１４５が起動され、２つのプロセッサ装置
ＰＣ１，ＰＣ２の動作が同期するように待ち合わせ処理
を行う。

【００３５】即ち、待機側のプロセッサ装置内の待ち合
わせ手段１４５は、アプリケーションプログラム２０１
がＯＳをコールする毎に、プログラム実行メモリ部にお
いて、まず、自身のメモリの指定したアドレスにデータ
を書き込み、次に相手のプロセッサ装置内のメモリの同
じアドレスを監視しながら、そこに何らかのデータが制
御側プロセッサ装置から書き込まれるまで待ち合わせを
行う。何らかのデータが書き込まれたのを確認すると、
相手プロセッサ装置内のメモリのデータをクリアし、続
いて、自身のメモリのデータがクリアされるまで待つ。
制御側のプロセッサ装置の待ち合わせ手段においても同
様の処理を行う。

【００３６】これにより、２つのプロセッサ装置ＰＣ
１，ＰＣ２は、同期がとられ、待機側プロセッサ装置
は、制御側プロセッサ装置の実行と同様の処理を同期し
て実行することとなり、制御側プロセッサ装置がダウン
した場合に待機側プロセッサ装置がその動作を、連続性
を維持しながら継続することができるようにしている。
また、ディスパッチャー２０４により複数のアプリケー
ションの制御が可能であるが、この場合も、複数のアプ
リケーション間の制御に関して同期がとられる。

【００３７】また、各プロセッサ装置に結合するリモー
ト入出力バスインターフェースへのアクセスに関して
も、各リモート入出力バスインターフェースをアクセス
するドライバ２０５（このドライバはカーネル処理実行
部（ＯＳ）２０２により起動される）で、同期をとるこ
とにより、制御側と待機側とのＩ／Ｏ処理に関して、同
期をとることができる。この時、制御側のリモート入出
力バスインターフェースが取り込んだ入出力データに関
しては、制御側のドライバ２０５を経て待機側のドライ
バ２０５にデータ受信され、２つのプロセッサ装置間で
入出力データに関する等値化が行われる。

【００３８】制御側プロセッサ装置において、リモート
入出力バスインターフェースＲＩ１，ＲＩ２側から非同
期で割り込みが発生した場合、ＯＳによる割り込み処理
部２０６の機能によりその割り込み処理が行われるとと
もに、プロセツサ装置間割り込み発生手段１４４は、待
機側プロセッサ装置に対して疑似割り込みを発生させ
る。ＯＳがコールされると、待ち合わせ手段１４５によ
る待ち合わせが行われ、この割り込み処理の同期がとら
れる。これにより、ドライバ２０５によるリモート入出
力バスインターフェースへのアクセスのタイミングを合
わせることができる。なお、ＣＰＵ内で発生する例外的
割り込みに関しては、制御側と待機側とで同時に同じア
プリケーションソフトウェアが実行されているために、
双方で発生するはずであり、その割り込み処理が同期し
て行われることとなる。

【００３９】この様に、アプリケーションソフトウェア
２０１がシステムコールを行う毎に、また、ドライバが
起動され通信処理あるいはリモート入出力バスインター
フェースをアクセスする処理中で、待ち合わせ手段１４
５による同期がとられることとなる。

【００４０】

【発明の効果】以上、詳細に説明したように、本発明
は、実際に制御に関与しているリモート入出力バスイン
ターフェース（Ｉ／Ｏ装置）を、どちらがアクセスする
かにより制御側と待機側とに分けられる２つのプロセツ
サ装置を、それぞれ２つのＣＰＵとそれらの演算結果を
照合する照合手段とを含んで構成すると共に、それぞれ
独立した電源装置から電力を供給するようにし、照合手
段で不一致が検出された場合、制御側と待機側とを切り
替えるようにしたものである。

【００４１】従って、本発明によれば、電気ノイズ等に
より生ずる一過性の演算エラーが生ずる場合にも、待機
側にあったプロセッサ装置によりバックアップが行われ
るもので、正確な制御演算結果を出力することの可能な
信頼性の高い二重化コンピュータ装置を実現することが
できる。また、待機側プロセッサ装置で必要とする入力
データは制御側から待機側へコピーするように構成する
とともに、制御側と待機側とは、システムコール、割り
込み処理やＩ／Ｏ処理において自動的に同期がとられる
ように構成したもので、大がかりなシステムを構築しな
くとも、制御側がダウンしたような場合における待機側
プロセツサ装置への制御権の切替えを、継続性を維持し
ながら即座に行うことができる。

【図面の簡単な説明】

【図１】本発明に係わる装置の基本的な機能を示す機能
ブロック図である。

【図２】各プロセッサ装置において、２つのＣＰＵの内
部構成を示すブロック図である。

【図３】各プロセッサ装置において、２つのＣＰＵを一
つのプロセッサとしてみたて各プロセッサ装置の持つ機
能を示した機能ブロック図である。

【図４】２つのプロセッサ装置が同期して動作している
状態を示す概念図である。

【符号の説明】

ＰＣ１，ＰＣ２ プロセッサ装置 ＥＢ システムバス ＰＳ１，ＰＳ２ 電源回路 ＰＩ１，ＰＩ２ リモート入出力バスインターフェース １０ クロック発生器 １１，１２ ＣＰＵ １３ 照合手段 １４ 主記憶手段 １５，１６ バスインターフェース １１２，１２２ ローカルメモリ １１３，１２３ 誤り検出手段 １４１ ＯＳ実行メモリ部 １４２ プログラム実行メモリ部 １４３ データ等値化手段 １４４ プロセス装置間割り込み発生手段 １４５ 待ち合わせ手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 年彦 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】単体で実行可能な第１，第２のプロセッサ
   装置をシステムバスで結合し、一方のプロセッサ装置が
   実作業につき他方のプロセッサ装置が実作業に関与せず
   待機する方式の二重化コンピュータ装置であって、 前記第１，第２の各プロセッサ装置は、それぞれ、 互いに同一の制御演算を同期して行う２つのＣＰＵと、 この２つのＣＰＵの演算結果が一致するか否かを所定の
   演算周期で照合する照合手段と、 この照合手段にシステムバスを介して結ばれた主記憶手
   段およびリモート入出力バスインターフェース手段とを
   備え、 前記２つのＣＰＵは、それぞれ対応するローカルメモリ
   と、これらの各ローカルメモリに対してデータのエラー
   検出を行う誤り検出手段を含んで構成されると共に、 前記第１，第２の各プロセッサ装置は、それぞれ異なっ
   た電源から電力が供給されて動作するように構成され、 前記照合手段は、２つのＣＰＵから出力される演算結果
   を照合し、それらが一致する場合は当該演算データをシ
   ステムバスに出力し、不一致と判断された場合は、実作
   業に関与している一方のプロセッサ装置の制御権を待機
   側となっている他方のプロセッサ装置に切り替えるため
   の信号を出力することを特徴とする二重化コンピュータ
   装置。
2. 【請求項２】第１，第２のプロセッサ装置において、照
   合手段が演算不一致を判断した場合、自身のプロセッサ
   装置は、自己診断を行うとともに当該自己診断の結果Ｃ
   ＰＵに異常が検出されない場合、待機状態で復帰するよ
   うにした請求項１の二重化コンピュータ装置。
3. 【請求項３】第１，第２の各プロセッサ装置は、それぞ
   れ、 オペレーティングシステムを格納したＯＳ実行メモリ手
   段と、 オペレーティングシステムの機能を使用（システムコー
   ル）しながら動作するアプリケーションプログラムを格
   納したプログラム実行メモリ手段と、 自身が実作業に関与しているとき前記プログラム実行メ
   モリ手段の内容を待機状態にある相手のプロセッサ装置
   内のプログラム実行メモリ手段に転送するデータ等値化
   手段と、 自身が実作業に関与しているとき受けた割り込みを待機
   状態にある相手のプロセッサ装置側に行うプロセス装置
   間割り込み発生手段と、 前記アプリケーションプログラムがシステムコールを行
   った際制御側プロセッサ装置と待機側プロセッサ装置と
   でその動作が同期するように待ち合わせを行うための待
   ち合わせ手段とを備え、 各プロセッサ装置は、プログラム間でのデータの授受処
   理および通信処理をすべてオペレーティングシステムを
   経由して行うように構成したことを特徴とする請求項１
   の二重化コンピュータ装置。