JP2871372B2 - 二重化プロセッサ装置 - Google Patents
二重化プロセッサ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、プロセスの制御のため
に適用される二重化プロセッサ装置に関し、更に詳しく
は、二重化された２つのプロセッサ装置から、共通の入
出力装置（Ｉ／Ｏ装置）に対してアクセスを可能とする
二重化プロセッサ装置に関する。
に適用される二重化プロセッサ装置に関し、更に詳しく
は、二重化された２つのプロセッサ装置から、共通の入
出力装置（Ｉ／Ｏ装置）に対してアクセスを可能とする
二重化プロセッサ装置に関する。
【０００２】
【従来の技術】プロセス制御を行うプロセッサ装置にお
いては、信頼性を高めるためにプロセス制御演算を行う
プロセッサ装置を二重化構成とし、一方のプロセッサ装
置の故障に備えて他方のプロセッサ装置を待機させるよ
うに構成した二重化プロセッサ装置が広く実用化されて
いる。
いては、信頼性を高めるためにプロセス制御演算を行う
プロセッサ装置を二重化構成とし、一方のプロセッサ装
置の故障に備えて他方のプロセッサ装置を待機させるよ
うに構成した二重化プロセッサ装置が広く実用化されて
いる。
【０００３】この様な二重化プロセッサ装置としては、
例えば、特開昭５７−８６９６８号公報や、特開昭５７
−８６９７１号公報等に開示されているものがある。こ
れらは、いずれも２つのプロセッサ装置の間に二重化制
御のための手段を介在させるような構成となっている。
また、特開平２−２６４３５３号公報には、２つのプロ
セッサの間に二重化制御のための手段を介在させない二
重化プロセッサ装置が開示されている。
例えば、特開昭５７−８６９６８号公報や、特開昭５７
−８６９７１号公報等に開示されているものがある。こ
れらは、いずれも２つのプロセッサ装置の間に二重化制
御のための手段を介在させるような構成となっている。
また、特開平２−２６４３５３号公報には、２つのプロ
セッサの間に二重化制御のための手段を介在させない二
重化プロセッサ装置が開示されている。
【０００４】図３は、これらの従来装置の一例を示す構
成概念図である。ここでは、２つのプロセッサ装置ＰＣ
１，ＰＣ２の間に二重化制御手段ＤＸＣを設け、どちら
のプロセッサ装置を実作業につかせ、どちらの側を実作
業についているプロセッサ装置の故障に備えて待機させ
るかの二重化切替え制御を行うように構成したものであ
る。また、二重化構成とした入出力装置ＩＯ１，ＩＯ２
は、それぞれ対応するシステムバスＳＢ１，ＳＢ２に接
続されていて、入出力装置ＩＯ１はプロセッサ装置ＰＣ
１からアクセスできるように、また、入出力装置ＩＯ２
はプロセッサ装置ＰＣ２からアクセスできるように構成
されている。
成概念図である。ここでは、２つのプロセッサ装置ＰＣ
１，ＰＣ２の間に二重化制御手段ＤＸＣを設け、どちら
のプロセッサ装置を実作業につかせ、どちらの側を実作
業についているプロセッサ装置の故障に備えて待機させ
るかの二重化切替え制御を行うように構成したものであ
る。また、二重化構成とした入出力装置ＩＯ１，ＩＯ２
は、それぞれ対応するシステムバスＳＢ１，ＳＢ２に接
続されていて、入出力装置ＩＯ１はプロセッサ装置ＰＣ
１からアクセスできるように、また、入出力装置ＩＯ２
はプロセッサ装置ＰＣ２からアクセスできるように構成
されている。
【０００５】
【発明が解決しようとする課題】この様な従来装置にお
いては、一つのプロセッサ装置は、信頼性を向上させる
ために二重化構成した入出力装置のうち、対応する一方
からしかアクセスできないような構成であった。本発明
は、この様な点に鑑みてなされたもので、二重化された
２つのプロセッサ装置において、どちらの側のプロセッ
サ装置が実作業に付いた場合（制御側になった場合）で
も、共通してアクセスできる入出力装置を設けることの
可能な二重化プロセッサ装置を提供することを目的とす
る。
いては、一つのプロセッサ装置は、信頼性を向上させる
ために二重化構成した入出力装置のうち、対応する一方
からしかアクセスできないような構成であった。本発明
は、この様な点に鑑みてなされたもので、二重化された
２つのプロセッサ装置において、どちらの側のプロセッ
サ装置が実作業に付いた場合（制御側になった場合）で
も、共通してアクセスできる入出力装置を設けることの
可能な二重化プロセッサ装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この様な目的を達成する
本発明は、互いに同期して同一の制御演算を行っている
第１，第２のプロセッサ装置をシステムバスで結合し、
一方のプロセッサ装置が実作業につき他方のプロセッサ
装置が実作業に関与せず待機する方式の二重化プロセッ
サ装置であって、第１のプロセッサ装置に動作電力を供
給する第１の電源装置と、第２のプロセッサ装置に動作
電力を供給する第２の電源装置と、前記第１，第２の各
プロセッサ装置にそれぞれ接続される二重化構成の第
１，第２のシステムバスと、第１のシステムバスに接続
されると共に、第１の電源装置から動作電力が供給され
る二重化構成の一方を構成する第１の入出力装置と、第
２のシステムバスに接続されると共に、第２の電源装置
から動作電力が供給される二重化構成の他方を構成する
第２の入出力装置と、第１または第２のシステムバスの
いずれかに接続されると共に、前記第１，第２の電源装
置の両方から動作電力が供給されて動作できるようにし
た共通の入出力装置とを備えた二重化プロセッサ装置で
ある。
本発明は、互いに同期して同一の制御演算を行っている
第１，第２のプロセッサ装置をシステムバスで結合し、
一方のプロセッサ装置が実作業につき他方のプロセッサ
装置が実作業に関与せず待機する方式の二重化プロセッ
サ装置であって、第１のプロセッサ装置に動作電力を供
給する第１の電源装置と、第２のプロセッサ装置に動作
電力を供給する第２の電源装置と、前記第１，第２の各
プロセッサ装置にそれぞれ接続される二重化構成の第
１，第２のシステムバスと、第１のシステムバスに接続
されると共に、第１の電源装置から動作電力が供給され
る二重化構成の一方を構成する第１の入出力装置と、第
２のシステムバスに接続されると共に、第２の電源装置
から動作電力が供給される二重化構成の他方を構成する
第２の入出力装置と、第１または第２のシステムバスの
いずれかに接続されると共に、前記第１，第２の電源装
置の両方から動作電力が供給されて動作できるようにし
た共通の入出力装置とを備えた二重化プロセッサ装置で
ある。
【０００７】
【作用】第１，第２の２つのプロセッサ装置において、
制御権を得ている一方のプロセッサ装置が制御側とな
り、システムバスを介して対応する入出力装置をアクセ
スする。他方のプロセッサ装置は、待機側となり、制御
側から必要なデータを得て、制御側と同一の制御演算を
同期して実行するが、入出力装置に対するアクセスは行
わない。
制御権を得ている一方のプロセッサ装置が制御側とな
り、システムバスを介して対応する入出力装置をアクセ
スする。他方のプロセッサ装置は、待機側となり、制御
側から必要なデータを得て、制御側と同一の制御演算を
同期して実行するが、入出力装置に対するアクセスは行
わない。
【０００８】一方のプロセッサ装置に異常が発生した場
合は、制御権の切替えが行われ、それまで待機側にあっ
た他方のプロセッサ装置が制御側となり、システムバス
を介して対応する入出力装置をアクセスする。この切替
えは、２つのプロセッサ装置が同一の制御演算を同期し
て行っていたのであるから、連続性を維持しながら行う
ことが可能となる。
合は、制御権の切替えが行われ、それまで待機側にあっ
た他方のプロセッサ装置が制御側となり、システムバス
を介して対応する入出力装置をアクセスする。この切替
えは、２つのプロセッサ装置が同一の制御演算を同期し
て行っていたのであるから、連続性を維持しながら行う
ことが可能となる。
【０００９】共通の入出力装置は、システムバスの一方
を介して２つのプロセッサ装置のどちらが制御側になっ
たとしてもアクセス可能であり、また、２つの電源回路
のいずれかがダウンした場合にも、他方の電源回路から
電力を得て動作する。
を介して２つのプロセッサ装置のどちらが制御側になっ
たとしてもアクセス可能であり、また、２つの電源回路
のいずれかがダウンした場合にも、他方の電源回路から
電力を得て動作する。
【００１０】
【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明に係わる装置の基本的な機能
を示す機能ブロック図である。図において、ＰＣ１，Ｐ
Ｃ２は、単体で実行可能な二重化構成の第１，第２のプ
ロセッサ装置で、互いに二重化された第１，第２のシス
テムバスＥＢ１，ＥＢ２により結合している。これらの
各プロセッサ装置ＰＣ１，ＰＣ２は、互いに同期して動
作するとともに、データベースが等値化されるように構
成されていて、一方のプロセッサ装置が実作業につき、
他方のプロセッサ装置が実作業に関与せず待機するよう
になっている。
説明する。図１は、本発明に係わる装置の基本的な機能
を示す機能ブロック図である。図において、ＰＣ１，Ｐ
Ｃ２は、単体で実行可能な二重化構成の第１，第２のプ
ロセッサ装置で、互いに二重化された第１，第２のシス
テムバスＥＢ１，ＥＢ２により結合している。これらの
各プロセッサ装置ＰＣ１，ＰＣ２は、互いに同期して動
作するとともに、データベースが等値化されるように構
成されていて、一方のプロセッサ装置が実作業につき、
他方のプロセッサ装置が実作業に関与せず待機するよう
になっている。
【００１１】ＲＩ１は二重化構成の一方を構成する第１
の入出力装置で、第１のシステムバスＥＢ１に接続され
ている。また、ＲＩ２は二重化構成の他方を構成する第
２の入出力装置で、第２のシステムバスＥＢ２に接続さ
れている。ＲＳ０は二重化されたシステムバスの一方
（ここでは第１）のシステムバスＥＢ１に接続される共
通の（シングル構成の）入出力装置である。ここで、第
１，第２の入出力装置ＲＩ１，ＲＩ２は同一構成であっ
て、例えば、フィールドに設置した同じフィールド計器
からの信号を扱う二重化構成の入出力インターフェース
が相当する。また、共通の入出力装置ＲＳ０は、第１，
第２のプロセッサ装置ＰＣ１，ＰＣ２と図示していない
が他のプロセッサ装置等との間で規格化された信号（例
えば、ＲＳ２３２ＣやＧＰＩＢ等）により通信を行うた
めの通信インターフェース等が相当している。
の入出力装置で、第１のシステムバスＥＢ１に接続され
ている。また、ＲＩ２は二重化構成の他方を構成する第
２の入出力装置で、第２のシステムバスＥＢ２に接続さ
れている。ＲＳ０は二重化されたシステムバスの一方
（ここでは第１）のシステムバスＥＢ１に接続される共
通の（シングル構成の）入出力装置である。ここで、第
１，第２の入出力装置ＲＩ１，ＲＩ２は同一構成であっ
て、例えば、フィールドに設置した同じフィールド計器
からの信号を扱う二重化構成の入出力インターフェース
が相当する。また、共通の入出力装置ＲＳ０は、第１，
第２のプロセッサ装置ＰＣ１，ＰＣ２と図示していない
が他のプロセッサ装置等との間で規格化された信号（例
えば、ＲＳ２３２ＣやＧＰＩＢ等）により通信を行うた
めの通信インターフェース等が相当している。
【００１２】ＰＳ１は第１の電源装置で、第１のプロセ
ッサ装置ＰＣ１，第１の入出力装置ＲＩ１に動作電力を
供給すると共に、ダイオードＤ１を介して共通の入出力
装置ＲＳ０に動作電力を供給する。また、ＰＳ２は第２
の電源装置で、第２のプロセッサ装置ＰＣ２，第２の入
出力装置ＲＩ２に動作電力を供給すると共に、ダイオー
ドＤ２を介して共通の入出力装置ＲＳ０に動作電力を供
給する。第１，第２の各電源装置は、いずれも、バック
アップ用のバッテリィＢＡＴを備えている。
ッサ装置ＰＣ１，第１の入出力装置ＲＩ１に動作電力を
供給すると共に、ダイオードＤ１を介して共通の入出力
装置ＲＳ０に動作電力を供給する。また、ＰＳ２は第２
の電源装置で、第２のプロセッサ装置ＰＣ２，第２の入
出力装置ＲＩ２に動作電力を供給すると共に、ダイオー
ドＤ２を介して共通の入出力装置ＲＳ０に動作電力を供
給する。第１，第２の各電源装置は、いずれも、バック
アップ用のバッテリィＢＡＴを備えている。
【００１３】図２は、各プロセッサ装置ＰＣ１，ＰＣ２
の持つ機能を示した機能ブロック図である。図１の各部
分と対応する部分には同一の符号を付してある。各プロ
セッサ装置は、オペレーションシステム（ＯＳ）の管理
下で動作する汎用化された言語（例えばＣ言語）で記述
されたアプリケーションソフトウェアに従って、データ
の処理や制御を行うように構成されている。また、各プ
ロセッサ装置は、外部からの割り込み処理以外に、ＯＳ
による多重実行の発生はなく、アプリケーションプログ
ラムが連続に実行する処理を中断するのは、そのアプリ
ケーションプログラムがＯＳをコールするか、又は、Ｏ
Ｓが動作するような処理を実行した場合のみであり、ま
た、各プログラム間でのデータの授受および通信は、全
てＯＳを経由して行われるように構成されているものと
する。
の持つ機能を示した機能ブロック図である。図１の各部
分と対応する部分には同一の符号を付してある。各プロ
セッサ装置は、オペレーションシステム（ＯＳ）の管理
下で動作する汎用化された言語（例えばＣ言語）で記述
されたアプリケーションソフトウェアに従って、データ
の処理や制御を行うように構成されている。また、各プ
ロセッサ装置は、外部からの割り込み処理以外に、ＯＳ
による多重実行の発生はなく、アプリケーションプログ
ラムが連続に実行する処理を中断するのは、そのアプリ
ケーションプログラムがＯＳをコールするか、又は、Ｏ
Ｓが動作するような処理を実行した場合のみであり、ま
た、各プログラム間でのデータの授受および通信は、全
てＯＳを経由して行われるように構成されているものと
する。
【００１４】各プロセッサ装置ＰＣ１，ＰＣ２におい
て、主記憶手段ＭＥＭには、ＯＳを格納するＯＳ実行メ
モリ部１１と、アプリケーションプログラムを格納する
プログラム実行メモリ部１２が設けられている。ここに
格納されているアプリケーションプログラムは、ＯＳの
機能を使用しながら（システムコールを行いながら）動
作するもので、各種のアプリケーションに応じて用意さ
れるが、その設計あるいは作成は、二重化処理を意識す
ることなく行われる。プロセッサ装置内のＣＰＵは、こ
の主記憶手段ＭＥＭに格納されている各プログラムに従
って、データの演算処理，各種の制御や通信処理などを
行うことになる。
て、主記憶手段ＭＥＭには、ＯＳを格納するＯＳ実行メ
モリ部１１と、アプリケーションプログラムを格納する
プログラム実行メモリ部１２が設けられている。ここに
格納されているアプリケーションプログラムは、ＯＳの
機能を使用しながら（システムコールを行いながら）動
作するもので、各種のアプリケーションに応じて用意さ
れるが、その設計あるいは作成は、二重化処理を意識す
ることなく行われる。プロセッサ装置内のＣＰＵは、こ
の主記憶手段ＭＥＭに格納されている各プログラムに従
って、データの演算処理，各種の制御や通信処理などを
行うことになる。
【００１５】１３はそのプロセッサ装置自身が実作業に
関与しているとき、プログラム実行メモリ部１２の内容
を、待機状態にある相手のプロセッサ装置内のプログラ
ム実行メモリ部に転送するデータ等値化手段である。こ
のデータ等値化手段１３は、システムの立ち上げ時にお
いては、はじめに、シングル運転状態に入ったプロセッ
サ装置側（制御側）のＯＳ実行メモリ部１１とプログラ
ム実行メモリ手段１２の内容を、待機側にあるプロセッ
サ装置に転送する機能や、制御側のプロセッサ装置が入
出力装置を介して取り込んだ入力データを、待機側に転
送する機能も備えている。
関与しているとき、プログラム実行メモリ部１２の内容
を、待機状態にある相手のプロセッサ装置内のプログラ
ム実行メモリ部に転送するデータ等値化手段である。こ
のデータ等値化手段１３は、システムの立ち上げ時にお
いては、はじめに、シングル運転状態に入ったプロセッ
サ装置側（制御側）のＯＳ実行メモリ部１１とプログラ
ム実行メモリ手段１２の内容を、待機側にあるプロセッ
サ装置に転送する機能や、制御側のプロセッサ装置が入
出力装置を介して取り込んだ入力データを、待機側に転
送する機能も備えている。
【００１６】１４は自身のプロセッサ装置が制御側にあ
るとき、入出力装置ＲＩ１，ＲＩ２またはＲＳ０から割
り込みを受けた場合、待機側にある相手のプロセッサ装
置に対して、同様の割り込みを行うプロセス装置間割り
込み発生手段である。待機側プロセッサ装置は、制御側
のプロセス装置間割り込み発生手段１４による割り込み
を受けると、自身のＣＰＵに対して、疑似的な割り込み
を発生させ、制御側と同様の割り込み処理を行う。この
場合の割り込み処理は、通常はアプリケーションの動作
とは全く非同期に行われることになる。
るとき、入出力装置ＲＩ１，ＲＩ２またはＲＳ０から割
り込みを受けた場合、待機側にある相手のプロセッサ装
置に対して、同様の割り込みを行うプロセス装置間割り
込み発生手段である。待機側プロセッサ装置は、制御側
のプロセス装置間割り込み発生手段１４による割り込み
を受けると、自身のＣＰＵに対して、疑似的な割り込み
を発生させ、制御側と同様の割り込み処理を行う。この
場合の割り込み処理は、通常はアプリケーションの動作
とは全く非同期に行われることになる。
【００１７】１５はアプリケーションプログラムがシス
テムコールを行った際、制御側プロセッサ装置と待機側
プロセッサ装置とで、その動作が同期するように待ち合
わせを行うための待ち合わせ手段である。２つのプロセ
ッサ装置ＰＣ１，ＰＣ２は、制御側も待機側もそれぞれ
のＣＰＵによって独自に動作しているが、各プロセッサ
装置は、それらの動作が正常に行われているものとすれ
ば、互いの動作は同期したものとなる。しかしながら、
一方のプロセッサ装置において、割り込み処理などが発
生すると同期がとれなくなる。
テムコールを行った際、制御側プロセッサ装置と待機側
プロセッサ装置とで、その動作が同期するように待ち合
わせを行うための待ち合わせ手段である。２つのプロセ
ッサ装置ＰＣ１，ＰＣ２は、制御側も待機側もそれぞれ
のＣＰＵによって独自に動作しているが、各プロセッサ
装置は、それらの動作が正常に行われているものとすれ
ば、互いの動作は同期したものとなる。しかしながら、
一方のプロセッサ装置において、割り込み処理などが発
生すると同期がとれなくなる。
【００１８】従って、この装置においては、ＯＳがコー
ルされるたびに、待ち合わせ手段１５による同期のため
の待ち合わせが行われるように構成してある。待ち合わ
せが行われる場合としては、ＣＰＵから割り込みが発生
した場合、プロセッサ装置が自身の入出力装置に対して
アクセスを行った（この場合、制御側から待機側にデー
タ転送が行われる）場合、プログラム実行メモリで動作
するプログラムから入出力装置に対してアクセス要求を
行った場合等である。
ルされるたびに、待ち合わせ手段１５による同期のため
の待ち合わせが行われるように構成してある。待ち合わ
せが行われる場合としては、ＣＰＵから割り込みが発生
した場合、プロセッサ装置が自身の入出力装置に対して
アクセスを行った（この場合、制御側から待機側にデー
タ転送が行われる）場合、プログラム実行メモリで動作
するプログラムから入出力装置に対してアクセス要求を
行った場合等である。
【００１９】１６は制御演算機能を総括的に示すブロッ
クで、ここで、例えば二重化構成の入出力装置ＲＩ１，
ＲＩ２や共通入出力装置ＲＳ０を介して得た入力デー
タ、図示していないが上位計算機等から与えられる設定
値データを用いて、ＰＩＤ制御演算やシーケンス制御演
算が行われるように構成してある。この様に構成した装
置の動作を次に説明する。
クで、ここで、例えば二重化構成の入出力装置ＲＩ１，
ＲＩ２や共通入出力装置ＲＳ０を介して得た入力デー
タ、図示していないが上位計算機等から与えられる設定
値データを用いて、ＰＩＤ制御演算やシーケンス制御演
算が行われるように構成してある。この様に構成した装
置の動作を次に説明する。
【００２０】第１，第２の２つのプロセッサ装置ＰＣ
１，ＰＣ２において、制御権を得ている一方のプロセッ
サ装置（例えばＰＣ１）は制御側となり、第１のシステ
ムバスＥＢ１を用いて、二重化構成の一方の入出力装置
ＲＩ１と共通の入出力装置ＲＳ０をアクセスする。他方
のプロセッサ装置ＰＣ２は、この状態では待機側とな
り、制御側から必要なデータをシステムバスを介して
得、制御側と同一の制御演算を同期して実行するが、各
入出力装置ＲＩ１，ＲＩ２，ＲＳ０に対するアクセスは
行わない。
１，ＰＣ２において、制御権を得ている一方のプロセッ
サ装置（例えばＰＣ１）は制御側となり、第１のシステ
ムバスＥＢ１を用いて、二重化構成の一方の入出力装置
ＲＩ１と共通の入出力装置ＲＳ０をアクセスする。他方
のプロセッサ装置ＰＣ２は、この状態では待機側とな
り、制御側から必要なデータをシステムバスを介して
得、制御側と同一の制御演算を同期して実行するが、各
入出力装置ＲＩ１，ＲＩ２，ＲＳ０に対するアクセスは
行わない。
【００２１】一方のプロセッサ装置ＰＣ１あるいは第１
の電源装置ＰＳ１、第１の入出力装置ＲＩ１のいずれか
に異常が発生した場合は、制御権の切替えが行われる。
この制御権の切替えは、各プロセッサ装置に用意されて
いる公知の二重化制御手段（図示せず）により行われ
る。即ち、２つのプロセッサ装置は、互いに排他的な関
係を持つ二重化切替え制御信号を入出力しており、二重
化制御手段は、自分のプロセッサ装置、対応する電源装
置、対応する入出力装置からの動作状態を示すステータ
ス信号を監視していて、いずれかに異常が検出された場
合に、この排他的な関係にある二重化切替え信号を反転
させて、待機側にあったプロセッサ装置に制御権が切り
替えられるように制御する。
の電源装置ＰＳ１、第１の入出力装置ＲＩ１のいずれか
に異常が発生した場合は、制御権の切替えが行われる。
この制御権の切替えは、各プロセッサ装置に用意されて
いる公知の二重化制御手段（図示せず）により行われ
る。即ち、２つのプロセッサ装置は、互いに排他的な関
係を持つ二重化切替え制御信号を入出力しており、二重
化制御手段は、自分のプロセッサ装置、対応する電源装
置、対応する入出力装置からの動作状態を示すステータ
ス信号を監視していて、いずれかに異常が検出された場
合に、この排他的な関係にある二重化切替え信号を反転
させて、待機側にあったプロセッサ装置に制御権が切り
替えられるように制御する。
【００２２】それまで待機側にあった他方のプロセッサ
装置ＰＣ２に制御権が渡されると、第２のプロセッサ装
置ＰＣ２が今度は制御側となり、第２のシステムバスＥ
Ｂ２を介して対応する第２の入出力装置ＲＩ２をアクセ
スする。また、共通の入出力装置ＲＳ０へのアクセス
は、第１のシステムバスＥＳ１を介して行う。この時の
制御権の切替えは、それまで待機側にあった他方のプロ
セッサ装置ＰＣ２が、プロセッサ装置ＰＣ１と同一の制
御演算を同期して行っていたのであるから、連続性を維
持しながら行れる。
装置ＰＣ２に制御権が渡されると、第２のプロセッサ装
置ＰＣ２が今度は制御側となり、第２のシステムバスＥ
Ｂ２を介して対応する第２の入出力装置ＲＩ２をアクセ
スする。また、共通の入出力装置ＲＳ０へのアクセス
は、第１のシステムバスＥＳ１を介して行う。この時の
制御権の切替えは、それまで待機側にあった他方のプロ
セッサ装置ＰＣ２が、プロセッサ装置ＰＣ１と同一の制
御演算を同期して行っていたのであるから、連続性を維
持しながら行れる。
【００２３】本発明の装置においては、この様に、共通
の入出力装置ＲＳ０に関しては、第１，第２の２つのプ
ロセッサ装置のどちらが制御側になったとしても、二重
化構成の一方のシステムバス（この例ではＥＢ１）を介
してアクセスすることが可能となっている。また、この
共通の入出力装置ＲＳ０には、第１，第２の２つの電源
回路ＰＳ１，ＰＳ２のいずれかがダウンした場合にも、
他方の電源回路から電力を得て動作する。
の入出力装置ＲＳ０に関しては、第１，第２の２つのプ
ロセッサ装置のどちらが制御側になったとしても、二重
化構成の一方のシステムバス（この例ではＥＢ１）を介
してアクセスすることが可能となっている。また、この
共通の入出力装置ＲＳ０には、第１，第２の２つの電源
回路ＰＳ１，ＰＳ２のいずれかがダウンした場合にも、
他方の電源回路から電力を得て動作する。
【００２４】なお、共通の入出力装置ＲＳ０か、この入
出力装置ＲＳ０が接続されているシステムバスが故障し
た場合は、いずれのプロセッサ装置からもアクセスする
ことが不可能となる。この場合は、故障した部分をシス
テムから切り離して動作を継続することになる。
出力装置ＲＳ０が接続されているシステムバスが故障し
た場合は、いずれのプロセッサ装置からもアクセスする
ことが不可能となる。この場合は、故障した部分をシス
テムから切り離して動作を継続することになる。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明
は、二重化構成としたプロセッサ装置に対してそれぞれ
接続される二重化構成のシステムバスの一方に、共通の
入出力装置を接続する構成とすると共に、その入出力装
置に二重化構成とした各電源装置から、突き合わせダイ
オードを介して電力を供給するような構成としたもので
ある。
は、二重化構成としたプロセッサ装置に対してそれぞれ
接続される二重化構成のシステムバスの一方に、共通の
入出力装置を接続する構成とすると共に、その入出力装
置に二重化構成とした各電源装置から、突き合わせダイ
オードを介して電力を供給するような構成としたもので
ある。
【００２６】従って、本発明によれば、２つのプロセッ
サ装置のどちらが制御側となった場合でも、シングル構
成の共通の入出力装置ＲＳ０に対して制御側のプロセッ
サ装置からアクセスが行えるようになり、二重化構成と
する必要のないような入出力装置と二重化構成の入出力
装置とを混在させた二重化プロセッサ装置を実現するこ
とができる。
サ装置のどちらが制御側となった場合でも、シングル構
成の共通の入出力装置ＲＳ０に対して制御側のプロセッ
サ装置からアクセスが行えるようになり、二重化構成と
する必要のないような入出力装置と二重化構成の入出力
装置とを混在させた二重化プロセッサ装置を実現するこ
とができる。
【００２７】また、同一の制御演算を行う２つのプロセ
ッサ装置が同期をとる動作を、システムコールを行うと
き、割り込み処理やＩ／Ｏ処理において行うようにする
ことで、大がかりなシステムを構築しなくとも、制御側
がダウンしたような場合における待機側プロセツサ装置
への制御動作の切替えを、継続性を維持しながら迅速に
行うことができる。
ッサ装置が同期をとる動作を、システムコールを行うと
き、割り込み処理やＩ／Ｏ処理において行うようにする
ことで、大がかりなシステムを構築しなくとも、制御側
がダウンしたような場合における待機側プロセツサ装置
への制御動作の切替えを、継続性を維持しながら迅速に
行うことができる。
【図１】本発明に係わる装置の基本的な構成を示す機能
ブロック図である。
ブロック図である。
【図２】各プロセッサ装置ＰＣ１，ＰＣ２の持つ機能を
示した機能ブロック図である。
示した機能ブロック図である。
【図３】従来装置の構成を示すブロック図である。
ＰＣ１，ＰＣ２ 第１，第２のプロセッサ装置 ＰＳ１，ＰＳ２ 第１，第２の電源装置 ＥＢ１，ＥＢ２ 第１，第２のシステムバス ＲＩ１，ＲＩ２ 第１，第２の入出力装置 ＲＳ０ 共通の入出力装置 Ｄ１，Ｄ２ 突き合わせダイオード １１ ＯＳ実行メモリ部 １２ プログラム実行メモリ部 １３ データ等値化手段 １４ プロセッサ装置間割り込み発生手段 １５ 待ち合わせ手段である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−291708（ＪＰ，Ａ) 特開 昭59−69823（ＪＰ，Ａ) 特開 昭57−164318（ＪＰ，Ａ) 特開 昭59−157759（ＪＰ，Ａ) 実開 平１−160548（ＪＰ，Ｕ) 特公 昭56−27896（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/26 - 1/32 G06F 11/18 310 G06F 15/16 470
Claims (2)
- 【請求項１】互いに同期して同一の制御演算を行ってい
る第１，第２のプロセッサ装置をシステムバスで結合
し、一方のプロセッサ装置が実作業につき他方のプロセ
ッサ装置が実作業に関与せず待機する方式の二重化プロ
セッサ装置であって、 第１のプロセッサ装置に動作電力を供給する第１の電源
装置と、 第２のプロセッサ装置に動作電力を供給する第２の電源
装置と、 前記第１，第２の各プロセッサ装置にそれぞれ接続され
る二重化構成の第１，第２のシステムバスと、 第１のシステムバスに接続されると共に、第１の電源装
置から動作電力が供給される二重化構成の一方を構成す
る第１の入出力装置と、 第２のシステムバスに接続されると共に、第２の電源装
置から動作電力が供給される二重化構成の他方を構成す
る第２の入出力装置と、 第１または第２のシステムバスのいずれかに接続される
と共に、前記第１，第２の電源装置の両方から動作電力
が供給されて動作できるようにした共通の入出力装置と
を備えた二重化プロセッサ装置。 - 【請求項２】第１，第２の入出力装置は、フィールドに
設置したフィールド計器からの信号を扱う二重化構成の
入出力インターフェースであり、共通の入出力装置は、
第１，第２のプロセッサ装置との間で規格化された信号
により通信を行うための通信インターフェースである請
求項１の二重化プロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029238A JP2871372B2 (ja) | 1993-02-18 | 1993-02-18 | 二重化プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029238A JP2871372B2 (ja) | 1993-02-18 | 1993-02-18 | 二重化プロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06242859A JPH06242859A (ja) | 1994-09-02 |
| JP2871372B2 true JP2871372B2 (ja) | 1999-03-17 |
Family
ID=12270665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029238A Expired - Fee Related JP2871372B2 (ja) | 1993-02-18 | 1993-02-18 | 二重化プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871372B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232998A (ja) * | 1996-02-20 | 1997-09-05 | Oki Electric Ind Co Ltd | 情報処理用２重冗長システム及び交換システム |
| JP3369871B2 (ja) * | 1996-09-19 | 2003-01-20 | デンセイ・ラムダ株式会社 | 多重化システムに対応した無停電電源装置 |
-
1993
- 1993-02-18 JP JP5029238A patent/JP2871372B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06242859A (ja) | 1994-09-02 |
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