JPS59221702A - デジタル式制御装置 - Google Patents
デジタル式制御装置Info
- Publication number
- JPS59221702A JPS59221702A JP9626683A JP9626683A JPS59221702A JP S59221702 A JPS59221702 A JP S59221702A JP 9626683 A JP9626683 A JP 9626683A JP 9626683 A JP9626683 A JP 9626683A JP S59221702 A JPS59221702 A JP S59221702A
- Authority
- JP
- Japan
- Prior art keywords
- control
- cpu
- data
- value
- waiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、中央演算装置が多重化されたプロセス制御
装置等の待機側ＣＰｕをトラッキングするデジタル式制
御装置に関するものである。
装置等の待機側ＣＰｕをトラッキングするデジタル式制
御装置に関するものである。
従来この種の制御装置として第１図に示すものがあった
。図において１は制御装置、２はこの制御装置１により
制御されるプロセスである。
。図において１は制御装置、２はこの制御装置１により
制御されるプロセスである。
制御装置１は２重系されたＡ系中央演算処理ユニット（
以下ＣＰ ｕ−Ａ系と称す）３、Ｂ系中央演算処理ユニ
ット（以下ＣＰｔＪ−Ｂ系と称す）４、プロセス入出カ
ニニット（以下ＰＩＯユニットと称す）５．２つのＣＰ
ｕ−Ａ系３．ＣＰＬＩ−Ｂ系４とプロセス入出力装置（
以下ＰＩＯと称す〕５とを接続する入出力Ｉ１０バス６
、及び２重系切換回路７より構成される。
以下ＣＰ ｕ−Ａ系と称す）３、Ｂ系中央演算処理ユニ
ット（以下ＣＰｔＪ−Ｂ系と称す）４、プロセス入出カ
ニニット（以下ＰＩＯユニットと称す）５．２つのＣＰ
ｕ−Ａ系３．ＣＰＬＩ−Ｂ系４とプロセス入出力装置（
以下ＰＩＯと称す〕５とを接続する入出力Ｉ１０バス６
、及び２重系切換回路７より構成される。
２重系切換回路７にはＣＰ ｕ−Ａ系３、及びＣＰＨ−
Ｂ系４からのエマージエシーリレー出力が入力し、その
出力はＰＩＯユニット５に接続されている。
Ｂ系４からのエマージエシーリレー出力が入力し、その
出力はＰＩＯユニット５に接続されている。
ＣＰｕ−Ａ系３、ＣＰＬＩ−Ｂ系４は全く同一のハード
ウェア構成を持ち、演算処理装置８、計算機結合装置９
、バスドライバ１０の３装置よりなっている。
ウェア構成を持ち、演算処理装置８、計算機結合装置９
、バスドライバ１０の３装置よりなっている。
計算機結合装置（以下ＣＬＡと称す）９はもう一方のＣ
Ｐｕ内のＣＬｉ２に接続され、バスドライバ１０は■１
０バス６に接続されている。
Ｐｕ内のＣＬｉ２に接続され、バスドライバ１０は■１
０バス６に接続されている。
ＰＩＯユニット５はパスレシーバ１１、ＰＩＯ１２カも
構成リレ、パスレシーバ１１はＩ１０バス６に、またＰ
ＩＯ１２はプロセス２及び２重系切換回路７に接続され
ている。
構成リレ、パスレシーバ１１はＩ１０バス６に、またＰ
ＩＯ１２はプロセス２及び２重系切換回路７に接続され
ている。
次に動作について説明する。ＣＰＵ−Ａ第３゜ＣＰ ｕ
−Ｂ第４はＰＩＯユニット５より入力されるプロセス
入出力値及び２重系切換回路１の出力状態から制御演算
を行ない、結果をＰＩＯユニット５に出力する。
−Ｂ第４はＰＩＯユニット５より入力されるプロセス
入出力値及び２重系切換回路１の出力状態から制御演算
を行ない、結果をＰＩＯユニット５に出力する。
Ｉ１０バス６は、同時に２つ以上のバスドライバ１０、
パスレシーバ１１が接続テキルマルチホート性を有して
いるため、ＣＰ ｕ −Ａ第３．ＣＰｕ−Ｂ第４はいず
れも自由にＰＩＯユニット５に入出力アクセスできろ。
パスレシーバ１１が接続テキルマルチホート性を有して
いるため、ＣＰ ｕ −Ａ第３．ＣＰｕ−Ｂ第４はいず
れも自由にＰＩＯユニット５に入出力アクセスできろ。
２重系切換回路７はＣＰｕ−Ａ系ｋ ｙ ＣＰ ｕ−Ｂ
第４のそれぞれのエマ−ジエンシーリレー出力から、Ｃ
Ｐｕに対する制御指令、あるいは待機指令を出力する。
第４のそれぞれのエマ−ジエンシーリレー出力から、Ｃ
Ｐｕに対する制御指令、あるいは待機指令を出力する。
ＣＰ ｕ −Ａ第３．ＣＰｕ−Ｂ第４はＰＩＯユニット
５を介してこれら２重系切換回路７の出力信号を読み取
ることができる。
５を介してこれら２重系切換回路７の出力信号を読み取
ることができる。
ＣＰ ｕ −Ａ第３．ＣＰｔ１−Ｂ第４は全く等しいソ
フトウェア構成を有している。それを第２図に示す。
フトウェア構成を有している。それを第２図に示す。
ソフトウェアはオペレーティングシステム２０と２つの
タスク、すなわち制御タスク２１．ＣＬＡ受信タスク２
２より構成されている。
タスク、すなわち制御タスク２１．ＣＬＡ受信タスク２
２より構成されている。
制御タスク２１はオペレーティングシステム（以下Ｏ８
）２０よりあらかじめ決められた制御周期毎に定周期起
動され、ＰＩＯ入力処理、制御演算処理を行なう。さら
に２重系切換回路１が自系ＣＰｕに対し制御指令を出力
しているときはＰＩＯ出力処理及び制御データ送信処理
を行なう。逆に自系ＣＰｕＫ対し待機指令が出力されて
いるときは、ＰＩＯ出力処理、制御データ送信処理はバ
イパスし、ＣＬＡ受信データ取込み処理のみを行なう。
）２０よりあらかじめ決められた制御周期毎に定周期起
動され、ＰＩＯ入力処理、制御演算処理を行なう。さら
に２重系切換回路１が自系ＣＰｕに対し制御指令を出力
しているときはＰＩＯ出力処理及び制御データ送信処理
を行なう。逆に自系ＣＰｕＫ対し待機指令が出力されて
いるときは、ＰＩＯ出力処理、制御データ送信処理はバ
イパスし、ＣＬＡ受信データ取込み処理のみを行なう。
ＣＬＡ受信タスク２２は他系ＣＰｕからの制御データ送
信時に発生するＣＬＡ入力割込により起動される。
信時に発生するＣＬＡ入力割込により起動される。
次にソフトウェアの動作を、２重系切換回路１がｃｐｕ
−Ａ第３に対し制御指令を、Ｃｐ ｕ −Ｂ第４に対し
待機指令を出力している場合について説明する。このと
きＣＰＬＩ−Ａ第３では第２図に示す制御中７ラグ２３
がＹＥＳ″となり待機中７ラグ２４がＮｏ”となり、逆
にＣＰ ｕ −Ｂ第４では制御中フラグ２３がＮｏ”と
なり、待機中７ラグ２４がＹＥＳ″となっている。従っ
てＣＰｕ−Ａ第３ではＰＩＯ入力処理、制御演算処理、
ＰＩＯ出力処理、制御データＣＬＡ送信処理が実行され
る。すなわち、ＣＰ ｕ −Ａ第３はプロセス２を制御
するとともに、すべての制御演算データ（Ｐ Ｉ Ｏ，
％力値、ロジカル中間値、アナログ中間値、ＰＩＯ出力
値）をＣＰＵ−Ｂ第４にＣＬＡ９を介して転送出力して
いる。
−Ａ第３に対し制御指令を、Ｃｐ ｕ −Ｂ第４に対し
待機指令を出力している場合について説明する。このと
きＣＰＬＩ−Ａ第３では第２図に示す制御中７ラグ２３
がＹＥＳ″となり待機中７ラグ２４がＮｏ”となり、逆
にＣＰ ｕ −Ｂ第４では制御中フラグ２３がＮｏ”と
なり、待機中７ラグ２４がＹＥＳ″となっている。従っ
てＣＰｕ−Ａ第３ではＰＩＯ入力処理、制御演算処理、
ＰＩＯ出力処理、制御データＣＬＡ送信処理が実行され
る。すなわち、ＣＰ ｕ −Ａ第３はプロセス２を制御
するとともに、すべての制御演算データ（Ｐ Ｉ Ｏ，
％力値、ロジカル中間値、アナログ中間値、ＰＩＯ出力
値）をＣＰＵ−Ｂ第４にＣＬＡ９を介して転送出力して
いる。
一方、ＣＰ ｕ −Ｂ第４では、ＣＰｕ−Ａ第３が制御
データＣＬＡ送信処理を実行するにともないＣＬＡ入力
割込みが発生してＣＬＡ受信タスクが起動され、ＣＰＵ
−Ａ第３からの制御演算データをＣＬＡ受信データバッ
ファエリア２５にストアする。ＣＰＵ−Ｂ系４０制御タ
スク２１でも、ＰＩＯ人力処理、制御演算処理は実行さ
れるが、実行後ＣＬＡ受信データ取込み処理が行なわれ
る。
データＣＬＡ送信処理を実行するにともないＣＬＡ入力
割込みが発生してＣＬＡ受信タスクが起動され、ＣＰＵ
−Ａ第３からの制御演算データをＣＬＡ受信データバッ
ファエリア２５にストアする。ＣＰＵ−Ｂ系４０制御タ
スク２１でも、ＰＩＯ人力処理、制御演算処理は実行さ
れるが、実行後ＣＬＡ受信データ取込み処理が行なわれ
る。
ＣＬＡ受信データ取込み処理はＣＬＡ受信データバッフ
ァエリア２５の内容を制御演算データエリアに取り込み
処理であり〜この処理を実行するこトチ、ＣＰ ｕ−３
３系４の有する制御演算データとＣＰＵ−Ａ第３のそれ
とが全く等しくなる。従ってＣＰｕ−Ａ第３がダウンし
ても、ＣＰｕ−Ｂ第４は、パンプレスに制御をバックア
ップすることが可能となる。
ァエリア２５の内容を制御演算データエリアに取り込み
処理であり〜この処理を実行するこトチ、ＣＰ ｕ−３
３系４の有する制御演算データとＣＰＵ−Ａ第３のそれ
とが全く等しくなる。従ってＣＰｕ−Ａ第３がダウンし
ても、ＣＰｕ−Ｂ第４は、パンプレスに制御をバックア
ップすることが可能となる。
各ＣＰ ｕ −Ａ第３．ｃｐｕ−Ｂ第４のエマ−ジエン
シーリレーは、メモリパリティエラー発生。
シーリレーは、メモリパリティエラー発生。
不正命令、ウオッチドグタイマオーバーフローなどの自
己診断機能によるエラー検出によりセットされる。２重
系切換回路１は、各ＣＰ ｕ −Ａ第３゜ＣＰ ｕ −
Ｂ第４のエマ−ジエンリレーのセット／リセット状態か
ら各ＣＰｕに対する制御指令、待機指令を演算するが、
その動作を第３図ＦＡＩ 、 （ＢＩ Ｋ示す。第３図
（Ａｌは２重系切換回路７人力および出力状態の指令系
を示すブロック図であり、第３ （Ｂｌはこの２重系切
換回路７０機能を示すロジック図である。第３図ＣＢ＋
の機能はＣＰ ｕ −Ａ系３およびｃｐｕ−Ｂ系４のそ
れぞれのＡ系およびＢ系エマージンシリレー出力の状態
に対応して各ＣＰｕの異常状態を出力している。
己診断機能によるエラー検出によりセットされる。２重
系切換回路１は、各ＣＰ ｕ −Ａ第３゜ＣＰ ｕ −
Ｂ第４のエマ−ジエンリレーのセット／リセット状態か
ら各ＣＰｕに対する制御指令、待機指令を演算するが、
その動作を第３図ＦＡＩ 、 （ＢＩ Ｋ示す。第３図
（Ａｌは２重系切換回路７人力および出力状態の指令系
を示すブロック図であり、第３ （Ｂｌはこの２重系切
換回路７０機能を示すロジック図である。第３図ＣＢ＋
の機能はＣＰ ｕ −Ａ系３およびｃｐｕ−Ｂ系４のそ
れぞれのＡ系およびＢ系エマージンシリレー出力の状態
に対応して各ＣＰｕの異常状態を出力している。
以上のように、制御装置１では、待機中のｃｐＵが制御
中のＣＰｕを常にＣＬＡ９を介してトラッキングしてい
るため、万一制御中のＣＰｕがダウンしても自動的に待
機中のＣＰｕが制御をバックアンプでき、かつその切換
がパンプレスに行なわれ、制御装置自体の信頼性を向上
することができる。
中のＣＰｕを常にＣＬＡ９を介してトラッキングしてい
るため、万一制御中のＣＰｕがダウンしても自動的に待
機中のＣＰｕが制御をバックアンプでき、かつその切換
がパンプレスに行なわれ、制御装置自体の信頼性を向上
することができる。
従来のこの種デジタル式制御装置は以上のように構成さ
れているめで、制御中のＣＰｕから待機中のＣＰｕに対
しすべての制御演算データを転送しなければならず、こ
のため制御データＣＬＡ送信処理に時間がかかり、その
結果制御タスクの起動周期すなわち制御のサンプリング
周期を小さくすることができないなどの欠点があった。
れているめで、制御中のＣＰｕから待機中のＣＰｕに対
しすべての制御演算データを転送しなければならず、こ
のため制御データＣＬＡ送信処理に時間がかかり、その
結果制御タスクの起動周期すなわち制御のサンプリング
周期を小さくすることができないなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、例えば積分演算値、フリップフロ
ップ出力、タイマカウント値など、過去値を必要とする
演算回路の過去値をストアしているアナ日グ中間値、ロ
ジカル中間値のみを制御中ＣＰ■がら待機中ＣＰｕに転
送することにより、制御サンプリング周期の高速化が可
能なデジタル式制御装置を提供することを目的としてい
る。
めになされたもので、例えば積分演算値、フリップフロ
ップ出力、タイマカウント値など、過去値を必要とする
演算回路の過去値をストアしているアナ日グ中間値、ロ
ジカル中間値のみを制御中ＣＰ■がら待機中ＣＰｕに転
送することにより、制御サンプリング周期の高速化が可
能なデジタル式制御装置を提供することを目的としてい
る。
以下、この発明の一実施例を図について説明する。
ハードウェア構成は第１図に示す従来のもののと全く同
じである。またソフトウェア構成は第４図に示すフロー
図建て構成される。
じである。またソフトウェア構成は第４図に示すフロー
図建て構成される。
第４図の制御データＣＬＡ送信処理が、従来のものがす
べての制御データなＣＬＡ９に送信するのに対し、本発
明の実施例では制御演算データ中の例えば積分回路出力
値、フリップフロップ出力値、タイマカウント値などの
演算過去値がストアされているアナログ中間値及びディ
ジクル中間値のみ選択しＣＬＡ送信するように予じめプ
ログラムされている。
べての制御データなＣＬＡ９に送信するのに対し、本発
明の実施例では制御演算データ中の例えば積分回路出力
値、フリップフロップ出力値、タイマカウント値などの
演算過去値がストアされているアナログ中間値及びディ
ジクル中間値のみ選択しＣＬＡ送信するように予じめプ
ログラムされている。
したがって、これらの中ＮＪ値は中間値送定処理２６に
て行われ、中間値ＣＬＡ受信タスク２２で受信される。
て行われ、中間値ＣＬＡ受信タスク２２で受信される。
またＣＬＡ受信データ取込処理についても同様に、中間
値ＣＬＡ受信データバッファエリア２５内にストアされ
ている中間値を所定の番地に取り込むようプログラム変
更されている。
値ＣＬＡ受信データバッファエリア２５内にストアされ
ている中間値を所定の番地に取り込むようプログラム変
更されている。
次にこのようなソフトウェア構成における動作を述べる
。なお、２重系切換回路？、ＰＩＯ５などハードウェア
動作は従来と同じである。またソフトウェア構成につい
ても０８２０．制御タスク２１、ＣＬＡ入カタカタスク
２２構成は従来と基本的に同じであるが、ソフトウェア
の動作を詳細に説明していく。
。なお、２重系切換回路？、ＰＩＯ５などハードウェア
動作は従来と同じである。またソフトウェア構成につい
ても０８２０．制御タスク２１、ＣＬＡ入カタカタスク
２２構成は従来と基本的に同じであるが、ソフトウェア
の動作を詳細に説明していく。
制御中のＣＰｕではＰＩＯ入カ処理ｙ ｆ１７制御演算
処理、ＰＩＯ出力処理、制御データＣＬＡ送信処理が実
行される。すなわち制御中のＣＰｕはプロセス２を制御
するとともに、あらかじめ決められたロジカル中間値、
アナログ中間値のみを待機中のＣＰｕＫＣＬＡ９を介し
て転送出力する。これらの転送される中間値は過去値を
必要とする演算回路の過去値を収納しているアナログ中
間値、あるいはロジカル中間値で例えば積分回路出力、
フリップフロップ出力、タイマカウント値などがあげら
れる。
処理、ＰＩＯ出力処理、制御データＣＬＡ送信処理が実
行される。すなわち制御中のＣＰｕはプロセス２を制御
するとともに、あらかじめ決められたロジカル中間値、
アナログ中間値のみを待機中のＣＰｕＫＣＬＡ９を介し
て転送出力する。これらの転送される中間値は過去値を
必要とする演算回路の過去値を収納しているアナログ中
間値、あるいはロジカル中間値で例えば積分回路出力、
フリップフロップ出力、タイマカウント値などがあげら
れる。
一方待機中のＣＰｕでは中間値ＣＬＡ受信タスク２２が
起動され、制御中ＣＰｕからの中間値データを中間値Ｃ
ＬＡ受信バッファエリア２５にストアする。待機中のＣ
Ｐｕにおいても制御タスクでＰＩＯ入力処理、制御演算
処理が実行されるが、実行後ＣＬＡ受信データ取込み処
理が行なわれ、積分回路出力、フリップフロップ出方値
、タイマカウント値などは制御中のＣＰｕからｃＬＡ９
を介して受信した制御データ値にリフレッシュされる。
起動され、制御中ＣＰｕからの中間値データを中間値Ｃ
ＬＡ受信バッファエリア２５にストアする。待機中のＣ
Ｐｕにおいても制御タスクでＰＩＯ入力処理、制御演算
処理が実行されるが、実行後ＣＬＡ受信データ取込み処
理が行なわれ、積分回路出力、フリップフロップ出方値
、タイマカウント値などは制御中のＣＰｕからｃＬＡ９
を介して受信した制御データ値にリフレッシュされる。
そして次回の制御演算処理はリフレッシュされた制御デ
ータ値、すなわち制御中のＣＰｕの過去値データをもと
に実行される。
ータ値、すなわち制御中のＣＰｕの過去値データをもと
に実行される。
ＰＩＯユニット５が２ボート性を持っているため、制御
周期がプロセス２０時定数に比べ十分小さい場合、制御
中のＣＰｕと待機中のＣＰｕのプロセス入力値はほぼ同
一の値であり、待機中のＣＰｕは過去値を必要とする演
算は制御中のＣＰｕからの受信データをもとに行なわれ
るため、制御中のＣＰｕと待機中のＣＰ ＋１との演算
データ内容は常に全く等しく、したがって、待機中のＣ
ｐｕのバックアップ切換動作をバンプレスに行なうこと
ができる。
周期がプロセス２０時定数に比べ十分小さい場合、制御
中のＣＰｕと待機中のＣＰｕのプロセス入力値はほぼ同
一の値であり、待機中のＣＰｕは過去値を必要とする演
算は制御中のＣＰｕからの受信データをもとに行なわれ
るため、制御中のＣＰｕと待機中のＣＰ ＋１との演算
データ内容は常に全く等しく、したがって、待機中のＣ
ｐｕのバックアップ切換動作をバンプレスに行なうこと
ができる。
以上のように、この発明のデジタル式制御装置によれば
、ＣＰｕ間のデータ転送を過去値を必要とする演算回路
の過去値データのみについて行なうように構成したので
、転送時間の短縮ができ制御演算周期の短かい、すなわ
ち制御性の高い制御装置が得られる効果がある。
、ＣＰｕ間のデータ転送を過去値を必要とする演算回路
の過去値データのみについて行なうように構成したので
、転送時間の短縮ができ制御演算周期の短かい、すなわ
ち制御性の高い制御装置が得られる効果がある。
第１図はデジタル式制御装置の基本ハードウェア構成図
を、′第２図はこのデジタル式制御装置に適用されろ従
来のソフトウェア構成図を、第３図（ＡＩはデジタル式
制御装置に適用される２重系切換回路の入出力関係を示
すブロック図、第３図（Ｂｌは同２重系切換回路の動作
機能を示す動作図、第４図はこの発明の一実施例による
ソフトウェア構成図をそれぞれ示す。 １・・・デジタル式制御装置、２・・・プロセス、３・
・・ＣＰｕ−Ａ系、４− ＣＰ ｕ −Ｂ系、５ ・Ｐ
Ｉ Ｏユニット、６・・・Ｉ１０バス、７・・・２重
系切換回路、８・・・ＣＰｕ、９・・・ＣＬＡ、１０・
・・ドライバ。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄（外２名）
を、′第２図はこのデジタル式制御装置に適用されろ従
来のソフトウェア構成図を、第３図（ＡＩはデジタル式
制御装置に適用される２重系切換回路の入出力関係を示
すブロック図、第３図（Ｂｌは同２重系切換回路の動作
機能を示す動作図、第４図はこの発明の一実施例による
ソフトウェア構成図をそれぞれ示す。 １・・・デジタル式制御装置、２・・・プロセス、３・
・・ＣＰｕ−Ａ系、４− ＣＰ ｕ −Ｂ系、５ ・Ｐ
Ｉ Ｏユニット、６・・・Ｉ１０バス、７・・・２重
系切換回路、８・・・ＣＰｕ、９・・・ＣＬＡ、１０・
・・ドライバ。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄（外２名）
Claims (1)
- 同一制御機能を備える主系及び待機系の中央演算装置を
設け、上記主系にてプロセス制御中に上記主系に異常状
態が発生したときに上記待機系に切換えて上記プロセス
の制御を継続させるデジタル式制御装置において、上記
主系の中央演算装置のデータを上記待機系の中央演算装
置へデータ転送する際に過去値を必要とする演算回路の
過去値データのみについて行なうようにしたことを特徴
とするデジタル式制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9626683A JPS59221702A (ja) | 1983-05-31 | 1983-05-31 | デジタル式制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9626683A JPS59221702A (ja) | 1983-05-31 | 1983-05-31 | デジタル式制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221702A true JPS59221702A (ja) | 1984-12-13 |
| JPH0551921B2 JPH0551921B2 (ja) | 1993-08-04 |
Family
ID=14160353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9626683A Granted JPS59221702A (ja) | 1983-05-31 | 1983-05-31 | デジタル式制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221702A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235902A (ja) * | 1985-04-12 | 1986-10-21 | Fuji Electric Co Ltd | ２重化方式 |
| JPS6270903A (ja) * | 1985-09-24 | 1987-04-01 | Toshiba Corp | バツクアツプ制御装置 |
| JPS63163602A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | プロセス制御装置 |
-
1983
- 1983-05-31 JP JP9626683A patent/JPS59221702A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235902A (ja) * | 1985-04-12 | 1986-10-21 | Fuji Electric Co Ltd | ２重化方式 |
| JPS6270903A (ja) * | 1985-09-24 | 1987-04-01 | Toshiba Corp | バツクアツプ制御装置 |
| JPS63163602A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | プロセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551921B2 (ja) | 1993-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4941087A (en) | System for bumpless changeover between active units and backup units by establishing rollback points and logging write and read operations | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JPH0521251B2 (ja) | ||
| JPS59221702A (ja) | デジタル式制御装置 | |
| JPS6048773B2 (ja) | 複数計算機間の相互監視方式 | |
| JP2966966B2 (ja) | プログラマブルコントローラの二重化装置 | |
| JPS60218113A (ja) | ロボツト制御方式 | |
| JP2693627B2 (ja) | プログラマブルコントローラの二重化システム | |
| JP2985188B2 (ja) | 二重化計算機システム | |
| JPH0827761B2 (ja) | 二重化メモリの両系同時書込方法 | |
| JPS59146362A (ja) | インタフエ−ス切換え制御方式 | |
| JPS6113627B2 (ja) | ||
| JPS6218060B2 (ja) | ||
| JPH09190401A (ja) | 周辺モジュールおよびマイクロプロセッサ・システム | |
| JPH03222020A (ja) | マルチマイクロプロセッサシステムのリセット方式 | |
| JPH02206866A (ja) | マルチプロセッサシステムにおけるリセット信号発生装置 | |
| JPS638500B2 (ja) | ||
| JPH04123145A (ja) | マイクロコンピュータ | |
| JPS59208666A (ja) | マルチプロセツサシステム | |
| JPS60251443A (ja) | プログラマブルコントロ−ラのバツクアツプ装置 | |
| JPS60173601A (ja) | デイジタル制御装置 | |
| JPS589444B2 (ja) | 共用入出力機器制御装置 | |
| JPS62102353A (ja) | プログラムのダウンライン・ロ−ド方式 | |
| JPS62209627A (ja) | デ−タ処理装置 | |
| JPH0251748A (ja) | マイクロコンピュータ |