JPS60173601A - デイジタル制御装置 - Google Patents
デイジタル制御装置Info
- Publication number
- JPS60173601A JPS60173601A JP58186106A JP18610683A JPS60173601A JP S60173601 A JPS60173601 A JP S60173601A JP 58186106 A JP58186106 A JP 58186106A JP 18610683 A JP18610683 A JP 18610683A JP S60173601 A JPS60173601 A JP S60173601A
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- JP
- Japan
- Prior art keywords
- control
- cpu
- output
- standby
- cpu3
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、互に切換可能に並列運転される主系及び待
機系をもつディジタル制御装置に関するものである。
機系をもつディジタル制御装置に関するものである。
従来、この種の装置として第１図に示すものがあった。
図において１は制御装置、２はこの制御装置１により制
御されるプロセスである。
御されるプロセスである。
制御架、Ｆ１は、それぞれ主系又は待機系として機能す
る中央処理ユニット（以下、ＣＰＵというン。
る中央処理ユニット（以下、ＣＰＵというン。
３．４、プロセス入出カニニット（以下、ＰＩＯという
）５．２つのＣＰＵ３．４とＰＩＯ５とを相互接続する
入出力（Ｉｌｏ）バス６、及び２重系切換回路１より構
成される。
）５．２つのＣＰＵ３．４とＰＩＯ５とを相互接続する
入出力（Ｉｌｏ）バス６、及び２重系切換回路１より構
成される。
２重系切換回路１はＣＰＵ３．４からのエマ−ジエンシ
ーリレー出力Ａ ｐ Ｂを入力し、ＣＰＵ切換指令をＰ
ＩＯ５に供給している。
ーリレー出力Ａ ｐ Ｂを入力し、ＣＰＵ切換指令をＰ
ＩＯ５に供給している。
ＣＰＵ３，４は、主系又は待機系として機能するが、同
一のハードウェア、即ち、演算処理装置８、計算機結合
装置゛９及びバスドライバ１０よりなっている。
一のハードウェア、即ち、演算処理装置８、計算機結合
装置゛９及びバスドライバ１０よりなっている。
計算機結合装置９（以下、ＣＬＡという）はもう一方の
ＣＰＵ３のＣＬＡ９に接続され、バスドライバ１０はＩ
１０バス６に接続されている。
ＣＰＵ３のＣＬＡ９に接続され、バスドライバ１０はＩ
１０バス６に接続されている。
ＰＩＯ５は、パスレシーバ１１及びフｔ−セス入出力装
置１２から構成され、パスレシーバ１１はＩ１０バス６
に、またプロセス入出力装置１２はプロセス２及び２重
系切換回路７に接続されている。
置１２から構成され、パスレシーバ１１はＩ１０バス６
に、またプロセス入出力装置１２はプロセス２及び２重
系切換回路７に接続されている。
ＣＰＵ３，４は共にＰＩＯ５より入力されるプロセス入
出力値、及び２重系切換回路７の出力状態により所定の
プロセス制御の演算を行ない、その結果なＰＩＯ５に出
力する。
出力値、及び２重系切換回路７の出力状態により所定の
プロセス制御の演算を行ない、その結果なＰＩＯ５に出
力する。
Ｉ１０バス６は同時に２つ以上のバスドライバ１０、パ
スレシーバ１１を接続できるマルチポート性を有してい
るため、ＣＰＵ３．４はいずれも自由にＰＩＯ５に入出
力のアクセスができる。
スレシーバ１１を接続できるマルチポート性を有してい
るため、ＣＰＵ３．４はいずれも自由にＰＩＯ５に入出
力のアクセスができる。
２重系切換回路７は、ＣＰＵ３及び４のエマ−ジエンシ
ーリレｍｍカム及びＢを入力しており、ＰＩＯ５に主系
として動作するための制御指令、待機系として動作する
ための待機指令を出力する構成をもつ。ｃｐｔｙ３．４
はＰＩＯ５を介してこれら２重系切換回路７の出力信号
を読み取ることができる。
ーリレｍｍカム及びＢを入力しており、ＰＩＯ５に主系
として動作するための制御指令、待機系として動作する
ための待機指令を出力する構成をもつ。ｃｐｔｙ３．４
はＰＩＯ５を介してこれら２重系切換回路７の出力信号
を読み取ることができる。
ＣＰＵ３．４は等しいソフトウェア構成を有し、そのフ
四−チヤードを第２図に示す。このソフトウェアはオペ
レーティングシステム２０、制御タスク２１及びＣＬＡ
受信タスク２２より構成さ九ている。
四−チヤードを第２図に示す。このソフトウェアはオペ
レーティングシステム２０、制御タスク２１及びＣＬＡ
受信タスク２２より構成さ九ている。
制御タスク２１はオペレーティングシステム（以下ＯＳ
という）２０よりあらかじめ決められた制御周期毎に定
周期で起動され、ＰＩＯ入力処理及び制御演算処理を行
なう。さらに、２重系切換回路１が自系のＣＰＵ３又は
４に対し制御指令を出力しているときは、即ち主系とし
て制御中のときはＰＩＯ出力処理及び制御データＣＬＡ
送信処理を行なう。逆に待機系として自系のＣｐＵ３又
は４に対し待機指令が出力されているときは、ＰＩＯ出
力処理、制御データ送信処理はバイパスし、ＣＬＡ受信
データ取込み処理のみを行なう。ＣＬＡ受信タスク２２
は他系のｃｐｕ３又は４からの制御データ送信時に発生
するＣＬＡ入カ入退割込り起動される。
という）２０よりあらかじめ決められた制御周期毎に定
周期で起動され、ＰＩＯ入力処理及び制御演算処理を行
なう。さらに、２重系切換回路１が自系のＣＰＵ３又は
４に対し制御指令を出力しているときは、即ち主系とし
て制御中のときはＰＩＯ出力処理及び制御データＣＬＡ
送信処理を行なう。逆に待機系として自系のＣｐＵ３又
は４に対し待機指令が出力されているときは、ＰＩＯ出
力処理、制御データ送信処理はバイパスし、ＣＬＡ受信
データ取込み処理のみを行なう。ＣＬＡ受信タスク２２
は他系のｃｐｕ３又は４からの制御データ送信時に発生
するＣＬＡ入カ入退割込り起動される。
次に、２重系切換回路１がＣＰＵ３に対し制御指令を、
ＣＰＵ４に対し待機指令を出方している場合の動作につ
いて説明する。このときＣＰＵ’３では第２図に示す制
御中７ラグが’ＹＥＳ”となり待機中７ラグカＺ” Ｎ
ｏ ”となり、逆にＣＰＵ４では制御中７ラグが６ＮＯ
″となり、待機中７ラグが’ＹＩＳ”となっている。従
ってｃｐｕ３ではＰＩＯ入力処理、制御演算処理、ＰＩ
Ｏ出力処理及び制御データＣＬＡ送信処理が実行される
。
ＣＰＵ４に対し待機指令を出方している場合の動作につ
いて説明する。このときＣＰＵ’３では第２図に示す制
御中７ラグが’ＹＥＳ”となり待機中７ラグカＺ” Ｎ
ｏ ”となり、逆にＣＰＵ４では制御中７ラグが６ＮＯ
″となり、待機中７ラグが’ＹＩＳ”となっている。従
ってｃｐｕ３ではＰＩＯ入力処理、制御演算処理、ＰＩ
Ｏ出力処理及び制御データＣＬＡ送信処理が実行される
。
すなわちＣＰＵ３はプロセス２を制御するとともに、す
べての制御演算データ（ＰＩＯ入力値、四ジカル中間値
、アナログ中間値及びＰＩＯ出カ値）をＣＰＵ４にＣＬ
Ａ９を介して転送出方して、〜する。
べての制御演算データ（ＰＩＯ入力値、四ジカル中間値
、アナログ中間値及びＰＩＯ出カ値）をＣＰＵ４にＣＬ
Ａ９を介して転送出方して、〜する。
一方、ＣＰＵ４では、ＣＰＵ３が制御データＣＬＡ送信
処理を実行するにともないＣＬＡ入力割込みが発生して
ＣＬＡ受信タスクが起動され、Ｃｐｕ３からの制御演算
データなＣＬＡ受信データバッファエリアにストアする
。ＣＰＵ４の制御タスクでも、ＰＩＯ入力処理、制御演
算処理は実行されるが、実行後ＣＬＡ受信データ取込み
処理が行なわれる。ＣＬＡ受信データ取込み処理はＣＬ
Ａ受信データバッファエリアの内容を制御演算データエ
リアに取り込み処理であり、この処理を実行することで
、ＣＰＵ４の有する制御演算データはＣＰＵ３のものと
同一となる。従って、ＣＰＵ３がダウンしても、両者間
のデータに差異がない限り、ＣＰＵ４は、バンプレスに
制御をバックアップすることが可能となる。
処理を実行するにともないＣＬＡ入力割込みが発生して
ＣＬＡ受信タスクが起動され、Ｃｐｕ３からの制御演算
データなＣＬＡ受信データバッファエリアにストアする
。ＣＰＵ４の制御タスクでも、ＰＩＯ入力処理、制御演
算処理は実行されるが、実行後ＣＬＡ受信データ取込み
処理が行なわれる。ＣＬＡ受信データ取込み処理はＣＬ
Ａ受信データバッファエリアの内容を制御演算データエ
リアに取り込み処理であり、この処理を実行することで
、ＣＰＵ４の有する制御演算データはＣＰＵ３のものと
同一となる。従って、ＣＰＵ３がダウンしても、両者間
のデータに差異がない限り、ＣＰＵ４は、バンプレスに
制御をバックアップすることが可能となる。
各ＣＰＵ３＃４のエマ−ジエンシーリレー出カＡ、３３
は、メモリパリティエラー発生、不正命令、ウオッチド
グタイマのオーバーフローなどの自己診断機能による工
２−検出により付勢される。２重系切換回路Ｉは、各Ｃ
ＰＵ３．４のエマ−ジエンシーリレー出力Ａ ｙ Ｂの
状態からＣＰＵ３．４に対する制御指令及び待機指令の
出力の要否を判断するが、これらの対応関係を次の表に
示す。
は、メモリパリティエラー発生、不正命令、ウオッチド
グタイマのオーバーフローなどの自己診断機能による工
２−検出により付勢される。２重系切換回路Ｉは、各Ｃ
ＰＵ３．４のエマ−ジエンシーリレー出力Ａ ｙ Ｂの
状態からＣＰＵ３．４に対する制御指令及び待機指令の
出力の要否を判断するが、これらの対応関係を次の表に
示す。
従来の制御装置は、以上のように構成されているので、
２つのＣＰＵのいずれか一方又は両方に何らかの異常が
発生したことにより、主系のｃｐＵの演算結果と、主系
のＣＰＵからの演算値データをもとにした待機系のＣＰ
Ｕの演算結果との間に相異が生じていてもＣＰＵ切換指
令があれば、無条件にＣＰＵの切換えが実行されてしま
うので、プロセスに好ましくない影響を与える欠点があ
った。
２つのＣＰＵのいずれか一方又は両方に何らかの異常が
発生したことにより、主系のｃｐＵの演算結果と、主系
のＣＰＵからの演算値データをもとにした待機系のＣＰ
Ｕの演算結果との間に相異が生じていてもＣＰＵ切換指
令があれば、無条件にＣＰＵの切換えが実行されてしま
うので、プロセスに好ましくない影響を与える欠点があ
った。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、主系のＣＰＵか待機中のＣＰＵ
に出力する制御出力値と自分自身の演算で得られた制御
演算結果とを比較し、両者の間に相異があれば外部に警
報を出すとともにノくツクアップを禁止する機能を備え
ることにより、ＣＰＵ切換によって被制御プロセスにプ
ロセス制御上で好ましくないショックを与えることを防
止できるディジタル制御装置を提供することを目的とし
ている。
ためになされたもので、主系のＣＰＵか待機中のＣＰＵ
に出力する制御出力値と自分自身の演算で得られた制御
演算結果とを比較し、両者の間に相異があれば外部に警
報を出すとともにノくツクアップを禁止する機能を備え
ることにより、ＣＰＵ切換によって被制御プロセスにプ
ロセス制御上で好ましくないショックを与えることを防
止できるディジタル制御装置を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明す、る。
この発明装置のハードウェア構成は第１図に示す従来の
ものと同じである。この発明装置のソフトウェア構成を
第４図のフローチャー）Ｋ示す。
ものと同じである。この発明装置のソフトウェア構成を
第４図のフローチャー）Ｋ示す。
第３図では第２図の従来のものに比較し、制御出力比較
プログラムが追加されている。
プログラムが追加されている。
制御出力比較プログラムは、主系のＣＰＩ３又は４から
出力される弁開度設定値などの操作出力と、主系のｃｐ
Ｕ３又は４かも転送されてきた制御データとプロセス入
力値とに基づき、待機系のＣＰＨ１又は３で演算された
操作出力演算値との間の差異の有無を調べる。これが有
りならば、待機系のＣＰＵ４又は３は、外部に警報を出
力するとともに自分自身を除外し、主系のＣＰＵ３又は
４に対するバックアップ動作を禁止する処理を行なう。
出力される弁開度設定値などの操作出力と、主系のｃｐ
Ｕ３又は４かも転送されてきた制御データとプロセス入
力値とに基づき、待機系のＣＰＨ１又は３で演算された
操作出力演算値との間の差異の有無を調べる。これが有
りならば、待機系のＣＰＵ４又は３は、外部に警報を出
力するとともに自分自身を除外し、主系のＣＰＵ３又は
４に対するバックアップ動作を禁止する処理を行なう。
２重系切換回路７．ＰＩＯ５などハードウェア動作は従
来と同じである。またソフトウェア構成についても０８
２０、制御タスク２１、ＣＬＡ入カタカタスク２２構成
は従来と同じであるが、ソフトウェアの動作を発明例に
ついて以下説明していく。
来と同じである。またソフトウェア構成についても０８
２０、制御タスク２１、ＣＬＡ入カタカタスク２２構成
は従来と同じであるが、ソフトウェアの動作を発明例に
ついて以下説明していく。
主系のＣＰＵ３又は４では、ＰＩＯ入力処理、制御演算
処理、ＰＩＯ出力処理及び制御データＣＬＡ送信処理が
実行される。すなわち、主系のＣＰＵ３又は４はプロセ
ス２を制御するとともに、制御データを待機系のＣＰＵ
４又は３にＣＬＡ９を介して転送出力する。
処理、ＰＩＯ出力処理及び制御データＣＬＡ送信処理が
実行される。すなわち、主系のＣＰＵ３又は４はプロセ
ス２を制御するとともに、制御データを待機系のＣＰＵ
４又は３にＣＬＡ９を介して転送出力する。
一方、待機系のＣＰＵ４又は３では、ＣＬＡ受信タスク
が起動され、主系のＣＰＩ３又は４からの制御演算デー
タをＣＬＡ受信バッファエリアにストアする。
が起動され、主系のＣＰＩ３又は４からの制御演算デー
タをＣＬＡ受信バッファエリアにストアする。
待機系のＣＰＵ４又は３においても制御タスクでＰＩＯ
入力処理、制御演算処理が実行され、実際にはＰＩＯ出
力はされないが、弁操作信号などの制御出力値が演算さ
れる。待機系のＣＰＵ４又は３の制御演算は、ＰＩＯ入
力値と主系のＣＰＵ４又は３からの制御演算データをも
とにして行なわれるため、待機系のＣＰＵ４又は３のノ
・−ドウエア、ソフトウェアが正常な限り、その制御出
力演算値が主系のＣＰＵ４又は３の値と同一の値になる
。また、これらの値が常に同一の値になることが、ＣＰ
Ｕ４又は３へ又はその逆への切換えをバンプレスに行な
うための必要条件である。
入力処理、制御演算処理が実行され、実際にはＰＩＯ出
力はされないが、弁操作信号などの制御出力値が演算さ
れる。待機系のＣＰＵ４又は３の制御演算は、ＰＩＯ入
力値と主系のＣＰＵ４又は３からの制御演算データをも
とにして行なわれるため、待機系のＣＰＵ４又は３のノ
・−ドウエア、ソフトウェアが正常な限り、その制御出
力演算値が主系のＣＰＵ４又は３の値と同一の値になる
。また、これらの値が常に同一の値になることが、ＣＰ
Ｕ４又は３へ又はその逆への切換えをバンプレスに行な
うための必要条件である。
制御出力比較プログラムは、待機系のＣＰＵ４又は３で
のみで実行され、Ｉ１０バス６を介して読み込んだ主系
のＣＰＵ３又は４からのＰＩＯ出力値と待機系のＣＰＵ
４又は３での制御出力演算値との間の相異の有無を調べ
、もし有りで、待機系のＣＰＵ４又は３が制御をバンプ
レスに引継げない状態であれば、待機系のＣＰＵ４又は
３を除外し、待機系のＣＰＵ４又は３によるバックアッ
プ動作を禁止する。
のみで実行され、Ｉ１０バス６を介して読み込んだ主系
のＣＰＵ３又は４からのＰＩＯ出力値と待機系のＣＰＵ
４又は３での制御出力演算値との間の相異の有無を調べ
、もし有りで、待機系のＣＰＵ４又は３が制御をバンプ
レスに引継げない状態であれば、待機系のＣＰＵ４又は
３を除外し、待機系のＣＰＵ４又は３によるバックアッ
プ動作を禁止する。
以上のように、この発明によれば、主系のＣＰＵからの
制御出力値と待機系のｃｐυの制御出力演算値との相異
の有無を調べ、相異があるときはＣＰＵ間で切換えをし
ないようにしたので、プロセスの制御に好ましくない制
御量の急激な変化を防ぐことができ、信頼性の高い制御
が得られる効果がある。
制御出力値と待機系のｃｐυの制御出力演算値との相異
の有無を調べ、相異があるときはＣＰＵ間で切換えをし
ないようにしたので、プロセスの制御に好ましくない制
御量の急激な変化を防ぐことができ、信頼性の高い制御
が得られる効果がある。
第１図は、ディジタル制御装置のブロック図、第２図は
第１図に示す装置の動作を示すフローチャート、第３図
は２重系切換回路の入出力信号を示す図、第４図はこの
発明の一実施例による装置の動作を示すフローチャート
である。 ２・・・プロセス、３．４・・・中’に処ｆｌｉユ＝
ット（ＣＰＵ）、５・・・ＰＩＯ１６・・・■１０バス
、１・・・２重系切換回路、８・・・演算処理装置、９
・・・計算機結合装置（ＣＬＡン、１０・−・パスドラ
イノ（，１１・・・〕くスレシーバ。 なお、図中、同一符号は同−又は相当部分を示すＯ 代理人 大岩増雄 第３ 図 第 ４ 図
第１図に示す装置の動作を示すフローチャート、第３図
は２重系切換回路の入出力信号を示す図、第４図はこの
発明の一実施例による装置の動作を示すフローチャート
である。 ２・・・プロセス、３．４・・・中’に処ｆｌｉユ＝
ット（ＣＰＵ）、５・・・ＰＩＯ１６・・・■１０バス
、１・・・２重系切換回路、８・・・演算処理装置、９
・・・計算機結合装置（ＣＬＡン、１０・−・パスドラ
イノ（，１１・・・〕くスレシーバ。 なお、図中、同一符号は同−又は相当部分を示すＯ 代理人 大岩増雄 第３ 図 第 ４ 図
Claims (1)
- 同一のプロセス制御機能を有し、それぞれ主系及び待機
系としてプロセスを制御するために並列運転され、切換
指令の受け取りに応答して主系から待機系へ又はその逆
へ切換えられる第１及び第２の中央処理ユニットと、上
記第１又は第２の中央処理ユニットから異常検出信号を
受け取ったときは上記第１及び第２の中央処理ユニット
を主系から待機系へ又はその逆へ切換えるための上記切
換指令を出力する切換回路とを備えたディジタル制御装
置において、上記第１及び第２中央処理ユニツトは待機
系にあるときは主系からの上記プロセス制御機能に関連
する主系データを受け取り、この主系データとこの主系
データに対応する待機系データとを比較し、両者に相異
が検出されたときは上記切換指令を禁止させる機能を有
するεとを特徴としたディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186106A JPS60173601A (ja) | 1983-10-05 | 1983-10-05 | デイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186106A JPS60173601A (ja) | 1983-10-05 | 1983-10-05 | デイジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173601A true JPS60173601A (ja) | 1985-09-07 |
Family
ID=16182463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186106A Pending JPS60173601A (ja) | 1983-10-05 | 1983-10-05 | デイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173601A (ja) |
-
1983
- 1983-10-05 JP JP58186106A patent/JPS60173601A/ja active Pending
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