JPH07168741A - ウォッチドッグタイマ装置 - Google Patents

ウォッチドッグタイマ装置

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JPH07168741A
JPH07168741A JP5315096A JP31509693A JPH07168741A JP H07168741 A JPH07168741 A JP H07168741A JP 5315096 A JP5315096 A JP 5315096A JP 31509693 A JP31509693 A JP 31509693A JP H07168741 A JPH07168741 A JP H07168741A
Authority
JP
Japan
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bus
cpu
watchdog timer
dma controller
dma
Prior art date
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Application number
JP5315096A
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English (en)
Inventor
Hideki Yamanaka
中 秀 樹 山
Seiji Hiuga
向 誠 治 日
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
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Priority to EP94119755A priority patent/EP0658842B1/en
Publication of JPH07168741A publication Critical patent/JPH07168741A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

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Abstract

(57)【要約】 【目的】 バスマスタを有するシステムに、システムの
パーフォーマンスを損なうことなく、ウオッチドッグタ
イマ機能を組み込むことを可能にする。 【構成】 通常は、ＣＰＵ１から制御バス６を介して特
定の時間範囲以内毎に暴走検出回路２をタイマクリアし
ながら暴走検出動作を行い、ＤＭＡコントローラ３や外
部ＤＭＡコントローラ５がＣＰＵ１から制御バス６の使
用権を得てこれを占有している場合、カウントクロック
制御回路７により暴走検出回路２に与えられるカウント
用クロック（２）Ｓ９を禁止して、暴走検出回路２の動
作を保留する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ウォッチドッグタイマ
装置に係り、特にプログラムの暴走検出を必要とする高
信頼性型システムにおいて、ＤＭＡＣ（ダイレクトメモ
リアクセスコントローラ）やＤＲＡＭリフレッシュ（Ｒ
ＡＳオンリイ）等のようにＣＰＵ以外にシステムのバス
マスタが存在する場合に適用して有用なウォッチドッグ
タイマ装置に関する。
【０００２】
【従来の技術】一般に、ＣＰＵを含むシステムにおいて
は、その信頼性を高めるために、プログラムの暴走が発
生した場合、これを検出してシステムリセットする機能
が採用されている。このために一般に用いられているの
が、ウォッチドッグタイマである。
【０００３】ウォッチドッグタイマは、プログラム暴走
によりタイムアウトする時間の設定値を予めタイマに設
定しておき、この設定値の範囲内でＣＰＵ命令により常
時タイマクリアを施すように動作する。このような設定
条件の下では、プログラムが正常に機能している場合に
は、ＣＰＵにより、タイマのタイムアウト前に、タイマ
クリアがかかるので、システムは正常動作とみなされ
る。これに対して、プログラム暴走などの異常要因によ
り、このタイマクリアのＣＰＵ命令が実行されなかった
場合、タイマクリアされずウォッチドッグタイマはタイ
ムアウトでオーバーフローする。つまり、異常動作に反
応して、ウォッチドッグタイマからは異常信号として、
オーバーフロー信号が出力されることになる。このオー
バーフロー信号を用いて、システムを任意にリセットし
たり、ノンマスカブル割り込み（ＮＭＩ）処理等を行わ
せることにより、最終的にシステムをリセット処理さ
せ、システムの復帰を行わせる。
【０００４】なお、システムによっては、ＤＭＡＣ等の
バスマスタが存在するものもある。このようなシステム
では、ＤＭＡＣの動作中は、ＣＰＵがこのウォッチドッ
グタイマをクリアすることができなくなる。このため、
ＤＭＡＣ等のバスマスタの存在がウォッチドッグタイマ
の作用に対して重大な影響を与える。つまり、ＤＭＡＣ
がバスをＤＭＡのために使用している間は、ＣＰＵから
バスを通じてウォッチドッグタイマにタイマクリア信号
を与えることができないので、ウォッチドッグタイマの
タイマクリア不可能なタイミングが発生する。そして、
これを回避するには、かなりの制約が伴い、多くの場
合、回避不可能ということが多い。
【０００５】このため、ＤＭＡＣ等のバスマスタが存在
する場合、ＤＭＡ動作を行わせるには、事前にウォッチ
ドッグタイマが動作しないように割り込み処理する必要
がある。
【０００６】さて、図４は従来のウォッチドッグタイマ
装置のブロック図である。図４に示すように、制御バス
６にはＣＰＵ１、暴走検出回路２、ＤＭＡコントローラ
３が設けられている。ＤＭＡコントローラ３には転送要
求保留回路４が接続されている。ＣＰＵ１は制御バス６
の解放機能を有する。暴走検出回路２は、プログラム暴
走検出機能を有するウォッチドッグタイマ構成となって
いる。この暴走検出回路２は、ＣＰＵ１からタイムアウ
ト前毎にタイマクリア信号をもらっているが、何らかの
原因でタイマクリアがなされなかった場合、タイムアウ
トでオーバーフローし、ＷＤＴＯＵＴ（リセット）Ｓ３
をＣＰＵ１、ＤＭＡコントローラ３、および他の回路に
送出する。
【０００７】ＤＭＡコントローラ３は、制御バス６の使
用権の要求機能を有している。このコントローラ３は、
転送要求保留回路４からＤＭＡ転送要求（２）Ｓ２を受
け取り、且つＣＰＵ１にバス要求Ｓ４を出力し、さらに
ＣＰＵ１からはバス許可Ｓ５を受け取る。
【０００８】転送要求保留回路４は、ＤＭＡ転送要求
（１）Ｓ１によって暴走検出回路２の禁止または許可状
態をモニタして、ＤＭＡの転送要求を保留する機能を持
ち、図５のブロック図に示すような構成を有する。即ち
図５に示すように、端子ＡにはＤＭＡ転送要求（１）Ｓ
１が入力され、端子Ｄにはポート出力（ＤＭＡ許可信
号）Ｓ７が入力される。端子Ｃからは割込み要求Ｓ６が
出力され、端子ＢからはＤＭＡ転送要求（２）Ｓ２が出
力される。端子ＡからのＤＭＡ転送要求（１）Ｓ１およ
び端子Ｄからのポート出力（ＤＭＡ許可信号）Ｓ７は共
に論理回路８、１０、１１に与えられる。論理回路１１
からは端子Ｂを通じてＤＭＡ転送要求（２）Ｓ２が出力
される。また、論理回路８、１０の出力は論理回路９を
通じて、端子Ｃに、割込み要求Ｓ６として導出される。
【０００９】以上のような構成において、通常動作時に
は、暴走検出回路２はタイムアウトしないように、ＣＰ
Ｕ１から制御バス６を通じて常時タイマクリア信号を受
け取っている。しかし、何らかの原因でプログラムが暴
走し、ＣＰＵ１から暴走検出回路２に対するリセット信
号がなくなったとする。この場合、暴走検出回路２はタ
イムアウトによりオーバーフローし、ＷＤＴＯＵＴ（リ
セット）Ｓ３を出力する。このＷＤＴＯＵＴ（リセッ
ト）Ｓ３はＣＰＵ１、暴走検出回路２、ＤＭＡコントロ
ーラ３はもちろん、システム内の他の回路に与えられ、
システムリセットのために用いられる。
【００１０】次に、ＤＭＡコントローラ３の働きについ
て、図６のタイミングチャートにしたがって説明する。
ちなみに、図６において、（Ａ）はＤＭＡ転送要求
（１）Ｓ１、（Ｂ）はＤＭＡ転送要求（２）Ｓ２、
（Ｃ）は割込み要求Ｓ６、（Ｄ）はポート出力（ＤＭＡ
許可信号）Ｓ７、（Ｅ）は制御バス６のバスサイクル
を、それぞれ示すものである。
【００１１】まず、制御バス６が通常サイクル状態にあ
る時刻ｔ１に、転送要求保留回路４に対してＤＭＡ転送
要求（１）Ｓ１が入力されるとする。このとき、転送要
求保留回路４からＣＰＵ１に対して割込み要求Ｓ６が出
力される。これを受けて、ＣＰＵ１は時刻ｔ２の時点よ
り、制御バス６を割り込み処理し、暴走検出回路２に対
して動作禁止の設定を行う。この処理が終了した後の時
刻ｔ３の時点で、転送要求保留回路４に対してポート出
力（ＤＭＡ許可信号）Ｓ７を戻す。その結果、転送要求
保留回路４からＤＭＡコントローラ３に対してＤＭＡ転
送要求（２）Ｓ２が出力される。ＤＭＡコントローラ３
は、ＤＭＡ転送要求（２）Ｓ２に基づき、ＣＰＵ１に対
してバス要求Ｓ４を出力し、ＣＰＵ１からバス許可Ｓ５
をもらう。
【００１２】バス許可Ｓ５を受け取ったＤＭＡコントロ
ーラ３は、時刻ｔ４の時点からＤＭＡ転送に入り、これ
に伴い制御バス６もＤＭＡ転送となる。
【００１３】時刻ｔ５の時点で、ＤＭＡ転送が終了する
と、ＤＭＡ転送要求（１）Ｓ１が解除され、これに伴い
ＤＭＡ転送要求（２）Ｓ２も解除される。併せて、転送
要求保留回路４から割込み要求Ｓ６が出力され、ＣＰＵ
１は制御バス６を通じて割り込み処理に入り、暴走検出
回路２の動作禁止の解除を行う。そして、この処理が終
了した時刻ｔ６の時点で、転送要求保留回路４に対して
ポート出力（ＤＭＡ許可信号）Ｓ７を戻す。その結果、
制御バス６は通常サイクルとなる。
【００１４】以上のように、ＤＭＡコントローラ３がバ
スマスタとして機能するシステムにおいては、暴走検出
回路２の動作を、ＤＭＡコントローラ３の動作に先立っ
て割り込み処理により禁止しておくようにして、ＣＰＵ
１が介在しないＤＭＡ等の動作において、暴走検出回路
２が不用意にオーバーフロー信号の出力をおこなってし
まうという不具合を防止している。
【００１５】
【発明が解決しようとする課題】従来のウォッチドッグ
タイマ装置は以上のように、ＤＭＡコントローラ３の起
動要求により、一度ＣＰＵ１に対して割り込み処理を実
行させ、この割り込み処理で暴走検出回路２を一時停止
あるいはクリアさせてから、ＤＭＡコントローラ３に対
する制御バス６の解放を許可させ、次に、ＤＭＡコント
ローラ３によるＤＭＡの処理終了後に、再び暴走検出回
路２の作用を再開あるいはクリアさせるように構成され
ていた。このため、上記動作をさせるための特別なハー
ドウエアおよびソフトウエアを準備する必要がある。さ
らに、余分な割り込み処理により、ＤＭＡコントローラ
３の処理レスポンスを下げ、システム全体のパーフォー
マンスを悪くしてしまうという問題がある。
【００１６】以上のような問題を回避するために、ＤＭ
Ａコントローラ３による転送モードに制限をつけるとい
う方法も考えられている。例えば、連続転送（バース
ト）や、多重転送を禁止し、バースト転送が必要な場合
は、サイクルスチール転送にする等の諸々の制約を付加
するということが考えられている。
【００１７】以上のような処理を実現するためには、処
理上のさまざまな制約を許容すると共に暴走検出回路２
のタイムアウトの設定値を大きくしておき、ＤＭＡコン
トローラ３による転送処理が確実に実行できるようにす
る必要がある。しかし、タイミングによっては、ＤＭＡ
コントローラ３による転送処理中に、暴走検出回路２が
オーバーフローしてしまう場合も考えられ、確実な方法
とは言えない。
【００１８】以上のように、従来のウォッチドッグタイ
マ装置では、ウォッチドッグタイマの動作を考慮する
と、システム全体のパーフォーマンスの低下や信頼性の
低下を覚悟する必要があり、実際にパーフォーマンスを
重視したシステムでは、プログラム暴走対策を犠牲にし
てもウォッチドッグタイマを採用しないケースもある。
【００１９】本発明は、上記に鑑みてなされたもので、
その目的は、ＤＭＡＣ等のバスマスタが存在する系にお
いて、バスマスタが動作している間は、ウォッチドッグ
タイマへのクロックパルスを禁止したり、カウンタクリ
アを別の系で行わせることにより、ウォッチドッグタイ
マ機能を一時的に停止させることにより、システムのパ
ーフォーマンスを損なうことなく、バスマスタを有する
システムにウォッチドッグタイマ機能を組み込むことを
可能にしたウォッチドッグタイマ装置を提供することに
ある。
【００２０】
【課題を解決するための手段】本発明の第１のウォッチ
ドッグタイマ装置は、ＣＰＵからバスを介して特定の時
間範囲以内毎にタイマクリアされるウォッチドッグタイ
マ手段と、前記ＣＰＵに対して前記バスの使用権を要求
すると共に使用権を得ると前記バスを占有する制御手段
と、前記制御手段が前記バスを占有している時に前記ウ
ォッチドッグタイマ手段に対するクロックパルスを禁止
するカウントクロック制御手段と、を備えるものとして
構成される。
【００２１】本発明の第２のウォッチドッグタイマ装置
は、ＣＰＵからバスを介して特定の時間範囲以内毎にタ
イマクリアされるウォッチドッグタイマ手段と、前記Ｃ
ＰＵに対して前記バスの使用権を要求すると共に使用権
を得ると前記バスを占有する制御手段と、前記制御手段
が前記バスを占有している時に前記ウォッチドッグタイ
マ手段を強制的にタイマクリア状態にするタイマ制御手
段と、を備えるものとして構成される。
【００２２】
【作用】本発明の第１のウォッチドッグタイマ装置にお
いては、通常は、ＣＰＵからバスを介して特定の時間範
囲以内毎にウォッチドッグタイマ手段をタイマクリアし
ながら暴走検出動作を行い、制御手段がＣＰＵからバス
の使用権を得てこれを占有している場合、カウントクロ
ック制御手段により、ウォッチドッグタイマ手段に与え
られるクロックパルスを禁止して、ウォッチドッグタイ
マ手段の動作を保留する。
【００２３】本発明の第２のウォッチドッグタイマ装置
においては、通常は、ＣＰＵからバスを介して特定の時
間範囲以内毎にウォッチドッグタイマ手段をタイマクリ
アしながら暴走検出動作を行い、制御手段がＣＰＵから
バスの使用権を得てこれを占有している場合、タイマ制
御手段により、ウォッチドッグタイマ手段を強制的にタ
イマクリア状態にして、ウォッチドッグタイマ手段の動
作を保留する。
【００２４】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図１は本発明の一実施例に係るウォッチド
ッグタイマ装置のブロック図である。図１に示すよう
に、外部ＤＭＡコントローラ５は外部から制御バス６の
バス開放要求を入れるバスマスタであり、ＣＰＵ１はこ
のバス開放要求によってバス権の授受を行うことができ
る。一方、カウントクロック制御回路７は、本来直接的
に暴走検出回路２に与えられるべきカウント用クロック
（１）Ｓ８の入力を受けて、カウント用クロック（２）
Ｓ９として暴走検出回路２に与える。このカウントクロ
ック制御回路７は、ＤＭＡコントローラ３や外部ＤＭＡ
コントローラ５に対してバス許可Ｓ５が出力されている
場合に、暴走検出回路２に対するカウント用クロック
（２）Ｓ９を禁止して、ＣＰＵ１からタイマクリアされ
なくても暴走検出回路２がタイムアウトとならないよう
にする。
【００２５】カウントクロック制御回路７は、図２に示
すような構成を有している。つまり端子Ａには暴走検出
回路２に本来与えられるべきカウント用クロック（１）
Ｓ８が入力され、端子Ｃにはバス許可Ｓ５が入力され
る。そして、端子Ｂからは暴走検出回路２に対するカウ
ント用クロック（２）Ｓ９が出力される。このような構
成を通じて、バス許可Ｓ５がアクティブでない場合、端
子Ａに与えられているカウント用クロック（１）Ｓ８は
カウント用クロック（２）Ｓ９としてそのまま端子Ｂに
出力される。これに対して、バス許可Ｓ５がアクティブ
な場合、端子Ｂからの出力は規制され、カウント用クロ
ック（２）Ｓ９は出力されない。
【００２６】以上のような構成において、次にその動作
を図３のタイミングチャートに基づいて説明する。ちな
みに、図３において、（Ａ）はＤＭＡコントローラ３や
外部ＤＭＡコントローラ５からＣＰＵ１に与えられるバ
ス要求Ｓ４、（Ｂ）はＣＰＵ１からＤＭＡコントローラ
３、外部ＤＭＡコントローラ５に戻されると共にカウン
トクロック制御回路７に与えられるバス許可Ｓ５、
（Ｃ）はカウントクロック制御回路７に与えられるカウ
ント用クロック（１）Ｓ８、（Ｄ）はカウントクロック
制御回路７から暴走検出回路２に与えられるカウント用
クロック（２）Ｓ９、（Ｅ）は制御バス６のバスサイク
ルである。
【００２７】今、通常動作状態にあって、ＤＭＡコント
ローラ３からも外部ＤＭＡコントローラ５からもＣＰＵ
１に対するバス要求Ｓ４が出力されていない場合には、
カウント用クロック（１）Ｓ８はカウントクロック制御
回路７を通じてカウント用クロック（２）Ｓ９としてそ
のまま暴走検出回路２に与えられる。
【００２８】ここで、ＣＰＵ１が正常に働いている場合
は、ＣＰＵ１から制御バス６を通じて暴走検出回路２に
対して、所定の時間内毎に、タイマクリアがなされる。
このため暴走検出回路２はオーバーフローすることな
く、システムは正常に動作する。
【００２９】一方、プログラム異常等が発生して、ＣＰ
Ｕ１から暴走検出回路２へのタイマクリアがなされなく
なると、暴走検出回路２はカウント用クロック（２）Ｓ
９をカウントしてそのままタイムアウトとなり、オーバ
ーフロー信号を出して、暴走検出を行う。このオーバー
フロー信号に基づき、システムはリセット等の異常復帰
処理に入る。
【００３０】一方、時刻ｔ１の時点で、ＤＭＡコントロ
ーラ３または外部ＤＭＡコントローラ５から、ＣＰＵ１
に対して、バス要求Ｓ４が入ると、ＣＰＵ１は時刻ｔ２
の時点で、バス許可Ｓ５を出力し、ＤＭＡコントローラ
３または外部ＤＭＡコントローラ５に対して制御バス６
を解放する。その結果、ＤＭＡコントローラ３または外
部ＤＭＡコントローラ５によるＤＭＡ転送が実行され
る。
【００３１】なお、このＤＭＡ転送中は、ＣＰＵ１から
暴走検出回路２に対してタイマクリアを行うことができ
ないので、このままでは、暴走検出回路２はタイムアウ
トとなってしまう。しかし、ＣＰＵ１からＤＭＡコント
ローラ３および外部ＤＭＡコントローラ５に出力された
バス許可Ｓ５はカウントクロック制御回路７にも与えら
れている。これにより、カウントクロック制御回路７
は、図３（Ｄ）に示すように、このバス許可Ｓ５に基づ
いて、それまで暴走検出回路２に与えていたカウント用
クロック（２）Ｓ９をＤＭＡ転送の間だけ停止させる。
その結果、暴走検出回路２はＣＰＵ１からタイマクリア
されなくても、それ以上のカウントアップを中止するの
で、タイムアウトにはならず、そのままの状態を保持す
る。
【００３２】次に、時刻ｔ３の時点で、ＤＭＡコントロ
ーラ３または外部ＤＭＡコントローラ５によるＤＭＡ転
送が終了すると、ＣＰＵ１に対して与えられていたバス
要求Ｓ４がなくなる。その結果、時刻ｔ４の時点で、Ｃ
ＰＵ１から出力されていたバス許可Ｓ５が解除され、制
御バス６も通常サイクルに戻る。
【００３３】この時点より、ＣＰＵ１から制御バス６を
通じて与えられるタイマクリア信号が暴走検出回路２に
与えられる。同時に、カウントクロック制御回路７から
暴走検出回路２に対しては、カウント用クロック（２）
Ｓ９が供給されはじめるので、暴走検出回路２は再び正
常に動作するようになる。
【００３４】以上のように、ＤＭＡコントローラ３や外
部ＤＭＡコントローラ５からＣＰＵ１に対してバス要求
Ｓ４が出された場合、ＣＰＵ１は暴走検出回路２に対し
て動作禁止等の割り込み処理を行うことなく、そのまま
バス許可Ｓ５をＤＭＡコントローラ３および外部ＤＭＡ
コントローラ５に戻すので、そのままＤＭＡ処理に入る
ことができる。このため、システムの運用効率が飛躍的
に向上する。
【００３５】一方、暴走検出回路２は、ＣＰＵ１から動
作禁止の処理を受けなくても、バス許可Ｓ５により制御
されるカウントクロック制御回路７により、カウント用
クロック（２）Ｓ９の供給を停止される。これによりウ
ォッチドッグタイマとしての動作を保留することにな
り、誤動作の心配や、微妙なタイミングの制御が不要に
なる。
【００３６】また、ＤＭＡ動作の度に、暴走検出回路２
の動作を禁止するための、余分なハードウエアやソフト
ウエアが必要ないので、比較的簡単にシステムを構成す
ることができる。
【００３７】また、暴走検出回路２へのカウント用クロ
ック（１）Ｓ８は、通常のＣＰＵサイクルでのみ供給さ
れるため、非同期に行われるバス権授受とは無関係にな
り、本来なされるべき暴走検出回路２のタイマクリアを
容易に行うことができる。
【００３８】なお、上記実施例では、ＤＭＡコントロー
ラ３または外部ＤＭＡコントローラ５により制御バス６
が占有されている場合に、カウントクロック制御回路７
を通じて暴走検出回路２に供給されるカウント用クロッ
ク（２）Ｓ９を禁止する構成を例示したが、図７の部分
ブロック図に示すように、バス許可Ｓ５を暴走検出回路
２の強制リセット端子Ｒに供給するような構成としても
よい。
【００３９】以上のような構成によれば、ＤＭＡコント
ローラ３または外部ＤＭＡコントローラ５により制御バ
ス６が占有されるような状況になった場合、バス許可Ｓ
５により暴走検出回路２を強制的にリセット状態に置く
ことで、暴走検出回路２の動作が強制的に停止すること
ができる。この場合、ＣＰＵ１から制御バス６を通じて
リセット信号が与えられなくても、クロックパルスが供
給され続けても、暴走検出回路２は常時強制的なリセッ
ト状態に置かれるので、先に述べたのとまったく同様
に、ＤＭＡ動作に先立って暴走検出回路２を禁止した
り、ＤＭＡ動作が終了してから禁止解除する等の割り込
み処理や、これを実現するためのハードウエア、ソフト
ウエアの大幅な追加を必要とせず、同様の効果を得るこ
とができる。
【００４０】
【発明の効果】以上述べたように、本発明のウォッチド
ッグタイマ装置によれば、ＤＭＡ等のようなバスマスタ
が動作している間、ウォッチドッグタイマに供給される
べきクロックパルスを禁止したりウォッチドッグタイマ
を強制的にリセットすることにより、ウォッチドッグタ
イマの動作を一時的に保留するように構成したので、Ｃ
ＰＵからウォッチドッグタイマの動作を禁止したり禁止
解除するための割り込み処理が不要となり、システムと
してのパーフォーマンスを落とすことなく信頼性の高い
暴走検出と復帰処理を行うことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例に係るウォッチドッグタイマ
装置のブロック図である。
【図２】図１の構成のカウントクロック制御回路の構成
を示すブロック図である。
【図３】図１の構成の動作を説明するためのタイミング
チャートである。
【図４】従来のウォッチドッグタイマ装置のブロック図
である。
【図５】図２の構成の転送要求保留回路の構成を示すブ
ロック図である。
【図６】図３の構成の動作を説明するためのタイミング
チャートである。
【図７】本発明の他の実施例に係るウォッチドッグタイ
マ装置の部分ブロック図である。
【符号の説明】
１ ＣＰＵ ２ 暴走検出回路 ３ ＤＭＡコントローラ ４ 転送要求保留回路 ５ 外部ＤＭＡコントローラ ６ 制御バス ７ カウントクロック制御回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ＣＰＵからバスを介して特定の時間範囲以
    内毎にタイマクリアされるウォッチドッグタイマ手段
    と、 前記ＣＰＵに対して前記バスの使用権を要求すると共に
    使用権を得ると前記バスを占有する制御手段と、 前記制御手段が前記バスを占有している時に前記ウォッ
    チドッグタイマ手段に対するクロックパルスを禁止する
    カウントクロック制御手段と、 を備えることを特徴とするウォッチドッグタイマ装置。
  2. 【請求項２】ＣＰＵからバスを介して特定の時間範囲以
    内毎にタイマクリアされるウォッチドッグタイマ手段
    と、 前記ＣＰＵに対して前記バスの使用権を要求すると共に
    使用権を得ると前記バスを占有する制御手段と、 前記制御手段が前記バスを占有している時に前記ウォッ
    チドッグタイマ手段を強制的にタイマクリア状態にする
    タイマ制御手段と、 を備えることを特徴とするウォッチドッグタイマ装置。
JP5315096A 1993-12-15 1993-12-15 ウォッチドッグタイマ装置 Pending JPH07168741A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP5315096A JPH07168741A (ja) 1993-12-15 1993-12-15 ウォッチドッグタイマ装置
KR1019940034082A KR950020157A (ko) 1993-12-15 1994-12-14 워치독 타이머 장치
DE69423859T DE69423859T2 (de) 1993-12-15 1994-12-14 Zeitüberwachungseinrichtung
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