JPH04266147A - バスアダプタ装置 - Google Patents
バスアダプタ装置Info
- Publication number
- JPH04266147A JPH04266147A JP4777491A JP4777491A JPH04266147A JP H04266147 A JPH04266147 A JP H04266147A JP 4777491 A JP4777491 A JP 4777491A JP 4777491 A JP4777491 A JP 4777491A JP H04266147 A JPH04266147 A JP H04266147A
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- JP
- Japan
- Prior art keywords
- bus
- input
- output control
- memory
- control device
- Prior art date
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 15
- 230000004044 response Effects 0.000 claims abstract description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はバスアダプタ装置に関し、特にメ
モリ及び中央処理装置が接続された高速システムバスと
、複数の入出力制御装置が接続された低速システムバス
との間を論理接続するバスアダプタ装置に関するもので
ある。
モリ及び中央処理装置が接続された高速システムバスと
、複数の入出力制御装置が接続された低速システムバス
との間を論理接続するバスアダプタ装置に関するもので
ある。
【０００２】
【従来技術】従来の入出力制御装置からのメモリライト
動作は、バスアダプタ装置が低速バスと高速メモリバス
とを論理的に直結し、入出力制御装置がメモリにライト
アクセスするのであるが、この間メモリからの応答があ
るまでシステムバス全体をロック状態とする場合が多い
。
動作は、バスアダプタ装置が低速バスと高速メモリバス
とを論理的に直結し、入出力制御装置がメモリにライト
アクセスするのであるが、この間メモリからの応答があ
るまでシステムバス全体をロック状態とする場合が多い
。
【０００３】この方式では、低速バスと高速バスとの両
者を同時に一定時間専有するので、バス効率が低下する
。そこで、いわゆる「データ書き逃げ」方式が採用され
る。
者を同時に一定時間専有するので、バス効率が低下する
。そこで、いわゆる「データ書き逃げ」方式が採用され
る。
【０００４】このデータ書き逃げ方式は、入出力制御装
置がメモリへのライト動作を実行するとき、バスアダプ
タ装置はアドレス及びデータ（ライトアクセス情報）を
受けたら、バッファレジスタにこのライトアクセス情報
をロードし、その時点でバスサイクルをターミネートし
てメモリライトを見かけ上高速に終了させる方式である
。
置がメモリへのライト動作を実行するとき、バスアダプ
タ装置はアドレス及びデータ（ライトアクセス情報）を
受けたら、バッファレジスタにこのライトアクセス情報
をロードし、その時点でバスサイクルをターミネートし
てメモリライトを見かけ上高速に終了させる方式である
。
【０００５】バスアダプタ装置は、バッファレジスタ内
にライトアクセス情報が存在すれば、独自に高速バス上
のメモリにその情報を送り、メモリライトを実行するよ
うになっている。
にライトアクセス情報が存在すれば、独自に高速バス上
のメモリにその情報を送り、メモリライトを実行するよ
うになっている。
【０００６】しかし、このような従来のデータ書き逃げ
方式では、バスアダプタ装置がメモリライト時に異常報
告を受けても、実際にライトアクセス情報を出力した入
出力制御装置はバスサイクルを既に終了しているので、
このメモリライト異常通知をどの入出力制御装置に報告
するか判定不可能である。
方式では、バスアダプタ装置がメモリライト時に異常報
告を受けても、実際にライトアクセス情報を出力した入
出力制御装置はバスサイクルを既に終了しているので、
このメモリライト異常通知をどの入出力制御装置に報告
するか判定不可能である。
【０００７】そのため、以後のメモリライトサービスを
停止するか、バスアダプタ装置自身バスの調停を全て停
止するか、いずれかの方法で対応し、異常処理はソフト
ウェアによりタイムアウト処理に委ねる方式となってい
る。
停止するか、バスアダプタ装置自身バスの調停を全て停
止するか、いずれかの方法で対応し、異常処理はソフト
ウェアによりタイムアウト処理に委ねる方式となってい
る。
【０００８】更に、他の方法としてバスアダプタ自身が
中央処理装置に対して割込みを行って、システム異常報
告を行う方法もある。
中央処理装置に対して割込みを行って、システム異常報
告を行う方法もある。
【０００９】上述した従来の書き逃げ方式では、特定の
入出力制御装置の判定が不可能であるために、低速バス
の装置全てがシステムから切離されることになるという
欠点がある。
入出力制御装置の判定が不可能であるために、低速バス
の装置全てがシステムから切離されることになるという
欠点がある。
【００１０】これは書き逃げデータは正常であっても、
バスアダプタ装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアから見かけ上低速バス配下
の入出力制御装置の異常として判定される結果となる。
バスアダプタ装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアから見かけ上低速バス配下
の入出力制御装置の異常として判定される結果となる。
【００１１】また、バスアダプタ装置から中央処理装置
へ割込みをかける方式でも、ソフトウェアとして特定の
入出力装置を判定することは不可能である。
へ割込みをかける方式でも、ソフトウェアとして特定の
入出力装置を判定することは不可能である。
【００１２】
【発明の目的】本発明の目的は、メモリライトサイクル
に異常が発生したとき、それに対応する入出力制御装置
の特定を可能として、その異常発生した入出力制御装置
のみのシステム切離しを可能としたバスアダプタ装置を
提供することである。
に異常が発生したとき、それに対応する入出力制御装置
の特定を可能として、その異常発生した入出力制御装置
のみのシステム切離しを可能としたバスアダプタ装置を
提供することである。
【００１３】
【発明の構成】本発明によれば、メモリ及び中央処理装
置が接続された高速システムバスと、複数の入出力制御
装置が接続された低速システムバスとの間を論理接続す
るバスアダプタ装置であって、前記入出力制御装置から
の前記低速システムバスの使用要求に対してバス調停を
行って使用許可を与える手段と、この使用許可が与えら
れた入出力制御装置を示す許可番号を、この入出力制御
装置の前記メモリに対するライトアクセス情報と共に格
納するバッファレジスタと、このライトアクセス情報に
従って前記高速システムバスを経由してメモリライトを
実行したときにこのメモリライトサイクルに異常が発生
した場合、そのメモリライトサイクルに対応する前記許
可番号に相当する入出力制御装置に対して以後の前記低
速システムバスの使用許可をマスクする手段とを含むこ
とを特徴とするバスアダプタ装置が得られる。
置が接続された高速システムバスと、複数の入出力制御
装置が接続された低速システムバスとの間を論理接続す
るバスアダプタ装置であって、前記入出力制御装置から
の前記低速システムバスの使用要求に対してバス調停を
行って使用許可を与える手段と、この使用許可が与えら
れた入出力制御装置を示す許可番号を、この入出力制御
装置の前記メモリに対するライトアクセス情報と共に格
納するバッファレジスタと、このライトアクセス情報に
従って前記高速システムバスを経由してメモリライトを
実行したときにこのメモリライトサイクルに異常が発生
した場合、そのメモリライトサイクルに対応する前記許
可番号に相当する入出力制御装置に対して以後の前記低
速システムバスの使用許可をマスクする手段とを含むこ
とを特徴とするバスアダプタ装置が得られる。
【００１４】
【実施例】次に、本発明の実施例を図面を用いて説明す
る。
る。
【００１５】図１は本発明の実施例を示すブロック図で
ある。中央処理装置１とメインメモリとは高速メモリバ
ス３を介してバスアダプタ装置４に接続されており、複
数の入出力制御装置５，６は低速バス７を介してバスア
ダプタ装置４に接続されている。これにより、高速バス
３と低速バス７との間はバスアダプタ装置４により論理
的に接続されることになる。
ある。中央処理装置１とメインメモリとは高速メモリバ
ス３を介してバスアダプタ装置４に接続されており、複
数の入出力制御装置５，６は低速バス７を介してバスア
ダプタ装置４に接続されている。これにより、高速バス
３と低速バス７との間はバスアダプタ装置４により論理
的に接続されることになる。
【００１６】バッファレジスタ４１は入出力制御装置か
らのライトアクセス情報であるライトアドレスと、ライ
トデータとを対応して一時的に格納すると共に、このラ
イトアクセス情報に対応した入出力制御装置の番号（バ
ス使用許可番号）を格納する。
らのライトアクセス情報であるライトアドレスと、ライ
トデータとを対応して一時的に格納すると共に、このラ
イトアクセス情報に対応した入出力制御装置の番号（バ
ス使用許可番号）を格納する。
【００１７】バスドライバ／レシーバ４２，４３は高速
バス３及び低速バス７に対するデータインタフェースで
ある。
バス３及び低速バス７に対するデータインタフェースで
ある。
【００１８】デコーダ４４は入出力制御装置からのバス
使用要求ｏを受けてデコードし、エンコーダ４５はこの
デコード出力ｌをエンコードしてバス使用許可ｎを生成
するものであり、デコーダ４４及びエンコード４５によ
りバス使用の優先順位を決定する。
使用要求ｏを受けてデコードし、エンコーダ４５はこの
デコード出力ｌをエンコードしてバス使用許可ｎを生成
するものであり、デコーダ４４及びエンコード４５によ
りバス使用の優先順位を決定する。
【００１９】パリティ検出回路４６はライトアドレス情
報ｂのパリティチェックを行い、当該データのエラーの
有無をチェックする。
報ｂのパリティチェックを行い、当該データのエラーの
有無をチェックする。
【００２０】エンコーダ４７はバッファレジスタ４１か
ら読出されたバス使用許可番号ｊを受けてエンコードし
、この番号に対応するバス使用要求がマスク回路４８に
てマスクされる。
ら読出されたバス使用許可番号ｊを受けてエンコードし
、この番号に対応するバス使用要求がマスク回路４８に
てマスクされる。
【００２１】デコーダ４９はバスステータスｅを受けて
メモリ２からの異常報告ｉを検出するものである。バス
調停決定回路５０は次のサイクルのバス使用の優先順位
を決定するタイミングｋを発生するものである。尚、５
１〜５４はレジスタである。
メモリ２からの異常報告ｉを検出するものである。バス
調停決定回路５０は次のサイクルのバス使用の優先順位
を決定するタイミングｋを発生するものである。尚、５
１〜５４はレジスタである。
【００２２】かかる構成おいて、入出力制御装置５がメ
モリライトを実行する前にまずバス７を使用するために
バス要求ｏをバスアダプタ４に出力する。
モリライトを実行する前にまずバス７を使用するために
バス要求ｏをバスアダプタ４に出力する。
【００２３】バスアダプタ４はデコーダ４４とエンコー
ダ４５とによりバス使用の優先順位を決定し、バス使用
許可信号ｎで入出力制御装置５にバスの使用許可を与え
る。
ダ４５とによりバス使用の優先順位を決定し、バス使用
許可信号ｎで入出力制御装置５にバスの使用許可を与え
る。
【００２４】入出力制御装置５はメモリライトサイクル
を低速バス７に起動する。
を低速バス７に起動する。
【００２５】バスアダプタ４は起動されたアドレス及び
データをチェック回路４６で行い、異常であればステー
タスラインｄで入出力制御装置５に異常をそのメモリサ
イクル内に報告する。
データをチェック回路４６で行い、異常であればステー
タスラインｄで入出力制御装置５に異常をそのメモリサ
イクル内に報告する。
【００２６】異常が無ければ入出力制御装置５は次のメ
モリライトサイクルを実行するためにバス使用許可を行
い、前述の動作を繰返す。
モリライトサイクルを実行するためにバス使用許可を行
い、前述の動作を繰返す。
【００２７】一方、バスアダプタ４は受取った正常なメ
モリライト情報ｂをバッファ４１にロードする。
モリライト情報ｂをバッファ４１にロードする。
【００２８】この時、先のバス調停で許可を与えた許可
番号（レジスタに保持されている）も同時にロードする
。この一連の動作にて低速バスのメモリライトサイクル
は終了する。
番号（レジスタに保持されている）も同時にロードする
。この一連の動作にて低速バスのメモリライトサイクル
は終了する。
【００２９】バッファ４１は一つでもメモリライト情報
があれば高速バス４に接続されているメインメモリ２に
メモリライトを実行する。この時、バッファ４内の許可
番号ｆは高速バスに出力されることなくレジスタ５０の
入力に導かれている。
があれば高速バス４に接続されているメインメモリ２に
メモリライトを実行する。この時、バッファ４内の許可
番号ｆは高速バスに出力されることなくレジスタ５０の
入力に導かれている。
【００３０】メインメモリからの異常報告があったこと
を検出回路４９で検出された時はレジスタ５０にこの時
の許可番号がセットされる。許可番号ｊはエンコードさ
れ低速バス７の優先順位決定回路に導かれ、以降の対応
する入出力制御装置からのバス使用要求に対する調停を
マスクする。
を検出回路４９で検出された時はレジスタ５０にこの時
の許可番号がセットされる。許可番号ｊはエンコードさ
れ低速バス７の優先順位決定回路に導かれ、以降の対応
する入出力制御装置からのバス使用要求に対する調停を
マスクする。
【００３１】マスク情報はレジスタ５３にて保持され、
以降も調停からマスクされる。
以降も調停からマスクされる。
【００３２】一方、入出力制御装置５はバス使用要求を
行ってもバスの使用が認められないため、バスアクセス
ができない。
行ってもバスの使用が認められないため、バスアクセス
ができない。
【００３３】このことによりソフトウェアはタイムアウ
トとして入出力制御装置の異常を認識することができる
。また、他の入出力制御装置１１はなんの影響もなくデ
ータ転送が実行できる。
トとして入出力制御装置の異常を認識することができる
。また、他の入出力制御装置１１はなんの影響もなくデ
ータ転送が実行できる。
【００３４】図中のバス調停の決定回路５０は低速バス
７のサイクルエンドｐを検出し次の優先順位を決定する
ものである。
７のサイクルエンドｐを検出し次の優先順位を決定する
ものである。
【００３５】
【発明の効果】以上述べた如く、本発明によれば、バス
使用許可番号をライトアクセス情報と共にバッファレジ
スタ内に格納しておき、ライトアクセス情報によりメモ
リライト時に異常が発生されたら、そのバス使用許可番
号に対応する入出力制御装置のそれ以降のバス使用要求
をマスクするようにしたので、他の入出力制御装置をシ
ステムから切離す必要がなくなり、システム効率が向上
するという効果がある。
使用許可番号をライトアクセス情報と共にバッファレジ
スタ内に格納しておき、ライトアクセス情報によりメモ
リライト時に異常が発生されたら、そのバス使用許可番
号に対応する入出力制御装置のそれ以降のバス使用要求
をマスクするようにしたので、他の入出力制御装置をシ
ステムから切離す必要がなくなり、システム効率が向上
するという効果がある。
【００３６】また、この様に障害の発生した入出力制御
装置を特定することができるので、中央処理装置に対し
て割込みをかけてソフトウェアに通知することも可能と
なる。
装置を特定することができるので、中央処理装置に対し
て割込みをかけてソフトウェアに通知することも可能と
なる。
【図１】本発明の実施例のシステムブロック図である。
１ 中央処理装置
２ メインメモリ
３ 高速メモリバス
４ バスアダプタ装置
５，６ 入出力制御装置
７ 低速バス
４１ バッファレジスタ
４４ デコーダ
４５，４７ エンコーダ
４８ マスク回路
Claims (1)
- 【請求項１】 メモリ及び中央処理装置が接続された
高速システムバスと、複数の入出力制御装置が接続され
た低速システムバスとの間を論理接続するバスアダプタ
装置であって、前記入出力制御装置からの前記低速シス
テムバスの使用要求に対してバス調停を行って使用許可
を与える手段と、この使用許可が与えられた入出力制御
装置を示す許可番号を、この入出力制御装置の前記メモ
リに対するライトアクセス情報と共に格納するバッファ
レジスタと、このライトアクセス情報に従って前記高速
システムバスを経由してメモリライトを実行したときに
このメモリライトサイクルに異常が発生した場合、その
メモリライトサイクルに対応する前記許可番号に相当す
る入出力制御装置に対して以後の前記低速システムバス
の使用許可をマスクする手段とを含むことを特徴とする
バスアダプタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777491A JPH04266147A (ja) | 1991-02-20 | 1991-02-20 | バスアダプタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777491A JPH04266147A (ja) | 1991-02-20 | 1991-02-20 | バスアダプタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266147A true JPH04266147A (ja) | 1992-09-22 |
Family
ID=12784731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4777491A Pending JPH04266147A (ja) | 1991-02-20 | 1991-02-20 | バスアダプタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027245A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置およびメモリアクセス制御方法 |
-
1991
- 1991-02-20 JP JP4777491A patent/JPH04266147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027245A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置およびメモリアクセス制御方法 |
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