JPH03201053A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理システム等に用いられるダイレクトメ
モリアクセスコントローラ（以下、ＤＭＡＣと記す）に
関し、特に、そのリンクアレイチェイン転送処理に関す
るものである。

［従来の技術］ 従来のＤＭＡＣにおけるリンクアレイチェイン転送処理
は、特開昭６３−２３９５４９号公報に記載のようにメ
モリをアクセスする転送情報を蓄える２面のレジスタ群
Ａ、Ｂを備え、ＭＰＵの指示に従い転送情報テーブルか
らのコマンドを読み出し、ＩＯ装置とメモリ間のＤＭＡ
転送を行っていた。

また、ＤＭＡ転送、ＤＭＡＣのメモリよりの転送情報の
読み込み（以下、コマンドリードという）。

ＭＰｔＪの順に優先順位を与えてデータ・チエイニング
を行なうことにより、バスの競合処理を行っていた。

以下、この技術を詳細に説明する。

第６図に、従来の技術に係るＤＭＡＣを用いた情報処理
システムの構成を示す。

図中、１はＤＭＡＣ２，３はＤＭＡ開始アドレス（以下
ｒＡＤＪと略す）、ＤＭＡ転送バイト数（以下ｒＣＴＪ
と略す）、コマンドコード（以下ｒｃＤＪと略す）を取
り込むためのレジスタ群Ａ。

Ｂ、４はＭＰＵ、５は物理アドレスバス、６はデータバ
ス、７はメモリやＩＯ装置に対するライト制御信号、８
はアドレス変換器、９はＩ１０装置、１０．１１はメモ
リ１０内のブロックはメモリを示す。

１２は論理アドレスバス、１３はＩＯ装置９からのＤＭ
Ａ転送要求信号であるＤＲＥＱ、１４はＩＯ装置９への
ＤＭＡ転送許可信号であるＤＡＣＫ、１５はＤＭＡのチ
ャネル毎の優先順位を判定する優先決定回路、■６はＤ
ＭＡ動作のためのバス使用獲得を要求する信号であるＢ
ＵＳＲＥＱ、１７はＭＰＵ４の出力するバス使用許可信
号であるＢＵＳＡＣＫを示す。

１８はＤＭＡ制御回路、１９はメモリ１０内の転送情報
テーブル、２２．２３はレジスタ群Ａ。

Ｂ選択信号、２５はリード制御信号、３２はＤＭＡ制御
信号を示す。

以下、この従来技術に係るＤ　Ｍ　Ａ　Ｃの動作につい
て説明する。

第２図に、ＤＭＡのリンクアレイチェイン動作時のタイ
ムチャートを示す。

まず、ＤＭＡ転送を行なうにあたり、ＭＰＵ４は、ＤＭ
ＡＣｌ内部のレジスタ群Ａ２及びレジスタ群Ｂ３に前記
ＡＤ、ＣＴ、ＣＤを設定する。また、ＭＰＵ４は、ＤＭ
Ａ転送の開始を■／○装置９の内部レジスタを設定する
。

Ｉ１０装置９は、ＤＭＡ転送要求が発生すると、ＤＲＥ
Ｑ１３を有効にしてＤＭＡＣ１にＤＭＡ転送を要求する
。

ＤＭＡＣｌは、優先決定回路１５でチャネル間の優先判
定を行ないつつ、ＭＰＵ４へ出力バス権解放要求ＢＵＳ
ＲＥＱ１６を出力する。

これに対し、ＭＰＵ４はバス権を解放可能なタイミング
になるとＢＵＳＡＣ：に１７をＤＭＡＣ１に出力する。

ＢＵＳＡＣＫ　　１７を受けとったＤＭＡＣ１はＤＡＣ
Ｋ１４を有効にし、ＤＭＡ転送を開始する。

このようにして、１番目のブロックのＤＭＡ転送がレジ
スタ群Ａ２を使用ルて行なわれる。

なお、第２図のタイムチャートに示すように、通常はＤ
ＭＡ転送とＭＰＵのメモリへのアクセス（以下、ＭＰＵ
アクセスという）は、はぼ交互に行なわれる。

ＤＭＡＣ１において、レジスタ群Ａ２を使用した１番目
のブロック転送が終了すると、自動的にレジスタ群Ｂ３
に制御が移行し２番目のブロックのＤＭＡ転送を開始す
る。

そして、この２番目のブロックのＤＭＡ転送期間中に３
番目のブロック転送のためのコマンドリードを行なう。

なお、バス権獲得の優先順位はＤＭＡ転送、コマンドリ
ード、ＭＰＵアクセスの順に設定されており、ＤＭＡ転
送のない期間中のコマンドリードが行なオ）れ、ＤＭＡ
転送もコマンドリードもない期間にＭＰＵアクセスが行
なわれる。

この３番目のブロックに対するコマンドリードは、メモ
リ１０内に構成された転送情報テーブル１９から３番目
のブロックＡＤ、ＣＴ、ＣＤをリードし、レジスタ群Ａ
２に書き込む事により実現される。

次に、２番目のブロックのＤＭＡ転送が終了するとレジ
スタ群Ａ２に設定したＡＤ、ＣＴ、ＣＤに従って３番目
のブロックのＤＭＡ転送を開始すると同特に、４番目の
ブロックに対するコマンドリードを第３ブロツクと同様
に開始する。以後同様にしてリンクアレイチェイン転送
を続けていく。

以上の動作により、従来はリンクアレイチェイン転送を
実現している。

［発明が解決しようとする課題］ 前記従来技術によれば、リンクアレイチェインの存在を
意識せずに設計されたＩｌｏを用いても、リンクアレイ
チェイン転送を行うことができる。

ところで、近年の情報処理システムの高性能化の要求は
高く、これに応じて、処理データの増加等により情報処
理システムにおけるパストラフィックは急速に増大しつ
つあり、このまま、パストラフィック量は増大した場合
、ＤＭＡＣにおいて、転送情報テーブルからのコマンド
の読み出しが、次のブロック転送を開始するまでの期間
に完了しない場合も発生しうる。

しかし、前記記従来技術は、かかる異常の検出をＩＯ装
置に依存しなければならないという問題があった。

以下に、この問題について詳細に説明する。

第３図に、リンクアレイチェイン動作時に異常の発生し
た場合のタイミングチャートを示す。

第３図には、前記正常動作の説明で用いた（第２図参照
）ＤＭＡ転送、コマンドリード、ＭＰＵアクセスに加え
て、ＤＭＡ転送チャネルＯ１ＤＭＡ転送他チャネルおよ
び転送終了信号をも示す。

コマンドリードを行なう対象となるチャネルをチャネル
Ｏに仮定し、その対象チャネル以外すべてのチャネルの
アクセスをＤＭＡ転送他チャネルで表わす。

この場合、ＤＭＡ転送チャネル０とＤＭＡ転送他チャネ
ルを合わせたものが、第２図で示したＤＭＡ転送に相当
する。

転送終了信号とは、すべてのブロックのＤＭＡ転送が終
了した時に出力するチャネル対応の信号である。

第３図に示すように、ＤＭＡＣ１は、Ｎ−１番目のブロ
ックのＤＭＡ転送期間中にＮ番目のブロックに対するコ
マンドリードを完了し、Ｎ番目のブロックのＤＭＡ転送
を開始するが、正常にリンクアレイチェイン転送を続け
ていくためには、このＮ番目のブロックのＤＭＡ転送の
期間中に、Ｎ＋１番目のブロックに対するコマンドリー
ドを完了しなければならない。

ところが、第３図のようにチャネルＯおよび他チャネル
のＤＭＡが連続して行なわれた場合、優先権の高いＤＭ
Ａが連続してパスの使用権を確保するため、Ｎ＋１番目
のブロックに対するコマンドリードが行なわれなくなる
。

Ｎ＋１番目のブロックに対するＡＤ、ＣＴ、ＣＤの設定
が行なわれないため、ＤＭＡＣ１はＮ番目のブロックの
ＤＭＡ転送ですべてのブロックのＤＭＡ転送が終了した
と判断し、ＤＭＡ転送転送チャネル量終転送サイクルで
転送終了信号を出す。

また、ＩＯ装５１９は、まだ転送するデータが存在する
にもかかわらず転送終了の通知を受は取る。

そして、Ｉ１０装置９が異常を検出し、ＭＰＵ４へ割込
み等の方法で報告して、その後。

Ｉ１０装置９に残されている情報をもとにＭＰＵ４のプ
ログラムで異常処理を行なう事になる。しかし、すべて
のＩ１０装置に、異常処理に必要な情報を残す機能が存
在するとは限らない為、異常のリカバリ対策としては不
充分であり信頼性が低い。

そこで１本発明は、異常のリカバリ対策を保障し得るＤ
ＭＡＣを提供することを目的とする。

［課題を解決するための手段］ 前記目的達成のために１本発明は、各ＤＭＡチャネルの
ＤＭＡ転送情報を保持する２面のレジスタを、ＤＭＡチ
ャネル毎に備え、交互にレジスタを切り替え、レジスタ
に保持されたＤＭＡ転送情報に基づいて、該ＤＭＡチャ
ネルのＤＭＡ転送を実行しつつ、他方のレジスタに次デ
ータブロックのＤＭＡ転送情報を格納し、リンクアレイ
チェイン転送を、各ＤＭＡチャネルについて行なう手段
を有するＤＭＡコントローラであって、リンクアレイチ
ェイン転送時に、次データブロック転送開始時までに、
格納すべき次データブロックのＤＭＡ転送情報の前記レ
ジスタへの格納が完了したか否かを検出する手段を有す
ることを特徴とするＤＭＡコントローラを提供する。

なお、前記ＤＭＡコントローラは、前記レジスタへのＤ
ＭＡ転送情報の格納の未完了を検出した場合に、その旨
出力する手段と、格納が未完了であったＤＭＡ転送情報
の属するＤＭＡチャネルの識別情報を保持する、外部よ
りアクセス可能なチャネル情報保持手段を設けることが
望ましい。

また、さらに、前記ＤＭＡコントローラと、該ＤＭＡコ
ントローラにリンクアレイチェインＤＭＡ転送を指示す
る中央処理装置とを１チップ化し、１チップＣＰＵとし
ても良い。

また、併せて、本発明は、メモリと、入出力装置と、メ
モリと入出力装置と間のＤＭＡ転送を制御する前記チャ
ネル情報保持手段を設けたＤＭＡコントローラと、該Ｄ
ＭＡコントローラにリンクアレイチェインＤＭＡ転送を
指示する中央処理装置とを有し、 ＤＭＡコントローラは前記レジスタへのＤＭＡ転送情報
の格納の未完了の検出を中央処理装置に通知し、前記中
央処理装置はＤＭＡコントローラより前記格納の未完了
の検出の通知を受けた場合に、ＤＭＡコントローラの前
記チャネル情報保持手段にアクセスし、得られたＤＭＡ
チャネル識別情報に応じた処理を行うことを特徴とする
情報処理システムを提供する。

［作　用］ 本発明に係るＤＭＡコントローラによれば、リンクアレ
イチェイン転送時に１次データブロック転送開始時まで
に、格納すべき次データブロックのＤＭＡ転・送情報の
前記レジスタへの格納が完了したか否かを検出する。

なお、前記ＤＭＡコントローラは、前記レジスタへのＤ
ＭＡ転送情報の格納の未完了を検出した場合に、その旨
出力する手段と、格納が未完了であったＤＭＡ転送情報
の属するＤＭＡチャネルの識別情報を保持する。外部よ
りアクセス可能なチャネル情報保持手段を設けることが
望ましい。

これにより、外部からの読み出しを可能にし、異常の発
生および原因および異常の発生したＤＭＡ転送チャネル
を外部にて認識可能となる。

また１本発明に係る情報処理システムは、前記ＤＭＡコ
ントローラを備え、該ＤＭＡコントローラはメモリと入
出力装置との間のＤＭＡ転送を制御する。また、前記レ
ジスタへのＤＭＡ転送情報の格納の未完了の検出を中央
処理装置に通知する。

一方、中央処理装置は該ＤＭＡコントローラにリンクア
レイチェインＤＭＡ転送を指示する。また、ＤＭＡコン
トローラより前記格納の未完了の検出の通知を受けた場
合に、ＤＭＡコントローラの前記チャネル情報保持手段
にアクセスし、得られたＤＭＡチャネル識別情報に応じ
た異常処理を行う。

［実施例］ 以下、本発明に係るＤＭＡＣの一実施例を説明する 第１図に１本実施例に係るＤＭＡＣを用いた情報処理シ
ステムの構成を示す。

図中、１はＤＭＡＣ２，３はＤＭＡ開始アドレス（以下
ｒＡＤＪと略す）、ＤＭＡ転送バイト数（以下ｒＣＴＪ
と略す）、コマンドコード（以下「ＣＤ」と略す）を取
り込むためのレジスタ群Ａ、Ｂ、４はＭＰＵ、５は物理
アドレスバス、６はデータバス、７はメモリや１０装置
に対するライト制御信号、８はアドレス変換器、９は■
／○装置。

１０．１１はメモリ１０内のブロックはメモリを示す。

１２は論理アドレスバス、１３はＩＯ装置９からのＤＭ
Ａ転送要求信号であるＤＲＥＱ、１４はＩＯ装置９への
ＤＭＡ転送許可信号であるＤＡＣＫ、１５はＤＭＡのチ
ャネル毎の優先順位を判定する優先決定回路、１６はＤ
ＭＡ動作のためのバス使用獲得を要求する信号であるＢ
ＵＳＲＥＱ、１７はＭＰＵ４の出力するバス使用許可信
号であるＢＵＳＡＣＫを示す。

１８はＤＭＡ制御回路、工９はメモリ１０内の転送情報
テーブル、２２．２３はレジスタ群Ａ、Ｂ選択信号、２
５はリード制御信号、３０は異常検出回路、３１は異常
を報告するための異常報告信号、３２はＤＭＡ制御信号
を示す。

以上のように本実施例は第６図に示した従来技術に係る
ＤＭＡＣに、前記異常を検出するための異常検出回路３
０をＤＭＡＣ１内に設け。

ＭＰＵ４に該異常を報告するための異常報告信号３１を
伝える事により、Ｉ１０装置９による異常の検出だけで
なく、ＤＭＡＣｌで異常を検出し、ＭＰＵ４で直ちに処
理可能とするものである。

次に、第４図に本実施例に係るＤＭＡＣｌのＤＭＡ制御
回路１８の一部分の詳細、及び、異常検出回路３０の詳
細を示す。

図中、１０１は１ブロツクのＤＭＡ転送バイト数をカウ
ントするカウンタ、１０２は１ブロツクの転送が終了し
たときにカウンタ１０１がら出力されるオーバーフロー
信号、１０３は動作しているＤＭＡチャネルのチャネル
番号を保持するチャネル番号保持回路、１０４はチャネ
ル番号保持回路１０３から出力されるチャネル信号、１
０５はモード設定や最終ブロックが否か等を判断し、コ
マンドリードを行う旨のコマンドリード条件信号１０６
を出力するコマンドリード条件判定回路。

１０７はレジスタ群切換えＦ／Ｆ群、１０８はインバー
タ、１０９は論理積回路、１１ｏはコマンドリード要求
セット信号、ｉｌｌはコマンドリード要求Ｆ／Ｆ群、１
１２はコマンドリード要求信号、１１３はコマンドリー
ド制御回路、１１４はコマンドリード終了信号、１１５
は論理積回路。

１１６は論理和回路、１１７はセットリセットＦ／Ｆ、
１１８は４ビツトレジスタ、１１９は異常チャネル番号
信号、１２０は異常報告セット信号である。なお、図中
、説明を簡易にするため。

ＤＭＡのチャネル数を４チヤネルと仮定して記しである
。また、チャネル信号１０４．コマンドリード条件信号
１０６、論理積回路１０９、コマンドリード要求セット
信号１１０、コマンドリード要求信号１１２、コマンド
リード終了信号１１４も、図中には簡単のため１つしか
存在しないように記しであるが、チャネル数と同数存在
するものである。

次に本実施例に係るＤＭＡＣの動作について説明する。

第５図に本実施例に係るＤＭＡＣの動作を表すタイミン
グチャートを示す。

図中の、ＤＭＡ転送、コマンドリード、ＭＰＵアクセス
のバス使用状態は、前述した従来技術に係る動作（第３
図参照）に同じである。

ここで、本実施例の説明のために、タイミングチャート
（第５図参照）に新しく記載を追加した信号を第４図を
参照して説明する。

カウンタオーバーフローは、オーバーフロー信号１０２
に対応し、ＤＭＡ転送の１ブロツクが終了した事を示す
信号である。

オーバーフロー信号１０２、チャネル信号１０４、コマ
ンドリード条件信号１０６の論理積を論理積口８１０９
でとり、コマンドリード要求セット信号１１０を生成し
、コマンドリード要求Ｆ／Ｆ群１１１のチャネル対応の
Ｆ／Ｆをセットする事によりコマンドリード要求信号１
１２が有効化される。

コマンドリード要求は、このコマンドリード要求信号１
１２に対応し、ＡＤ、ＣＴ、ＣＤ（７）設定が完了する
とコマンドリード終了信号１１４によりリセットされる
。

コマンドリード要求が出されている状態でカウンタオー
バーフローが発生すると、次のブロック転送が始まるま
でにコマンドリードが完了しなかった事を意味する。

チャネル番号１０４のチャネル０に対応する信号を１０
４−１、チャネル１〜３に対応する信号を１０４−２〜
４とする。コマンドリード要求信号１１２も同様にチャ
ネル０に対応する信号を１１２−１．チャネル１〜３に
対応する信号を１１２−２〜４とする。

今コマンドリードを要求したにもかがゎらず、コマンド
リードが行なわれなかったチャネルをチャネルＯとする
。

コマンドリード要求信号１１２−１とチャネル信号１０
４−１そしてオーバーフロー信号１０２が論理積回路１
１５−１に入力され、さらに論理和回路１１６に入力さ
れ異常報告セット信号１２０を生成する。

異常報告セット信号１２０は、セットリセットＦ／Ｆ　
１７のセットと４ビツトレジスタ１１８によるチャネル
信号１０４−１〜４のラッチを行なう。

セットリセットＦ／Ｆ　１１７の出力は異常報告信号３
１であり、４ビツトレジスタ１１８の出力は異常チャネ
ル番号出力１１９である。

また、異常報告信号３１は、ＭＰＵ４に割込み要求信号
の一種として伝えられ、ＭＰＵ４は異常処理プログラム
の実行を開始する。

４ビツトレジスタ１１８とセットリセットＦ／Ｆ１１７
にはＤＭＡＣ１の内部レジスタとしてアドレスを割当て
、ＭＰＵ４からアクセス可能とする。

一方、ＭＰＵ４の異常処理プログラムでは、４ビツトレ
ジスタ１１８のデータ異常チャネル番号出力１１９を読
み出し、異常の発生したチャネル番号を知り、必要な処
理を行ない、セットリセットＦ／Ｆ１１７をアクセスし
、異常報告信号３１をリセットする。なお、４ビツトレ
ジスタ１１８のリセットは行なっても行なわなくても問
題はない。

そして、異常処理終了後は、再度Ｎ＋１番目のブロック
のＤＭＡ転送からリンクアレイチェイン転送を開始する
よう制御する。

なお１本実施例においては、４チヤネルのＤＭＡを想定
したが、４チヤネルのＤＭＡに限定される事はなく、任
意のチャネル数のＤＭＡにっいても同様に実現可能であ
る。

また、本実施例では、コマンドリードＭ胸回路１１３を
ＤＭＡＣｌの内部に存在するものとして説明したが、Ｍ
ＰＵとＤＭＡＣをワンチップ化し、コマンドリードをＭ
ＰＵが行なうためにコマンドリード制御回路１１３をＭ
ＰＵ４内に設けた場合においても適用可能である。

また、異常報告手段をもつためＭＰＵがプログラムによ
るポーリングを行なう必要がないので処理速度の向上の
効果がある。

なお、本実施例においては、異常報告を割込み信号で行
ない、異常処理プログラムにおいて処理を行なうが、Ｄ
ＭＡＣ自身に備えた要求処理マイクロプログラム、また
は、ＤＭＡＣとＭＰＵを１チップ化した場合にはＭＰＵ
の要求処理マイクロプログラムへのソフト割込み等によ
って実現しても良い。

また１本実施例において異常チャネル番号信号は、チャ
ネル数分のビット幅を持つが、チャネル番号をコード化
して表現するようにしても良い。

以上のように１本実施例によれば、転送情報テーブルか
らのコマンドの読み出しが次のブロック転送を開始する
までの期間に完了しない異常を。

ＤＭＡＣが検出し、ＭＰＵのプログラムで処理可能であ
る事から、ＩＯ装置すべてに前記異常を検出する手段を
設ける必要がなく、システム全体のハードウェア量の削
減の効果がある。

さらに、ＤＭＡＣとＭＰＵを１チップ化し１チップＣＰ
Ｕとすることにより、布線量を削減でき。

またシステム設計がより容易になる。

まだ、転送情報テーブルからのコマンドの読み出しが次
のブロック転送を開始するまでの期間に完了しない異常
の検出をＤＭＡＣが一括して行ない、ＭＰＵへの割込み
手段を持ち、ＭＰＵの異常処理に必要な情報をＤＭＡＣ
が提供する事により、ＭＰＵプログラムによる高速な異
常処理が可能となり、システム全体の処理速度の向上の
効果がある。

また、前記異常をハードウェアで検出可能となるため、
信頼性の向上の効果がある。さらに、前記異常の検出を
ＤＭＡＣが一括して行なう為に、ＩＯ装置すべてが前記
異常の検出のハードウェアを持つ必要がない事から、シ
ステム全体のハードウェア量の削減、および、新たにリ
ンクアレイチェインを意識した工○装置を再設計する必
要がなく、設計工数の削減等の効果がある また、通常の使用においては、前記異常が発生し得ない
システムにおいても、システムのデバッグ段階では、該
異常が発生する可能性がある。このような場合、検出手
段を持たないと異常の原因究明に多大な労力が必要とさ
れるため、本実施例によって、デバッグ工数の低減の効
果もある。

［発明の効果］ 以上のように、本発明に係るＤＭＡＣによれば、転送情
報テーブルからのコマンドの読み出しが、次のブロック
転送を開始するまでの期間に完了しないという異常を検
出することができるので、異常のリカバリ・対策を保障
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る情報処理システム構成
を示すブロック図、第２図は正常なりＭＡのリンクアレ
イチェイン動作時のタイムチャート、第３図は従来技術
に係るＤＭＡＣののリンクアレイチェイン動作時の異常
の発生を説明するめのタイミングチャート、第４図は本
発明の一実施例に係るＤＭＡＣの構成を示すブロック図
。 第５図は本発明の一実施例に係るＤＭＡＣのリンクアレ
イチェイン動作示すタイミングチャート、第６図は従来
技術に係る情報処理システムの構成を示すブロック図で
ある。 １・・・ＤＭＡＣ，４・・・ＭＰＵ、９・・・Ｉ１０装
置、１０・・・メモリ、１１・・・ブロック、３０・・
・異常検出回路、３１・・・異常報告信号、１１２・・
・コマンドリード要求信号、１１９・・・異常チャネル
番号信号。 １２０・・・異常報告セット信号。

Claims (1)

1. 【特許請求の範囲】 １、各ＤＭＡチャネルのＤＭＡ転送情報を保持する２面
   のレジスタを、ＤＭＡチャネル毎に備え、交互にレジス
   タを切り替え、レジスタに保持されたＤＭＡ転送情報に
   基づいて、該ＤＭＡチャネルのＤＭＡ転送を実行しつつ
   、他方のレジスタに次データブロックのＤＭＡ転送情報
   を格納し、リンクアレイチェイン転送を、各ＤＭＡチャ
   ネルについて行なう手段を有するＤＭＡコントローラで
   あって、 リンクアレイチェイン転送時に、次データブロック転送
   開始時までに、格納すべき次データブロックのＤＭＡ転
   送情報の前記レジスタへの格納が完了したか否かを検出
   する手段を有することを特徴とするＤＭＡコントローラ
   。 ２、請求項１記載のＤＭＡコントローラであって、前記
   レジスタへのＤＭＡ転送情報の格納の未完了を検出した
   場合に、その旨出力する手段と、格納が未完了であった
   ＤＭＡ転送情報の属するＤＭＡチャネルの識別情報を保
   持する、外部よりアクセス可能なチャネル情報保持手段
   を設けた事を特徴とするＤＭＡコントローラ。 ３、メモリと、入出力装置と、メモリと入出力装置との
   間のＤＭＡ転送を制御する請求項２記載のＤＭＡコント
   ローラと、該ＤＭＡコントローラにリンクアレイチェイ
   ンＤＭＡ転送を指示する中央処理装置とを有し、 前記ＤＭＡコントローラは、前記レジスタへのＤＭＡ転
   送情報の格納の未完了の検出を中央処理装置に通知し、
   前記中央処理装置は、 ＤＭＡコントローラより前記格納の未完了の検出の通知
   を受けた場合に、ＤＭＡコントローラの前記チャネル情
   報保持手段にアクセスし、得られたＤＭＡチャネル識別
   情報に応じた処理を行うことを特徴とする情報処理シス
   テム。 ４、請求項または２記載のＤＭＡコントローラと、該Ｄ
   ＭＡコントローラにリンクアレイチェインＤＭＡ転送を
   指示する中央処理装置とを内臓したことを特徴とする１
   チップＣＰＵ。