JPH022176B2 - - Google Patents
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- Publication number
- JPH022176B2 JPH022176B2 JP59181158A JP18115884A JPH022176B2 JP H022176 B2 JPH022176 B2 JP H022176B2 JP 59181158 A JP59181158 A JP 59181158A JP 18115884 A JP18115884 A JP 18115884A JP H022176 B2 JPH022176 B2 JP H022176B2
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- JP
- Japan
- Prior art keywords
- dma
- data
- main memory
- register
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003745 diagnosis Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、DMAコントローラ（ダイレクトメ
モリ アクセス制御回路）の機能診断方式に関す
る。
モリ アクセス制御回路）の機能診断方式に関す
る。
DMA機能を持つ情報処理システムは第２図に
示すようにCPU（中央処理装置）１０、主記憶１
２、主記憶管理ユニツト１４、DMAC（DMAコ
ントローラ）１６、アタツチメント１８，２０な
どを備え、該アタツチメントにデイスプレイ端末
２２、磁気デイスク装置２４などが接続される。
DMA転送に当つてはCPU１０はDMAC１６の
アドレスレジスタ及びバイトカウントレジスタに
転送すべきデータの主記憶１２内格納アドレス及
びデータバイト数をセツトし、アタツチメント
ATTに起動をかける。これでCPUの処理は一旦
終了し、以後はアタツチメントがデータ転送要求
を上げDMAC経由で主記憶に対しデータをスト
ア（入出力装置から主記憶方向のデータ転送）ま
たはロード（主記憶から入出力装置方向のデータ
転送）する。
示すようにCPU（中央処理装置）１０、主記憶１
２、主記憶管理ユニツト１４、DMAC（DMAコ
ントローラ）１６、アタツチメント１８，２０な
どを備え、該アタツチメントにデイスプレイ端末
２２、磁気デイスク装置２４などが接続される。
DMA転送に当つてはCPU１０はDMAC１６の
アドレスレジスタ及びバイトカウントレジスタに
転送すべきデータの主記憶１２内格納アドレス及
びデータバイト数をセツトし、アタツチメント
ATTに起動をかける。これでCPUの処理は一旦
終了し、以後はアタツチメントがデータ転送要求
を上げDMAC経由で主記憶に対しデータをスト
ア（入出力装置から主記憶方向のデータ転送）ま
たはロード（主記憶から入出力装置方向のデータ
転送）する。
DMAにおいては上記のようにアタツチメント
がリクエストを上げ、アタツチメントとDMAC
との間でデータの授受がある。そこでアタツチメ
ントが無いと（動作しないと）、DMAは実行さ
れない。しかしDMACの機能診断を行なうには
主記憶とDMACとの間で、アタツチメントの介
在なしでDMAを行なうことが望まれる。
がリクエストを上げ、アタツチメントとDMAC
との間でデータの授受がある。そこでアタツチメ
ントが無いと（動作しないと）、DMAは実行さ
れない。しかしDMACの機能診断を行なうには
主記憶とDMACとの間で、アタツチメントの介
在なしでDMAを行なうことが望まれる。
本発明は、CPUが上記リクエストを制御でき
るようにしまたデータもCPUから与えることが
できるようにして、アタツチメントなしで主記
憶、DMAC間のDMAを可能にし、ひいては
DMAの診断を行なおうとするものである。
るようにしまたデータもCPUから与えることが
できるようにして、アタツチメントなしで主記
憶、DMAC間のDMAを可能にし、ひいては
DMAの診断を行なおうとするものである。
本発明は、主記憶、中央処理装置、DMAコン
トローラ、入出力装置が接続されるアタツチメン
トを備えると共に、前記DMAコントローラは、
中央処理装置からのDMA転送すべきデータの主
記憶アドレスを取込むためのアドレスバスと、前
記アドレスバスを介して与えられる主記憶アドレ
スを保持するアドレスレジスタと、前記主記憶に
ストアするデータ用のストアデータレジスタと、
前記主記憶よりロードされるデータ用のロードデ
ータレジスタと、前記アタツチメントからの
DMAリクエストを受け、前記アドレスレジスタ
内の主記憶アドレスに従つて主記憶をアクセス
し、前記ストアデータレジスタ又はロードデータ
レジスタにデータのストア又はロードを行なわせ
る制御手段と、前記中央処理装置からのDMAリ
クエストを取込み、前記ストアデータレジスタに
データをセツト又は前記ロードデータレジスタの
データを取込み、そして通常転送モード／診断モ
ードを指示するモード情報を取込むパスと、を備
え、前記制御手段は、前記中央処理装置から通常
転送モードが指示される場合は前記アタツチメン
トからのDMAリクエストに基づいてDMA転送
を行なわせる一方、診断モードが指示される場合
は前記アタツチメントを不動作にして前記中央処
理装置からのDMAリクエストに基づいて前記中
央処理装置からのデータをストアデータレジスタ
にセツトして主記憶に転送及び／又は前記主記憶
からのデータをロードデータレジスタにロードす
るDMA転送を行なわせるようにし、前記中央処
理装置が診断モード時におけるDMA転送実行前
後のデータを対比することでDMAの診断を行な
うことを特徴とするものである。
トローラ、入出力装置が接続されるアタツチメン
トを備えると共に、前記DMAコントローラは、
中央処理装置からのDMA転送すべきデータの主
記憶アドレスを取込むためのアドレスバスと、前
記アドレスバスを介して与えられる主記憶アドレ
スを保持するアドレスレジスタと、前記主記憶に
ストアするデータ用のストアデータレジスタと、
前記主記憶よりロードされるデータ用のロードデ
ータレジスタと、前記アタツチメントからの
DMAリクエストを受け、前記アドレスレジスタ
内の主記憶アドレスに従つて主記憶をアクセス
し、前記ストアデータレジスタ又はロードデータ
レジスタにデータのストア又はロードを行なわせ
る制御手段と、前記中央処理装置からのDMAリ
クエストを取込み、前記ストアデータレジスタに
データをセツト又は前記ロードデータレジスタの
データを取込み、そして通常転送モード／診断モ
ードを指示するモード情報を取込むパスと、を備
え、前記制御手段は、前記中央処理装置から通常
転送モードが指示される場合は前記アタツチメン
トからのDMAリクエストに基づいてDMA転送
を行なわせる一方、診断モードが指示される場合
は前記アタツチメントを不動作にして前記中央処
理装置からのDMAリクエストに基づいて前記中
央処理装置からのデータをストアデータレジスタ
にセツトして主記憶に転送及び／又は前記主記憶
からのデータをロードデータレジスタにロードす
るDMA転送を行なわせるようにし、前記中央処
理装置が診断モード時におけるDMA転送実行前
後のデータを対比することでDMAの診断を行な
うことを特徴とするものである。
第１図が本発明の説明図である。鎖線枠内が
DMAコントローラで、CPU１０および主記憶管
理ユニツト１４とアドレスバス及びデータバスで
接続され、アタツチメント従つて入出力装置とは
DMAインタフエースを介して接続される。
DMAC内には複数のサブチヤネルがあり、各サ
ブチヤネル毎にアドレスレジスタAR、バイトカ
ウントレジスタBCR、ステータスレジスタSR、
及び転送方向などを制御するモードレジスタMR
を備える。これらのレジスタの選択はアドレスデ
コーダ３４の出力と優先回路３２の出力により行
なわれ、またこれらのレジスタへのデータセツト
はセレクタ３６を通してCPU１０より又は更新
回路３８より行なわれる。DMAリクエストは各
サブチヤネルに対応し、同時に複数のリクエスト
があれば優先回路３２で唯一のリクエストを選択
し、対応するサブチヤネルのアドレスレジスタの
内容をアドレスとして主記憶をアクセスする。こ
のときアドレス及びバイトカウントは転送したバ
イト数だけ更新回路３８により加算又は減算さ
れ、更新される。データ転送中にエラーが検出さ
れると、ステータスレジスタにフラグがセツトさ
れる。DMAデータはロードの場合はレジスタ４
０、セレクタ４２、DMAデータバスを通して、
またストアの場合はDMAデータバス、レジスタ
４４を通して転送される。DMAアクノレツジは
リクエストに対応して同数だけ存在し、リクエス
トが受付けられたときオンになる。
DMAコントローラで、CPU１０および主記憶管
理ユニツト１４とアドレスバス及びデータバスで
接続され、アタツチメント従つて入出力装置とは
DMAインタフエースを介して接続される。
DMAC内には複数のサブチヤネルがあり、各サ
ブチヤネル毎にアドレスレジスタAR、バイトカ
ウントレジスタBCR、ステータスレジスタSR、
及び転送方向などを制御するモードレジスタMR
を備える。これらのレジスタの選択はアドレスデ
コーダ３４の出力と優先回路３２の出力により行
なわれ、またこれらのレジスタへのデータセツト
はセレクタ３６を通してCPU１０より又は更新
回路３８より行なわれる。DMAリクエストは各
サブチヤネルに対応し、同時に複数のリクエスト
があれば優先回路３２で唯一のリクエストを選択
し、対応するサブチヤネルのアドレスレジスタの
内容をアドレスとして主記憶をアクセスする。こ
のときアドレス及びバイトカウントは転送したバ
イト数だけ更新回路３８により加算又は減算さ
れ、更新される。データ転送中にエラーが検出さ
れると、ステータスレジスタにフラグがセツトさ
れる。DMAデータはロードの場合はレジスタ４
０、セレクタ４２、DMAデータバスを通して、
またストアの場合はDMAデータバス、レジスタ
４４を通して転送される。DMAアクノレツジは
リクエストに対応して同数だけ存在し、リクエス
トが受付けられたときオンになる。
本発明ではアタツチメントからのリクエスト及
びデータ授受なしに主記憶、DMAコントローラ
間のDMAを、CPUが要求して実行させるが、こ
れにはCPUからDMACへDMAリクエストを上
げるパス及びストアデータをセツトするパスを設
ける必要がある。パス４６、セレクタ４８、ダイ
アグノスモードレジスタ５２などはこの目的のも
ので、ストアデータはパス４６を通つてCPU１
０からレジスタ４４へセツトし、またこのバスを
通してDMAリクエストを上げる。DMAリクエ
ストはセレクタ４８を通つてDMAリクエストレ
ジスタ５０へ送らせるが、該セレクタ４８の切換
制御はレジスタ５２が行なう。レジスタ５２は通
常転送モード／診断モード指示データをCPU１
０によりセツトされ、該データに従つて通常転送
モードならセレクタ４８にDMAインタフエース
からのDMAリクエストを選択させ、診断モード
ならCPUからのDMAリクエストを選択させる。
DMAにより読出されたデータはレジスタ４０、
セレクタ４２、DMAデータバスの経路で入出力
装置へ送られるが、診断のためにはこの読出しデ
ータをCPUが取込んで例えば書込みデータと対
比する等の必要があり、この目的でCPUは読出
しデータを取込めるようにしてある（CPU、
DMAC間のデータバスは双方向性にしてある）。
びデータ授受なしに主記憶、DMAコントローラ
間のDMAを、CPUが要求して実行させるが、こ
れにはCPUからDMACへDMAリクエストを上
げるパス及びストアデータをセツトするパスを設
ける必要がある。パス４６、セレクタ４８、ダイ
アグノスモードレジスタ５２などはこの目的のも
ので、ストアデータはパス４６を通つてCPU１
０からレジスタ４４へセツトし、またこのバスを
通してDMAリクエストを上げる。DMAリクエ
ストはセレクタ４８を通つてDMAリクエストレ
ジスタ５０へ送らせるが、該セレクタ４８の切換
制御はレジスタ５２が行なう。レジスタ５２は通
常転送モード／診断モード指示データをCPU１
０によりセツトされ、該データに従つて通常転送
モードならセレクタ４８にDMAインタフエース
からのDMAリクエストを選択させ、診断モード
ならCPUからのDMAリクエストを選択させる。
DMAにより読出されたデータはレジスタ４０、
セレクタ４２、DMAデータバスの経路で入出力
装置へ送られるが、診断のためにはこの読出しデ
ータをCPUが取込んで例えば書込みデータと対
比する等の必要があり、この目的でCPUは読出
しデータを取込めるようにしてある（CPU、
DMAC間のデータバスは双方向性にしてある）。
このような回路構成にして、CPUがレジスタ
５２に診断モードを、レジスタAR、BCR、MR
にアドレス、バイトカウント、モードを、更にレ
ジスタ４４にストアデータを設定した後DMAリ
クエストを上げると、該リクエストはレジスタ５
０にセツトされ、主記憶、DMAC間のDMAが実
行される。この診断モードではDMAアクルツジ
はインヒビツトされ、これによりDMAC―Ｉ／
Ｏ装置間のデータ転送は行なわれない。主記憶―
DMAC間のデータ転送終了後、ストアデータレ
ジスタ４４にセツトしたデータと主記憶上のデー
タ（これはCPU―主記憶間のアドレスバス及び
データバスでCPUへ取込み可能）、または主記憶
上のデータとロードデータレジスタ４０のデータ
とを比較することで、主記憶―DMAC間の転送
正常性をチエツクすることができる。またアドレ
ス、バイトカウンタの初期値と、転送実行後のそ
れらの値を比較することにより、更新回路の正常
性をチエツクすることができる。また例えば複数
のサブチヤネルを全てロードモードにし、複数の
リクエストを同時にオンにした場合、ロードデー
タレジスタには最後に実行された転送の結果即ち
最も優先度の低いサブチヤネルの転送結果が残る
はずであり、これを利用して優先回路の正常性も
確認することができる。
５２に診断モードを、レジスタAR、BCR、MR
にアドレス、バイトカウント、モードを、更にレ
ジスタ４４にストアデータを設定した後DMAリ
クエストを上げると、該リクエストはレジスタ５
０にセツトされ、主記憶、DMAC間のDMAが実
行される。この診断モードではDMAアクルツジ
はインヒビツトされ、これによりDMAC―Ｉ／
Ｏ装置間のデータ転送は行なわれない。主記憶―
DMAC間のデータ転送終了後、ストアデータレ
ジスタ４４にセツトしたデータと主記憶上のデー
タ（これはCPU―主記憶間のアドレスバス及び
データバスでCPUへ取込み可能）、または主記憶
上のデータとロードデータレジスタ４０のデータ
とを比較することで、主記憶―DMAC間の転送
正常性をチエツクすることができる。またアドレ
ス、バイトカウンタの初期値と、転送実行後のそ
れらの値を比較することにより、更新回路の正常
性をチエツクすることができる。また例えば複数
のサブチヤネルを全てロードモードにし、複数の
リクエストを同時にオンにした場合、ロードデー
タレジスタには最後に実行された転送の結果即ち
最も優先度の低いサブチヤネルの転送結果が残る
はずであり、これを利用して優先回路の正常性も
確認することができる。
以上説明したように本発明によれば、アタツチ
メントなしで主記憶、DMAC間のDMAを中央処
理装置が指示、実行させることができ、この間特
にDMACの機能正常、異常をチエツクすること
ができる。またこれと通常のDMAとを組合わせ
れば、DMA異常はどこで発生しているか（主記
憶―DMAC間かDMAC―主記憶間か）の特定な
どもできる。
メントなしで主記憶、DMAC間のDMAを中央処
理装置が指示、実行させることができ、この間特
にDMACの機能正常、異常をチエツクすること
ができる。またこれと通常のDMAとを組合わせ
れば、DMA異常はどこで発生しているか（主記
憶―DMAC間かDMAC―主記憶間か）の特定な
どもできる。
第１図は本発明の実施例を示すブロツク図、第
２図はDMACシステムの概要を示すブロツク図
である。 図面で１６はDMAコントローラ、１０は中央
処理装置、１８，２０はアタツチメント、４６は
DMAリクエスト及びストアデータの転送パスで
ある。
２図はDMACシステムの概要を示すブロツク図
である。 図面で１６はDMAコントローラ、１０は中央
処理装置、１８，２０はアタツチメント、４６は
DMAリクエスト及びストアデータの転送パスで
ある。
Claims (1)
- 【特許請求の範囲】 １ 主記憶、中央処理装置、DMAコントロー
ラ、入出力装置が接続されるアタツチメントを備
えると共に、 前記DMAコントローラは、中央処理装置から
のDMA転送すべきデータの主記憶アドレスを取
込むためのアドレスバスと、 前記アドレスバスを介して与えられる主記憶ア
ドレスを保持するアドレスレジスタと、 前記主記憶にストアするデータ用のストアデー
タレジスタと、 前記主記憶よりロードされるデータ用のロード
データレジスタと、 前記アタツチメントからのDMAリクエストを
受け、前記アドレスレジスタ内の主記憶アドレス
に従つて主記憶をアクセスし、前記ストアデータ
レジスタ又はロードデータレジスタにデータのス
トア又はロードを行なわせる制御手段と、 前記中央処理装置からのDMAリクエストを取
込み、前記ストアデータレジスタにデータをセツ
ト又は前記ロードデータレジスタのデータを取込
み、そして通常転送モード／診断モードを指示す
るモード情報を取込むパスと、 を備え、 前記制御手段は、 前記中央処理装置から通常転送モードが指示さ
れる場合は前記アタツチメントからのDMAリク
エストに基づいてDMA転送を行なわせる一方、
診断モードが指示される場合は前記アタツチメン
トを不動作にして前記中央処理装置からのDMA
リクエストに基づいて前記中央処理装置からのデ
ータをストアデータレジスタにセツトして主記憶
に転送及び／又は前記主記憶からのデータをロー
ドデータレジスタにロードするDMA転送を行な
わせるようにし、 前記中央処理装置が診断モード時における
DMA転送実行前後のデータを対比することで
DMAの診断を行なうことを特徴とするDMA診
断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181158A JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181158A JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159558A JPS6159558A (ja) | 1986-03-27 |
| JPH022176B2 true JPH022176B2 (ja) | 1990-01-17 |
Family
ID=16095900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181158A Granted JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159558A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184648A (ja) * | 1994-12-28 | 1996-07-16 | Advantest Corp | 半導体試験装置用テストパターンの高速転送装置 |
| NL1022368C2 (nl) | 2003-01-13 | 2004-07-15 | H J Heinz Holding B V | Verpakking. |
| US9061796B2 (en) | 2009-04-23 | 2015-06-23 | H.J. Heinz Company | Multi-function condiment container |
| JP6004057B2 (ja) * | 2015-07-09 | 2016-10-05 | トヨタ自動車株式会社 | 情報処理装置およびｄｍａコントローラの動作確認方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858630A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 集中制御システムにおけるｄｍａ機能診断方法 |
| JPS5916067A (ja) * | 1982-07-20 | 1984-01-27 | Fujitsu Ltd | デ−タチエツク方式 |
-
1984
- 1984-08-30 JP JP59181158A patent/JPS6159558A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858630A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 集中制御システムにおけるｄｍａ機能診断方法 |
| JPS5916067A (ja) * | 1982-07-20 | 1984-01-27 | Fujitsu Ltd | デ−タチエツク方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159558A (ja) | 1986-03-27 |
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