JPS5923659A - デ−タ伝送制御装置 - Google Patents
デ−タ伝送制御装置Info
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- JPS5923659A JPS5923659A JP57134197A JP13419782A JPS5923659A JP S5923659 A JPS5923659 A JP S5923659A JP 57134197 A JP57134197 A JP 57134197A JP 13419782 A JP13419782 A JP 13419782A JP S5923659 A JPS5923659 A JP S5923659A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、データ伝送制ｎ装置に関し、特に、該伝送
制御装置内に備えられｌζζメソ１ＩＩＩｌｔＩ１１回
路が改良されたデータ伝送制御装置に関づる。
制御装置内に備えられｌζζメソ１ＩＩＩｌｔＩ１１回
路が改良されたデータ伝送制御装置に関づる。
たとえばコンピュータのインターフ］＝イス等における
データ伝送制御装置において、伝送データを送信する場
合、該伝送制御装置内に備えられた伝送データを記憶す
るメモリおよびデータリンクコントローラ（以下ｒＤＬ
ｃＪという）を、同じく該＠胃内に備えられた中央制御
装置（以下［ＣＰＵＪという）が制ｔｌｌｌすることに
よってなされるのが一般的であった。
データ伝送制御装置において、伝送データを送信する場
合、該伝送制御装置内に備えられた伝送データを記憶す
るメモリおよびデータリンクコントローラ（以下ｒＤＬ
ｃＪという）を、同じく該＠胃内に備えられた中央制御
装置（以下［ＣＰＵＪという）が制ｔｌｌｌすることに
よってなされるのが一般的であった。
しかＩ、Ｍ近では、データ伝送制御のより高速化を図る
ためダイレフｔ−メモリアクセス（以下「ＤＭΔ］とい
う）コントローラが用いられ、ＤＭＡコントローラがメ
モリとＤ Ｌ Ｃを直接制御し、メモリに記憶されたデ
ータはＤＭＡコントローラの指示に従ってＤ Ｌ Ｃに
書込まれ、ＤＬＣからたとえばデータ伝送用の同軸ケー
ブルへと送信されることが多い。
ためダイレフｔ−メモリアクセス（以下「ＤＭΔ］とい
う）コントローラが用いられ、ＤＭＡコントローラがメ
モリとＤ Ｌ Ｃを直接制御し、メモリに記憶されたデ
ータはＤＭＡコントローラの指示に従ってＤ Ｌ Ｃに
書込まれ、ＤＬＣからたとえばデータ伝送用の同軸ケー
ブルへと送信されることが多い。
ところが、ＤＭＡコントローラがメモリおよびＤＬＣを
直接制御する場合であっても、メモリから読出され、Ｄ
ＬＣに内応まれる伝送データの終結は、ＣＰ ｔＪがＤ
Ｍ△コン］・ローラからの割込信号やＤＭＡコントロー
ラ内のレジスタをポーリングすることによって知り、そ
れにＪ：ってＣＰＬＩがメモリおよびＤＬＣを制御する
という方法が採られている。
直接制御する場合であっても、メモリから読出され、Ｄ
ＬＣに内応まれる伝送データの終結は、ＣＰ ｔＪがＤ
Ｍ△コン］・ローラからの割込信号やＤＭＡコントロー
ラ内のレジスタをポーリングすることによって知り、そ
れにＪ：ってＣＰＬＩがメモリおよびＤＬＣを制御する
という方法が採られている。
ゆえに、このような現在行なわれているデータ伝送制御
では、伝送するデータのＲ終制御はＣＰＵが行なうため
、複雑なプログラムによってＣＰＵが動作し、高速デー
タ伝送制御ができず、せっか＜ＤＭＡコントローラを用
いても、その性能を十分に生かせないという欠点があっ
た。
では、伝送するデータのＲ終制御はＣＰＵが行なうため
、複雑なプログラムによってＣＰＵが動作し、高速デー
タ伝送制御ができず、せっか＜ＤＭＡコントローラを用
いても、その性能を十分に生かせないという欠点があっ
た。
それゆえに、この発明の目的は、より高速なデータ伝送
制御を可能にしたデータ伝送制御装置を提供することで
ある。
制御を可能にしたデータ伝送制御装置を提供することで
ある。
この発明は、要約すると、メモリおよびＤＬＣをＤＭＡ
コン１−ローラが直接制御して、メモリに記憶された伝
送すべきデータがＤ Ｌ Ｃに間違まれ、該ＤＬＣから
データが送信されるデータ伝送制御装置であって、ＤＭ
Ａコントローラの最終データフレームｇ１数出力喘子が
ＤＬＣのレジスタセレクｉ・入力端子に接続され、ＤＭ
ＡコントローラがＤＬＣに伝送データの終結を直接通知
してデータ伝送を制御することで、ＣＰＩＪすなわちソ
フトウェアの介在なく、高速なデータ伝送制御のできる
データ伝送制御装置である。
コン１−ローラが直接制御して、メモリに記憶された伝
送すべきデータがＤ Ｌ Ｃに間違まれ、該ＤＬＣから
データが送信されるデータ伝送制御装置であって、ＤＭ
Ａコントローラの最終データフレームｇ１数出力喘子が
ＤＬＣのレジスタセレクｉ・入力端子に接続され、ＤＭ
ＡコントローラがＤＬＣに伝送データの終結を直接通知
してデータ伝送を制御することで、ＣＰＩＪすなわちソ
フトウェアの介在なく、高速なデータ伝送制御のできる
データ伝送制御装置である。
それゆえに、この発明によれば、高速なデータ伝送制御
のできるデータ伝送制御装置をＩｌｌ供することができ
、しかも、ＣＰｔＪが伝送データの１桔のチェック、メ
モリおよびＤＬ、Ｃの制御をしなくてよいので、ＣＩ）
Ｕの負荷が減少し、ＣＰＬＩが効率よく使用できる。
のできるデータ伝送制御装置をＩｌｌ供することができ
、しかも、ＣＰｔＪが伝送データの１桔のチェック、メ
モリおよびＤＬ、Ｃの制御をしなくてよいので、ＣＩ）
Ｕの負荷が減少し、ＣＰＬＩが効率よく使用できる。
以下に、この発明の一実施例について、図面を参照して
詳しく説明する。
詳しく説明する。
第１図は、従来のデータ伝送制御Ｍ装置とこの発明のデ
ータ伝送制ｍ＋装置との違いを、伝送データの最終フレ
ーム以外の場合と、最終フレームの場合とを比較して示
した概念図である。
ータ伝送制ｍ＋装置との違いを、伝送データの最終フレ
ーム以外の場合と、最終フレームの場合とを比較して示
した概念図である。
第１図の左側を参照して、伝送データがＲ柊フレーム以
外の伝送データについては、この発明の装置も従来の装
置も同様である。すなわち、ＣＰＵ１の制御から独立し
て、ＤＭＡコント・ローラ２がメモリ３６３よびＤＬＣ
４を直接制御し、メモリ３に記憶された伝送すべきデー
タがＤＬＣ４に書込まれ、ＤＬＣ４から送信される。
外の伝送データについては、この発明の装置も従来の装
置も同様である。すなわち、ＣＰＵ１の制御から独立し
て、ＤＭＡコント・ローラ２がメモリ３６３よびＤＬＣ
４を直接制御し、メモリ３に記憶された伝送すべきデー
タがＤＬＣ４に書込まれ、ＤＬＣ４から送信される。
次に、最終フレームの場合を説明する。ｊ１′Ｉｉ図の
右上欄を参照して、従来例においては、たどえばＣＩ”
Ｕ １がＤＭＡコントローラ２内の図示しないレジス
タをポーリングすることにより、あるいは［）ＭΔコン
１−ローラ２からＣＰＩＪｌへの割込信号によって、伝
送データが最終フレームになり、終結する旨を知らゼる
。そして、伝送データの終結を知らされたＣＰＬｌｌは
、メモリ３およびＤＣＬ４を制御し、伝送データの終結
制御をする。プなわら、従来のデータ伝送側６Ｉｌ装置
ではＤＭＡコントローラ２が始終メモリ３とＤＬＣ４を
制御Ｉ′ｌするわ【ノではなく、伝送データが最ＩＩＩ
フレームになったときの制御は、ＤＭＡコン１ヘローラ
２からＣＰＵ１にＲ柊フレームである旨知らされ、それ
を受けてＣＰＵＩがメモリ３およびＤＬＣ４を制御して
いる。このとき、ＣＰＬｌｌは予めなされているプログ
ラムに従って動作するため、ＣＰＵ１から制御信号が出
力されるのに時間がかかり、結局データ伝送に時間を要
することになる。
右上欄を参照して、従来例においては、たどえばＣＩ”
Ｕ １がＤＭＡコントローラ２内の図示しないレジス
タをポーリングすることにより、あるいは［）ＭΔコン
１−ローラ２からＣＰＩＪｌへの割込信号によって、伝
送データが最終フレームになり、終結する旨を知らゼる
。そして、伝送データの終結を知らされたＣＰＬｌｌは
、メモリ３およびＤＣＬ４を制御し、伝送データの終結
制御をする。プなわら、従来のデータ伝送側６Ｉｌ装置
ではＤＭＡコントローラ２が始終メモリ３とＤＬＣ４を
制御Ｉ′ｌするわ【ノではなく、伝送データが最ＩＩＩ
フレームになったときの制御は、ＤＭＡコン１ヘローラ
２からＣＰＵ１にＲ柊フレームである旨知らされ、それ
を受けてＣＰＵＩがメモリ３およびＤＬＣ４を制御して
いる。このとき、ＣＰＬｌｌは予めなされているプログ
ラムに従って動作するため、ＣＰＵ１から制御信号が出
力されるのに時間がかかり、結局データ伝送に時間を要
することになる。
これに対し、第１同右下欄を参照して、この発明によれ
ば、ＤＭＡコントローラ２は９０柊メモリ３およびＤＬ
Ｃ４を制御し、伝送データが最終フレームにになったと
きも、ＤＭ△コン［・ローラ２が直接ＤＬＣ４を制ｔ９
１１する。よって複雑なプログラムによって動作するＣ
ＰＵ１の介在、つまりソ７１−ウェアの介在がなく、デ
ータ伝送制御がより高速化される。
ば、ＤＭＡコントローラ２は９０柊メモリ３およびＤＬ
Ｃ４を制御し、伝送データが最終フレームにになったと
きも、ＤＭ△コン［・ローラ２が直接ＤＬＣ４を制ｔ９
１１する。よって複雑なプログラムによって動作するＣ
ＰＵ１の介在、つまりソ７１−ウェアの介在がなく、デ
ータ伝送制御がより高速化される。
第２図は、この発明の具体的な実施例の回路のブロック
図である。第２図には、ＣＰＵに７８０、ＤＭＡコン］
〜ローラに８２５７、ＤＬＣに６８５４を用いた回路が
示されている。
図である。第２図には、ＣＰＵに７８０、ＤＭＡコン］
〜ローラに８２５７、ＤＬＣに６８５４を用いた回路が
示されている。
そこで、この回路の説明にはいる前に、まず、ＣＰｔＪ
Ｚ８０．ＤＭ△コントローラ８２５７．ＤＬ Ｃ６８５
４の、各ＴＯ端子、ＢＵＳＡＫ端子。
Ｚ８０．ＤＭ△コントローラ８２５７．ＤＬ Ｃ６８５
４の、各ＴＯ端子、ＢＵＳＡＫ端子。
ｒ＜ＳＯ，Ｒ８１ｍ子について、説明しておくことに覆
る。
る。
まｆ、ＣＰＵＺ８０のＢＵＳΔに端子について説明する
。ｌ−［３Ｕ ＳΔＫ」とは「バス・アクノリッジ」を
意味し、他のデバイスからのＣＰＵに対ダる「バス要求
」に対づる応答信号をいう。ここに、「バス要求」とは
、ＣＰＵのアドレス・バス。
。ｌ−［３Ｕ ＳΔＫ」とは「バス・アクノリッジ」を
意味し、他のデバイスからのＣＰＵに対ダる「バス要求
」に対づる応答信号をいう。ここに、「バス要求」とは
、ＣＰＵのアドレス・バス。
データ・バス、トライステーミル出力の制御線を、他の
デバイスがバスを使用できるようにするため、ハイイン
ピーダンスにすることをいう。つまり、ｒ Ｂ ｔＪ
Ｓ Ａ Ｋ Ｊは「バス要求」に対して、ＣＰＵのバス
がハイ・インビニダンスになったことを、他のデバイス
に知らせるための出力である。［３ＵＳ Ａ Ｋ端子は
このＪ：うなｒＢＵｓ△Ｋ Ｊを出力する端子である。
デバイスがバスを使用できるようにするため、ハイイン
ピーダンスにすることをいう。つまり、ｒ Ｂ ｔＪ
Ｓ Ａ Ｋ Ｊは「バス要求」に対して、ＣＰＵのバス
がハイ・インビニダンスになったことを、他のデバイス
に知らせるための出力である。［３ＵＳ Ａ Ｋ端子は
このＪ：うなｒＢＵｓ△Ｋ Ｊを出力する端子である。
次に、ＤＭＡコン１〜ローラ８２５７のＴＯ端子につい
て説明する。、ｒＴＣＪとは（゛ターミナル・カウント
」の意味である。Ｄ ＭＡコントローラは、スレーブモ
ードにあるとき、ＣＰＵから、直接メモリアクセスを１
べきメモリの先頭アドレスとフレーム数が設定される。
て説明する。、ｒＴＣＪとは（゛ターミナル・カウント
」の意味である。Ｄ ＭＡコントローラは、スレーブモ
ードにあるとき、ＣＰＵから、直接メモリアクセスを１
べきメモリの先頭アドレスとフレーム数が設定される。
そして、その設定値に基づきＤＭＡコン１〜ローラがマ
スターモードのとき、づなわち直接メモリアクセスを行
なっているときには、ＤＭＡコントローラ内のアドレス
はインクリメントされ、フレーム数は逆にデクリメント
される。このフレーム数がｒＯＪになったどき、すなわ
ち直接”メモリアクセスが終了したとき出ツノされる信
号がＴＯであり、このＴＯを出力ダる端子がＴＣＤｗｌ
子である。
スターモードのとき、づなわち直接メモリアクセスを行
なっているときには、ＤＭＡコントローラ内のアドレス
はインクリメントされ、フレーム数は逆にデクリメント
される。このフレーム数がｒＯＪになったどき、すなわ
ち直接”メモリアクセスが終了したとき出ツノされる信
号がＴＯであり、このＴＯを出力ダる端子がＴＣＤｗｌ
子である。
さらに、ＤＬ０６８５４のＲ８Ｏ，Ｒ８１端子の説明を
する。ＤＬ０６８５４には、ＣＰＵから直接アクレス可
能な？！数個のコントロール・レジスタとスデータス・
レジスタと送信レジスタ、それに１つの受信レジスタが
備えられている。これら各レジスタ（Ｊ１主にｒ＜ｓｏ
、Ｒｓｉ＠子を［ＯＯ，０１，１０，１’Ｎと変化させ
ること、およびり−Ｆ ／ ７ イｈ （ＩＩ ／ Ｗ
）イ）Ｔ 号ニＪ： ツテ＞Ｉｆ 択すれろＣ口、た、
−＃４目ごＲＳ ＯはアトＩノス・バスのピッ）・０に
、Ｒ８Ｉはアドレス・バスのピッ１−１にそれぞれ接続
される。
する。ＤＬ０６８５４には、ＣＰＵから直接アクレス可
能な？！数個のコントロール・レジスタとスデータス・
レジスタと送信レジスタ、それに１つの受信レジスタが
備えられている。これら各レジスタ（Ｊ１主にｒ＜ｓｏ
、Ｒｓｉ＠子を［ＯＯ，０１，１０，１’Ｎと変化させ
ること、およびり−Ｆ ／ ７ イｈ （ＩＩ ／ Ｗ
）イ）Ｔ 号ニＪ： ツテ＞Ｉｆ 択すれろＣ口、た、
−＃４目ごＲＳ ＯはアトＩノス・バスのピッ）・０に
、Ｒ８Ｉはアドレス・バスのピッ１−１にそれぞれ接続
される。
さて、Ｄ ｔ−Ｃ６（’３５４の送信フレームを終了さ
せる方法に（，１１次の２通りがある。１つはフレーム
の最終パイ１〜をＤＬ０６８５４に肉込む直前に、コン
１−ロール・レジスタの特定の制御ピッ１−を操作する
方法である。もう１つは、１つＬ ０６１３５４には２
つの送信レジスタがあり、これら２つの送信レジスタを
それぞれＴＸＲＣ，ｒＸＲｒと呼ぶと、フレームの最終
フレームのみをＴ Ｘ Ｒ’ｒに書込み、池のフレーム
ｌ；Ｌ １べて王Ｘ ＲＣに書込む方法である。そして
このｒＸｌｌＧと−ｒ Ｘ ＲＴの切換えは、」二連の
ようｌこＲＳ ＯとＲ８１とで行なわれる。
せる方法に（，１１次の２通りがある。１つはフレーム
の最終パイ１〜をＤＬ０６８５４に肉込む直前に、コン
１−ロール・レジスタの特定の制御ピッ１−を操作する
方法である。もう１つは、１つＬ ０６１３５４には２
つの送信レジスタがあり、これら２つの送信レジスタを
それぞれＴＸＲＣ，ｒＸＲｒと呼ぶと、フレームの最終
フレームのみをＴ Ｘ Ｒ’ｒに書込み、池のフレーム
ｌ；Ｌ １べて王Ｘ ＲＣに書込む方法である。そして
このｒＸｌｌＧと−ｒ Ｘ ＲＴの切換えは、」二連の
ようｌこＲＳ ＯとＲ８１とで行なわれる。
したがって、前者の方法、すなわちコン］・ロール・レ
ジスタに書込む方法ではＣＰＬＩによるソフトウェアの
介入が必要であり、後者の方法ではＣＰＬＪ（ソフトウ
ェア）によってアドレスを変えるか、またはＲ３Ｏ，Ｒ
８１端子を外部からハードウェアで変化さけて行なうこ
とができる。この１明では、これらＲ８Ｏ，Ｒ８１端子
を外部からハードウェアで変化さゼる方法を用いている
。
ジスタに書込む方法ではＣＰＬＩによるソフトウェアの
介入が必要であり、後者の方法ではＣＰＬＪ（ソフトウ
ェア）によってアドレスを変えるか、またはＲ３Ｏ，Ｒ
８１端子を外部からハードウェアで変化さけて行なうこ
とができる。この１明では、これらＲ８Ｏ，Ｒ８１端子
を外部からハードウェアで変化さゼる方法を用いている
。
さて、第２図に戻って、まずこの回路構成を説明する。
、ＤＭＡコントローラ２は矢印５．６で示すように、メ
モリ３およびＤ’ＬＣ４に直接制御信号を与え、制御す
る。そしてメモリ３からは矢印７で示すように、伝送デ
ータがＤＬＣ４に書込まれる。そして矢印８で示すよう
に、ＤＬＣ４から伝送データが送信される。また、ＤＭ
Δコントローラ２のＴ０ｎ子は、リード９を介してＡア
ゲ−１−１０の一方の入力端子に接続されている。オア
グー１〜１０の出力端子はＤＬＣ４のｒｔｓｏｍ子にリ
ード１１を介して接続されている。また、Ｃ［〕Ｕｌの
１３ Ｕ ＳΔ１り端子は、それぞれアントゲ−１・１
２おにびナンドグー１−１３の一方の入力Ｄｙ！子に接
続されている。これらアントゲ−ｔ・１２ ＃）よびナ
ンドグー１−１３のそれぞれ他方入力端子にはアドレス
バスＡＢＯとＡＢＩとが入ツノするよう構成されている
。そしてアンドグー１−１２の出ノＪ ９１１子は前記
Ａアゲ−１−１０の他方入力端子に入力し、まＩご、ナ
ンドグー１・の出力切子はＤＬＣ４のＲ８’＋ｍ子に接
続されている。
モリ３およびＤ’ＬＣ４に直接制御信号を与え、制御す
る。そしてメモリ３からは矢印７で示すように、伝送デ
ータがＤＬＣ４に書込まれる。そして矢印８で示すよう
に、ＤＬＣ４から伝送データが送信される。また、ＤＭ
Δコントローラ２のＴ０ｎ子は、リード９を介してＡア
ゲ−１−１０の一方の入力端子に接続されている。オア
グー１〜１０の出力端子はＤＬＣ４のｒｔｓｏｍ子にリ
ード１１を介して接続されている。また、Ｃ［〕Ｕｌの
１３ Ｕ ＳΔ１り端子は、それぞれアントゲ−１・１
２おにびナンドグー１−１３の一方の入力Ｄｙ！子に接
続されている。これらアントゲ−ｔ・１２ ＃）よびナ
ンドグー１−１３のそれぞれ他方入力端子にはアドレス
バスＡＢＯとＡＢＩとが入ツノするよう構成されている
。そしてアンドグー１−１２の出ノＪ ９１１子は前記
Ａアゲ−１−１０の他方入力端子に入力し、まＩご、ナ
ンドグー１・の出力切子はＤＬＣ４のＲ８’＋ｍ子に接
続されている。
この回路においで、メモリ３からＤＬＣ／Ｉに轡込麟れ
る矢印７に示ず伝送データは、前述のＤＬＣ６８５４の
Ｒｓｏ、Ｒ８Ｉ端子の説明においてしたように、伝送ｆ
−夕がｆｆ１ｉｌｌフレーム以外のフレームのときはＤ
ＬＣ４の図示しないＴＸＲＣに南込み、伝送データの最
終フレームのみをＤＬＣ４の・１５はり図示しないＴ
Ｘ ＲＴに書込まなければならない。そしてこのＴＸＲ
ＣとＴＸＲＴの切換えは、前述のようにＲｓｏとＦ’（
８１とで行なうことができる。ゆえに最終フレーム以外
の場合は（Ｒ３１−１，Ｒ３０−０）とし、最終フレー
ムの場合だけを（Ｒ８１−１、Ｒ３０−１−）とすれば
よい。すなわち、ＲｓｏをＲ１１フレームのときだけ「
１」とすればよい。
る矢印７に示ず伝送データは、前述のＤＬＣ６８５４の
Ｒｓｏ、Ｒ８Ｉ端子の説明においてしたように、伝送ｆ
−夕がｆｆ１ｉｌｌフレーム以外のフレームのときはＤ
ＬＣ４の図示しないＴＸＲＣに南込み、伝送データの最
終フレームのみをＤＬＣ４の・１５はり図示しないＴ
Ｘ ＲＴに書込まなければならない。そしてこのＴＸＲ
ＣとＴＸＲＴの切換えは、前述のようにＲｓｏとＦ’（
８１とで行なうことができる。ゆえに最終フレーム以外
の場合は（Ｒ３１−１，Ｒ３０−０）とし、最終フレー
ムの場合だけを（Ｒ８１−１、Ｒ３０−１−）とすれば
よい。すなわち、ＲｓｏをＲ１１フレームのときだけ「
１」とすればよい。
ところで、ＤＭＡコントローラ２のｒ ｃ ｍ子は、前
述のように最終フレームの出力時に−１−Ｃ＠子がｒＩ
Ｊとなる。よって、このＴＣ端子を利用して、Ｒｓｏを
変化させれば、ハードウェアで伝送データの終結をＤＬ
Ｃ４に知らせることができろう第２図の回路にそってさ
らに詳しく説明すると、ＤＭＡコントローラ２の丁Ｃ端
子はＭｔＩフレームのときに出力が「１」となり、その
出ノＪがリード９を介してオアゲート１０に入力される
。そしてオアゲート１０からリード１１を介してＤＬＣ
４のＲ８Ｏ端子へと入力し、Ｒｓｏを最終フレーム時に
ｒｌＪとするのである。
述のように最終フレームの出力時に−１−Ｃ＠子がｒＩ
Ｊとなる。よって、このＴＣ端子を利用して、Ｒｓｏを
変化させれば、ハードウェアで伝送データの終結をＤＬ
Ｃ４に知らせることができろう第２図の回路にそってさ
らに詳しく説明すると、ＤＭＡコントローラ２の丁Ｃ端
子はＭｔＩフレームのときに出力が「１」となり、その
出ノＪがリード９を介してオアゲート１０に入力される
。そしてオアゲート１０からリード１１を介してＤＬＣ
４のＲ８Ｏ端子へと入力し、Ｒｓｏを最終フレーム時に
ｒｌＪとするのである。
第３図は、上記場合のＣＰＵ１の８ ｔＪ Ｓ Ｋ端子
の出力の変化（Ｔ）、アンドゲート１２の出力端子の出
力の変化■、ＤＭＡコントローラ２の−「Ｃ端子２ａの
出力の変化■、およびＤＬＣ４のＲＳ ＯＯＮ子に入力
づる信号の変化（７Ｄを示Ｊタイムチャートである。第
３図に示すように、ＣＰ Ｕ Ｉ ｈｓらのイ言号が全
くない場合においても、１ａＭ△コン］・ローラ２の１
゛Ｃ端子が伝送データの終結によってノ飄イになると、
その信号の変化にＪ：つて、ＤＬＣ４のＲＳ Ｏ’１子
の入ツノがハイになり、Ｒ８Ｏ／メ切換わる。
の出力の変化（Ｔ）、アンドゲート１２の出力端子の出
力の変化■、ＤＭＡコントローラ２の−「Ｃ端子２ａの
出力の変化■、およびＤＬＣ４のＲＳ ＯＯＮ子に入力
づる信号の変化（７Ｄを示Ｊタイムチャートである。第
３図に示すように、ＣＰ Ｕ Ｉ ｈｓらのイ言号が全
くない場合においても、１ａＭ△コン］・ローラ２の１
゛Ｃ端子が伝送データの終結によってノ飄イになると、
その信号の変化にＪ：つて、ＤＬＣ４のＲＳ Ｏ’１子
の入ツノがハイになり、Ｒ８Ｏ／メ切換わる。
第１図は従来のデータ伝送制岬装胃とこの発明に係るデ
ータ伝送装置とを、伝送データの最１フレームおよび最
終フレーム以外のフレームに分ｔ３で、制御信号および
伝送データの流れを１シ雫交した概念図である。第２図
はこの発明の具体０）な一実施例の回路構成ブロック図
である。第３図（Ｊ第２図におりる端子（！号の変化を
示すタイムチャー１・である。 図において、１はＣＰＵ、２はＤＭＡコントローラ、３
はメモリ、４はＤＬＣを示す。
ータ伝送装置とを、伝送データの最１フレームおよび最
終フレーム以外のフレームに分ｔ３で、制御信号および
伝送データの流れを１シ雫交した概念図である。第２図
はこの発明の具体０）な一実施例の回路構成ブロック図
である。第３図（Ｊ第２図におりる端子（！号の変化を
示すタイムチャー１・である。 図において、１はＣＰＵ、２はＤＭＡコントローラ、３
はメモリ、４はＤＬＣを示す。
Claims (1)
- 【特許請求の範囲】 ダイレクトメモリアクセスコントローラと、メモリと、 データリンクコントローラとを備え、 前記ダイレクトメモリアクセスコントローラが前記メモ
リおよび前記データリンクコントローラを直接制御して
、前記ダイレクトメモリアクセスコン１−ローラの制御
によって前記メモリに記憶された伝送でべきデータが前
記デーリンクコントローラに書込まれ、該データリンク
コントローラからデータが送信されるデータ伝送制御装
置であって、 前記ダイレクトメモリアクセスコントローラは伝送デー
タの１桔時に信号を出力する最柊フレームデータ組数出
ツノ端子を備え、 前記データリンクコントローラは送信レジスタを選択す
るレジスタセレクト入力端子を備え、前記ダイレクトメ
モリアクセスコン］・ローラの前記最終データフレーム
計数出力端子は前記データリンクコントローラの前記レ
ジスタセレクト入力端子に接続され、 前記ダイレクトメモリアクセスコンｌ−ローラがデータ
リンクコントローラに伝送データの終結を直接通知して
データ伝送を制御する、データ伝送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134197A JPS5923659A (ja) | 1982-07-29 | 1982-07-29 | デ−タ伝送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134197A JPS5923659A (ja) | 1982-07-29 | 1982-07-29 | デ−タ伝送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923659A true JPS5923659A (ja) | 1984-02-07 |
Family
ID=15122694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57134197A Pending JPS5923659A (ja) | 1982-07-29 | 1982-07-29 | デ−タ伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184654A (ja) * | 1985-02-13 | 1986-08-18 | Fujitsu Ltd | デ−タ受信監視装置 |
-
1982
- 1982-07-29 JP JP57134197A patent/JPS5923659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184654A (ja) * | 1985-02-13 | 1986-08-18 | Fujitsu Ltd | デ−タ受信監視装置 |
| JPH0433064B2 (ja) * | 1985-02-13 | 1992-06-02 | Fujitsu Ltd |
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