JP2710151B2 - 自動化装置の作動方法 - Google Patents

自動化装置の作動方法

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JP2710151B2 JP4188970A JP18897092A JP2710151B2 JP 2710151 B2 JP2710151 B2 JP 2710151B2 JP 4188970 A JP4188970 A JP 4188970A JP 18897092 A JP18897092 A JP 18897092A JP 2710151 B2 JP2710151 B2 JP 2710151B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、技術的プロセスを制御
するための自動化装置、特にモジュール構成の自動化装
置を自動化装置と接続されているプロセス周辺装置によ
り作動させるための方法であって、サイクリックに処理
されるステップとして ａ）プロセス周辺装置から供給される入力信号が自動化
装置に読み込まれ、 ｂ）入力信号が処理され、その際になかんずく入力信号
からプロセス周辺装置に対する出力信号が求められ、ま
た ｃ）出力信号がプロセス周辺装置に出力される ステップを含んでいる方法に関する。
【０００２】
【従来の技術】これまでは上記のステップは次々と行わ
れた。通過に対する時間はいわゆるサイクル時間であ
る。特に、より大きいデータ量を入力および出力すべき
ときには、サイクル時間、従ってまたシステムの反応時
間が処理速度のみでなくデータ転送の継続時間によって
も決定される。
【０００３】
【発明が解決しようとする課題】本発明の課題は、自動
化装置の反応速度を高くし、またデータ転送を可能なか
ぎり最小にすることである。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、原理的に、１つのサイクルの入力信号の処理が少
なくとも部分的に先行のサイクルの出力信号の出力およ
び後続のサイクルの入力信号の読み込みと同時に行われ
る、ことによって解決される。そのために有利に、１つ
のサイクルの入力信号の処理の前に先行のサイクルの出
力信号が作業メモリから中間メモリに、またそのサイク
ルの入力信号が中間メモリから作業メモリにコピーさ
れ、従って処理により後続のサイクルの入力信号および
先行のサイクルの出力信号が変更されない。
【０００５】特に効率的な作動は、中間メモリへの１つ
のサイクルの出力信号のコピーおよび中間メモリへのす
ぐ次のサイクルの入力信号の読み込みの後に出力信号が
プロセス周辺装置に出力され、また入力信号が作業メモ
リにコピーされ、入力信号のコピー後にこれらが処理さ
れ、入力信号の処理および先行のサイクルの出力信号の
出力の後に出力信号が中間メモリにコピーされ、また出
力信号の出力および入力信号のコピーの後にすぐ次のサ
イクの入力信号が中間メモリに読み込まれ、その際に有
利に各ステップがその信頼性条件の到達の際に直ちに開
始されることにより行われる。
【０００６】サイクル時間は、プロセス周辺装置への出
力信号の出力が少なくとも部分的に作業メモリへの入力
信号のコピーの間に行われ、かつ（または）プロセス周
辺装置からの入力信号の読み込みが中間メモリへの出力
信号のコピーの間に行われることによりなお一層短縮さ
れる。
【０００７】入力／出力および処理を同時に実行するこ
とは、１つのサイクルの入力信号の処理の間にこの入力
信号が作業メモリから読まれ、また処理の際に求められ
た出力信号が作業メモリに格納され、先行のサイクルの
出力信号が出力の際に中間メモリから読み出され、また
後続のサイクルの入力信号が読み込みの際に中間メモリ
に読み込まれ、またこれらの３つのステップの終了後に
作業メモリおよび中間メモリがそれらの機能を交換し、
従って機能交換の後にはこれまでの作業メモリが中間メ
モリとして、またこれまでの中間メモリが作業メモリと
して作用することにより有利に実現され得る。
【０００８】出力信号の出力の際に、先行の出力の際の
値にくらべて値が変化している信号のみが出力されるな
らば、伝達すべきデータの量が顕著に減ぜられ、またこ
うしてサイクル時間が一層短縮され得る。しかし、導通
検査のためにそれぞれ予め選択可能な数のサイクルの後
にすべての出力信号が出力されるべきであろう。同じこ
とが類似の仕方で入力信号に対しても当てはまる。
【０００９】本発明による方法により技術的プロセスを
制御するための自動化装置は、プロセス周辺装置からサ
イクリックに供給される入力信号を処理するための少な
くとも１つのプロセッサと、入力信号のサイクリックな
読み込みおよびプロセス周辺装置への出力信号のサイク
リックな出力のためのそれぞれ少なくとも１つの入力ユ
ニットおよび出力ユニット、好ましくは組み合わされた
入力／出力ユニットと、すべての入力信号およびすべて
の出力信号の記憶のための作業メモリと、すべての入力
信号およびすべての出力信号の中間記憶のための中間メ
モリと、プロセス周辺装置から入力信号のサイクリック
な読み込みおよびプロセス周辺装置への出力信号のサイ
クリックな出力のための入力／出力コントローラとから
成っている。
【００１０】データ転送の有意義な最小化のために、中
間メモリが変化指示の記憶のためのメモリ範囲を有し、
また自動化装置がサイクルの計数のためのカウンタを有
することは有利である。
【００１１】中間メモリに出力信号を、また作業メモリ
に入力信号をコピーするための費用は、作業メモリおよ
び中間メモリが等しく構成されており、またプロセッサ
およびコントローラが作業メモリにも中間メモリにもア
クセスし得るならば、最小にされ得る。
【００１２】他の利点および詳細は図面により、また他
の従属請求項と結び付けて実施例を以下に説明するなか
で明らかになる。
【００１３】
【実施例】図１によればモジュール構成の自動化装置の
中央ユニット１はバス２を介してアセンブリ３と接続さ
れている。アセンブリ３はディジタルおよびアナログの
双方のデータ入力／出力のための入力アセンブリ、出力
アセンブリまたは組み合わされた入力／出力アセンブリ
であり得る。アセンブリ３は接続線４を介して図示され
ていないプロセス制御要素、たとえば操作端またはセン
サと接続されている。プロセス制御要素を介してプロセ
スＰが制御および監視される。
【００１４】図１からさらに明らかなように、中央ユニ
ット１は内部バス５を有し、それに下記の構成要素が接
続されている：プログラムメモリ７に記憶されているプ
ログラムを処理するマイクロプロセッサ６、上記のプロ
グラムメモリ７ 作業メモリ８ 入力／出力コントローラ９。
【００１５】コントローラ９は内部に中間メモリ１０
と、ある固有のインテリジェンスを有する構成部分１１
と、サイクルを計数するためのカウンタ１２とを有す
る。構成部分１１はたとえば完備したプロセッサであっ
てよいが、ＡＳＩＣであってもよい。作業メモリ８も中
間メモリ１０もたとえば入力信号用、出力信号用などの
多くの部分メモリから成っていてよい。
【００１６】内部バス５は外部バス２から原理的に完全
に独立している。それにより、外部バス２がたとえば８
ビットのデータ幅を有するときに、完全に新しいバック
プレーン‐バスシステムを開発することなし、たとえば
３２ビットのデータ幅の内部バス５を有する新たに開発
された中央ユニット１を使用することが容易に可能であ
る。
【００１７】図１中にシンボルＰにより示されている技
術的プロセスを制御および監視するため、サイクリック
に図示されていないプロセス周辺装置、すなわち各形式
のセンサから供給される入力信号が自動化装置に読み込
まれ、入力信号が処理され、またプロセス周辺装置、す
なわちすべての形式の操作端に対する出力信号が求めら
れ、また場合によっては状態報知および警報が利用者に
出力され、また出力信号がプロセス周辺装置に出力され
る。そのために下記のステップが行われる：アセンブリ
３に生ずる入力信号がアセンブリ３に受け入れられ、ま
たそこに中間記憶される。入力信号がコントローラ９か
ら入力のプロセス写像ＰＡＥとしてメモリ１０に読み込
まれる。このステップは図２ないし図６中にＥで示され
ている。プロセス写像ＰＡＥがプロセッサ６により中間
メモリ１０から呼び出され、また入力のプロセス写像Ｐ
ＡＥ´として作業メモリ８に格納される。このステップ
は図２ないし図６中にＥ´で示されている。プロセッサ
６により入力信号および場合によっては他の量から、メ
モリ８に記憶されているプログラムの処理のもとに出力
のプロセス写像ＰＡＡ´が計算され、また作業メモリ８
に格納される。このステップは以下でＢと呼ばれる。プ
ロセッサ６が出力のプロセス写像ＰＡＡ´を作業メモリ
８から中間メモリ１０にコピーする。このステップは以
下でＡ´と呼ばれる。構成部分１１がプロセス写像ＰＡ
Ａをバス２を介してアセンプリ３に出力する。このステ
ップはＡと呼ばれる。アセンプリ３が出力信号を操作端
に出力し、またそれによりプロセスＰを所望の仕方で制
御する。
【００１８】上記の７つのステップのうち、最初のステ
ップおよび最後のステップは一般に公知の方式で実行さ
れる。従って、これらのステップには以下ではもはや立
ち入らない。
【００１９】図２にはサイクルのステップＥ、Ｅ´、
Ｂ、Ａ´およびＡの時間的経過が示されている。本発明
の中核となる技術思想は、プロセッサ６またはコントロ
ーラ９のむだ時間を、コントローラ９により予め、すな
わちステップＡの実行前にすぐ次のサイクルに対するス
テップＥが実行されることにより、利用することにあ
る。それによりプロセッサ６はステップＡ´の終了後に
直ちにすぐ次のサイクルのステップＥ´を続け得る。こ
のことは右側の破線のボックスにより示されている。同
じくコントローラ９はステップＥとＡとの間のそのむだ
時間の間に先行のサイクルのステップＡを実行し得るの
で、先行のサイクルのステップＡ´も直接にステップＥ
´に隣接し得る。このことは左側の破線のボックスによ
り示されている。
【００２０】この進行の仕方の利点は、内部バス５を介
してのデータ転送はバス２を介してのデータ転送よりも
かなり速く進行するので、ステップＥ´およびＡ´はス
テップＥおよびＡよりもかなり短い時間しか必要としな
いことにある。それによりサイクル時間として下記の２
つの値の大きいほうの値が生ずる：−ステップＥ´、
Ｂ、Ａ´に対する実行時間の和−ステップＥ、Ａに対す
る実行時間の和。
【００２１】従来通常の実行の際にはサイクル時間はス
テップＥ、ＢおよびＡに対する実行時間の和であった。
【００２２】本発明の実現の際には、ステップＥ、Ｅ´
ならびにＡ、Ａ´が時間的に重なってはならないことに
注意すべきである。さもなければ、データの不安定が生
じ得るからである。それに対してステップＥおよびＡ´
ならびにＡおよびＥ´は時間的に重なり得る。このこと
は以下にサイクル時間の一層の短縮のためにも利用され
る。
【００２３】図３ないし図５には、処理すべきプログラ
ムの長さおよびデータ転送の範囲に応じて可能である種
々の可能な場合が示されている。その際に等しいインデ
ックスが同一のサイクルに付されている。
【００２４】図３ないし図５による方法においてはステ
ップＥおよびＡはサイクルあたりただ１回実行された。
その際に５つのステップの各々はその信頼性条件の到達
後に直ちに開始される。それにくらべて図６による方法
ではステップＡおよびＥは、ステップＢが終了するまで
実行される。次いでプロセッサ６は現在進行しているス
テップＥ、またはまさにステップＡが実行される場合に
はすぐ次のステップＥが終了するまで待ち、またその後
に初めてステップＡ´およびＥ´を実行する。プロセッ
サ６がすぐ次のステップＢに進むやいなや、コントロー
ラ９は再びステップＡおよびＥを開始する。この進行の
仕方の利点は、プロセッサ６に常に“新鮮な”入力信号
が与えられることにあり、他方、前記の進行の仕方（特
に図３を参照）では最後の読み込み過程は既にある時間
以前にされ得る。図６による方法の欠点は、前者の方法
のように時間的に最適には進行しないことにある。
【００２５】図６によれば、ステップＢn+1と同時にス
テップＡnにより開始される。最も早くてもステップＡn
はステップＡ´nの終了後に開始し得よう。それは図６
に示されている進行の仕方でより簡単に実現される。さ
らに本方法は、読み込み過程Ｅnのみが何度も実行さ
れ、他方において出力過程Ａnは最初にのみ実行される
ことによりなお一層最適化され得る。
【００２６】図７にはコントローラ９のメモリ１０のな
かのデータの編成が示されている。各入力および出力信
号はデータ語のメモリ範囲ＶＡＬＵＥのなかに格納され
ている特定の値を有する。さらに各データ語はステップ
ＥおよびＡの時間最適化の役割をする２つのビットＥＸ
ＩＳＴおよびＣＨＡＮＧＥをも有する。ビットＥＸＩＳ
Ｔのなかには公知の仕方で、データ語と関連している入
力または出力が自動化装置のそのつどの構成の際にそも
そも存在しまたは接続されているか否かが記憶される。
ビットＣＨＡＮＧＥのなかには、データ語の値が最後の
入力または出力以後に変化しているか否かが記憶され
る。コントローラ９が出力信号を出力し、または入力信
号を読みいれる前に、それはビットＥＸＩＳＴおよびＣ
ＨＡＮＧＥにより、当該の信号がそもそも存在し得るか
否か、また場合によっては最後の出力以後または最後の
入力以後に変化しているか否か検査する。変化のみがコ
ントローラ９からアセンブリ３に出力され、またはアセ
ンブリ３から読み込まれる。それによりステップＥおよ
びＡの実行のための時間が顕著に減ぜられ得る。
【００２７】バス２の導線を検査するため、それぞれ予
め選定可能な数のサイクルの後に変化だけでなくすべて
の存在する信号が伝達される。サイクルの数は典型的に
１０ないし１０００の範囲内、好ましくは１００前後で
ある。予め選定可能な数のサイクルが最後の完全なデー
タ転送以後に到達されていれば、このことをカウンタ１
２が構成部分１１に報知し、構成部分１１がそれに基づ
いてすぐ次のデータ転送Ａ、Ｅの際に、値が変化してい
る入力／出力だけでなくすべての存在する入力／出力を
問い合わせる。続いてカウンタ１２が再びリセットされ
る。
【００２８】出力信号の際に変化に関する信号の監視は
特に簡単である。なぜならば、すべての必要な情報は中
央ユニット１のなかに存在し、また中間メモリ１０にプ
ロセス写像ＰＡＡ´をコピーする際に自動的にコントロ
ーラ９に通知されるからである。変化転送が出力信号に
対してのみ実行され、他方において入力信号が常に完全
に読み込まれるならば、もちろん中間メモリのみが出力
値に対するビットＣＨＡＮＧＥを有していなければなら
ず、それに対して中間メモリは入力値に対するビットＣ
ＨＡＮＧＥを有していない。
【００２９】値が先行の読み込み過程にくらべて変化し
ている入力信号のみの読み込みを実現するため、多くの
可能性がある。可能性は、入力信号を先ず入力ユニット
３に読み入れ、そこで最後に中央ユニット１に伝達され
たデータと比較し、また次いで中央ユニット１にたとえ
ば割込みにより、入力信号が変化していることを報知す
ることである。この報知により次いでＩ／Ｏコントロー
ラ９は、変化した入力信号のみを選択的に読み入れるよ
うにされる。別の可能性は、コントローラ９がデータを
入力ユニット３から呼び出すのではなく、入力ユニット
３自体が能動的に変化したデータをコントローラ９に送
るように、入力ユニット３自体がバス２にアクセスする
ことにある。
【００３０】いま読まれたデータと先に読まれたデータ
との比較を実行し得るためには、ユニット３は最後に読
み込まれた入力信号の中間記憶のために最小のメモリ容
量を、また新たに読み込まれた入力信号と最後に読み込
まれた入力信号との比較のために特定のインテリシェン
スを利用し、さらに少なくとも割込み信号の送り出しに
より能動的にバス２にアクセスし得なければならない。
【００３１】中央ユニット１から送り出された読み込み
命令が与えられた際にのみ入力信号が入力ユニット３に
読み込まれるならば、伝達すべき入力信号の数はなお一
層減ぜられ得る。すなわち、それにより、その間の変動
ではなく最後の読み込みの際およびいまの読み込みの際
の信号値のみが、そのつどの入力信号が伝達されなけれ
ばならないか否かについて決定することが達成される。
読み込み命令は有利に出力過程Ａの終了の直後に送り出
される。
【００３２】図８にはこのようなアセンブリ３が示され
ている。アセンブリ３は、たとえば制御線ＲＤを介して
伝達される命令“ｒｅａｄ ｄａｔａ”に基づいてラッ
チ１４を通過接続し、またこうして導線４に与えられて
いる入力信号を読み入れるアプリケーション固有の回路
１３を有する。次いでＡＳＩＣ１３は新たに読み込まれ
たデータを先行の読み込み過程の際に読み込まれたメモ
リ１５に記憶されているデータと比較し、またどの入力
信号が変化しているかを記憶にとどめる。このことは好
ましくは、出力信号が変化しているか否かをコントロー
ラ９が確認する仕方と同じ仕方で行われる。変化が生じ
ているならば、ＡＳＩＣ１３は制御線ＲＲを介して要求
“ｒｅａｄ‐ｒｅｑｕｅｓｔ”を中央ユニット１に送り
出し、このことは入力信号がアセンブリ３から中央ユニ
ットに読み込まれるべきであることを意味する。この場
合、データはコントローラ９によりアセンブリ３から読
み出される。すなわち読み出し要求の送り出しを除いて
アセンブリ３およびメモリモジュールは純粋に受動的な
構成要素である。同じく、アセンブリ３が能動的にそれ
らのデータメモリをアドレスバス１６およびデータバス
１７を介してコントローラ９に伝達し得るように、アセ
ンブリ１３が導線ＢＲを介して命令“ｂｕｓｒｅｑｕｅ
ｓｔ”によりバス２の割り当てを要求することも可能で
ある。
【００３３】等しい進行の仕方、すなわち変化の際のみ
の値の授受が原理的にステップＥ´およびＡ´に対して
も可能である。しかし、それは通常の場合には必要でな
い。なぜならば、ステップＥ´、Ａ´には比較的短い時
間しかかからないからである。
【００３４】最後になお、中央ユニット１の図１に示さ
れている構成の図９に示されている改良に言及してお
く。この場合、中間メモリ１０はコントローラ９の構成
部分ではなく、作業メモリ８と等しいランクで中央ユニ
ットに配置されている。メモリ８、１０へのアクセスは
両バス２、５からそれぞれスイッチ１８、１８´を介し
て行われ、従って作業メモリ８から中間メモリ１０へ、
およびその逆のプロセス写像のコピーは省略され得る。
スイッチ１８を介してプロセッサ６は所与の時点で、な
にが中間メモリ１０により行われるかに無関係に、作業
メモリ８にのみアクセスする。同じ時点でコントローラ
９はスイッチ１８´を介して中間メモリ１０にのみアク
セスし得る。プロセッサ６およびコントローラ９がそれ
らのプログラムを処理し終わり、また新たなコピー過程
Ａ´、Ｅ´が行われなければならないならときには、単
にフラグＦがセットまたはリセットされ、それに基づい
てスイッチ１８、１８´が切り換わる。切り換わりの瞬
間からプロセッサ６はスイッチ１８を介して、いま作業
メモリとして作用する元々の中間メモリ１０にのみアク
セスし得るし、逆にコントローラ９はいま中間メモリと
して作用する当初の中間メモリ１０にのみアクセスし得
る。それにより、図１による構成の際にステップＥ´お
よびＡ´に対して必要とされた時間が実際上零に、すな
わちフラグＦおよびスイッチ１８、１８´の切り換わり
に減ぜられる。
【００３５】このようなシステムを実現するためには、
メモリ８、１０が等しく構成されていなければならな
い。さらに少なくともスイッチ１８、１８´は、たとえ
ばメモリ８へのスイッチ１８のアクセス、メモリ１０へ
のスイッチ１８´のアクセスおよびその逆を乱さないよ
うに、トリステート（３状態）‐バスドライバを有する
べきであろう。しかし同じく、メモリ８および１０がデ
ュアルポートＲＡＭとして構成されていることも可能で
ある。
【００３６】スイッチ１８、１８´の切換はフラグＦを
介する代わりに、スイッチ６が相応の状態情報をコント
ローラ９を介して得るならば、プロセッサ６を介しても
行われ得る。
【図面の簡単な説明】
【図１】自動化装置のブロック回路図。
【図２】個別サイクルの進行ダイアグラム。
【図３】典型的なプログラム処理プラン。
【図４】典型的なプログラム処理プラン。
【図５】典型的なプログラム処理プラン。
【図６】典型的なプログラム処理プラン。
【図７】入力および中間メモリのなかのデータ管理の原
理。
【図８】自動化装置の別のブロック回路図。
【図９】インテリジェントな入力／出力アセンブリの構
成。
【符号の説明】
１ 中央ユニット ２、５、１６、１７ バス ３ Ｉ／Ｏアセンブリ ４ 接続導線 ６ プロセッサ ７、８、１０、１５ メモリ ９ Ｉ／Ｏコントローラ １１ インテリジェントな構成部分 １２ カウンタ １３ アプリケーション固有の回路 １４ ラッチ １８、１８´ スイッチ ＰＡＥ、ＰＡＥ´、ＰＡＡ、ＰＡＡ´ プロセス写像 Ｅ 入力信号の読み込み Ｅ´ 入力信号のコピー Ａ 出力信号の読み込み Ａ´ 出力信号のコピー ＶＡＬＵＥ 信号の値 ＥＸＩＴ、ＣＨＡＮＧＥ ビット Ｆ フラグ ＲＤ、ＩＲ、ＢＲ 制御導線 Ｐ プロセス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドガー ジクワルト ドイツ連邦共和国 8450 アンベルク フアルヴエーク 38 (72)発明者 ウエルナー フラース ドイツ連邦共和国 8450 アンベルク ライヒエンベルガーシユトラーセ ５ (72)発明者 アンドレア ミスラー ドイツ連邦共和国 8450 アンベルク ラントザツセンシユトラーセ 14 (72)発明者 ゲルハルト ライネルト ドイツ連邦共和国 8460 シユワンドル フ ベツカーシユトラーセ ７ (56)参考文献 特開 昭59−200303（ＪＰ，Ａ) 特開 昭58−201136（ＪＰ，Ａ) 特公 昭57−46698（ＪＰ，Ｂ１)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 技術的プロセスを制御するための自動化
    装置、特にモジュール構成の自動化装置を自動化装置と
    接続されているプロセス周辺装置により作動させるため
    の方法であって、サイクリックに処理されるステップと
    して ａ）プロセス周辺装置から供給される入力信号が自動化
    装置に読み込まれ、 ｂ）入力信号が処理され、その際になかんずく入力信号
    からプロセス周辺装置に対する出力信号が求められ、ま
    た ｃ）出力信号がプロセス周辺装置に出力されるステップ
    を含んでいる方法において、 １つのサイクルの入力信号の処理（Ｂ）が少なくとも部
    分的に先行のサイクルの出力信号の出力（Ａ）および後
    続のサイクルの入力信号の読み込み（Ｅ）と同時に行わ
    れ、その際に先行のサイクルの出力信号の出力（Ａ）は
    後続のサイクルの入力信号の読み込み（Ｅ）から時間的
    にずらされて行われ、 １つのサイクルの入力信号の処理（Ｂ）の間にこの入力
    信号が作業メモリ（８）から読まれ、また処理（Ｂ）の
    際に求められた出力信号が作業メモリ（８）に格納さ
    れ、 先行のサイクルの出力信号が出力（Ａ）の際に中間メモ
    リ（１０）から読み出され、また後続のサイクルの入力
    信号が読み込み（Ｅ）の際に中間メモリ（１０）に読み
    込まれ、またこれらの３つのステップ（Ｂ、Ａ、Ｅ）の
    終了後に作業メモリ（８）および中間メモリ（１０）が
    それらの機能を交換し、従って機能交換の後にはこれま
    での作業メモリ（８）が中間メモリとして、またこれま
    での中間メモリ（１０）が作業メモリとして作用するこ
    とを特徴とする自動化装置の作動方法。
  2. 【請求項２】 １つのサイクルの処理（Ｂ）の前に先行
    のサイクルの出力信号が作業メモリ（８）から中間メモ
    リ（１０）に、またそのサイクルの入力信号が中間メモ
    リ（１０）から作業メモリ（８）にコピーされ、従って
    処理（Ｂ）により後続のサイクルの入力信号および先行
    のサイクルの出力信号が変更されないことを特徴とする
    請求項１記載の方法。
  3. 【請求項３】 後続のサイクルの入力信号の読み込み
    （Ｅ）が先行のサイクルの出力信号の出力（Ａ）の後に
    初めて行われることを特徴とする請求項１または２記載
    の方法。
  4. 【請求項４】 １つのサイクルの入力信号の処理（Ｂ）
    の間に少なくともすぐ次のサイクルの入力信号が常に再
    び読み込まれ、 １つのサイクルの入力信号の処理（Ｂ）の終了後に、ま
    さに進行している読み込み過程（Ｅ）の終了が、または
    まさに読み込み過程（Ｅ）が進行していない場合にはす
    ぐ次の読み込み過程（Ｅ）の終了が待たれ、 読み込み過程（Ｅ）の終了後にそのサイクルの出力信号
    が中間メモリ（１０）に、またすぐ次のサイクルの入力
    信号が作業メモリ（８）にコピーされ、また中間メモリ
    （１０）へのそのサイクルの出力信号のコピー（Ａ´）
    後に出力信号がプロセス周辺装置に出力されることを特
    徴とする請求項２または３記載の方法。
  5. 【請求項５】 サイクリックに処理されるステップとし
    て、 中間メモリ（１０）への１つのサイクルの出力信号のコ
    ピー（Ａ´）および中間メモリ（１０）へのすぐ次のサ
    イクルの入力信号の読み込み（Ｅ）の後に出力信号がプ
    ロセス周辺装置に出力され、また入力信号が作業メモリ
    （８）にコピーされ、 入力信号のコピー（Ｅ´）後にこれらが処理され、 入力信号の処理（Ｂ）および先行のサイクルの出力信号
    の出力（Ａ）の後に出力信号が中間メモリ（１０）にコ
    ピーされ、また出力信号の出力（Ａ）および入力信号の
    コピー（Ｅ´）の後にすぐ次のサイクの入力信号が中間
    メモリ（１０）に読み込まれることを特徴とする請求項
    ２または３記載の方法。
  6. 【請求項６】 各ステップ（Ｅ、Ｅ´、Ｂ、Ａ´、Ａ）
    がその信頼性条件の到達の際に直ちに開始されることを
    特徴とする請求項５記載の方法。
  7. 【請求項７】 プロセス周辺装置への出力信号の出力
    （Ａ）が少なくとも部分的に作業メモリ（８）への入力
    信号のコピー（Ｅ´）の間に行われ、かつ（または）プ
    ロセス周辺装置からの入力信号の読み込み（Ｅ）が少な
    くとも部分的に中間メモリ（１０）への出力信号のコピ
    ー（Ａ´）の間に行われることを特徴とする請求項２な
    いし６の１つに記載の方法。
  8. 【請求項８】 出力信号の出力（Ａ）の際に、先行の出
    力の際の値にくらべて値が変化している信号のみが出力
    されることを特徴とする請求項１ないし７の１つに１記
    載の方法。
  9. 【請求項９】 導通検査のためにそれぞれ予め選択可能
    な数のサイクルの後にすべての出力信号が出力されるこ
    とを特徴とする請求項８記載の方法。
  10. 【請求項１０】 先行の読み込みの際の値にくらべて値
    が変化している信号のみが中間メモリ（１０）に読み込
    まれることを特徴とする請求項１ないし９の１つに記載
    の方法。
  11. 【請求項１１】 入力信号が先ず少なくとも１つの入力
    ユニット（３）に読み込まれ、入力ユニット（３）のな
    かで最後に中間メモリ（１０）に読み込まれた入力信号
    と比較され、また入力信号の各変化が中央ユニット
    （１）にたとえば割込みにより報知され、従って中央ユ
    ニット（１）に選択的に変化した入力信号が読み込まれ
    得ることを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 入力信号が先ず少なくとも１つの入力
    ユニット（３）に読み込まれ、入力ユニット（３）のな
    かで最後に中間メモリ（１０）に読み込まれた入力信号
    と比較され、また入力信号の変化の際にこの入力信号が
    入力ユニット（３）から中間メモリ（１０）に格納され
    ることを特徴とする請求項１０記載の方法。
  13. 【請求項１３】 入力信号が中央ユニット（１）から送
    り出された読み込み命令を与えられた際にのみ入力ユニ
    ット（３）に読み込まれることを特徴とする請求項１０
    ないし１２の１つに記載の方法。
  14. 【請求項１４】 導通検査のためにそれぞれ予め選択可
    能な数のサイクルの後にすべての入力信号が読み込まれ
    ることを特徴とする請求項１０ないし１３の１つに記載
    の方法。
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