JPS6041766B2 - マイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプログラム制御装置の改良に関するも
のである。

マイクロプログラムによつて制御されるデータ処理装置
においては、内部レジスタが外部機器によつて直接アク
セスできるようになつていると便利である。

従来はそれを実現するために割込み方式が採用されてい
た。割込み方式によれば、内部レジスタヘのアクセス要
求があつたとき、マイクロプログラムは割込みによつて
特定アドレスにジャンプし、そのアドレスから始まる割
込み処理マイクロプログラムによつて、割込み原因の探
索、処理の判別、処理の実施等が行われる。このため内
部レジスタをアクセスするのにマイクロプログラムのス
テップを相当数必要としそれだけ時間がかかり、また割
込みの前後において割込まれたマイクロプログラムの待
避、復元を必要とする。したがつてマイクロプログラム
上のオーバーヘッドが大きい。内部レジスタに直接アク
セスする他の方式としては、内部レジスタへの直接アク
セス径路をとくに設け、直接アクセス時にはマイクロプ
ログラムにウェイト（Ｗａｊｔ）をかけた上で直接アク
セス径路を通じてアクセスするものがあるが、内部レジ
スタへのアクセス径路が２系統になるので構成部品が増
大し、またウェイト処理を可能にするためのタイミング
回路も構成が複雑となる。

内部レジスタ等に直接アクセスするさらに他の方式とし
ては、特開昭５１−２６４３３号公報に記載されたよう
なものがある。

この方式は、中央処理装置が管轄している主記憶装置に
、外部のサブシステムから直接アクセスするのに、外部
のサブシステムに、中央処理装置に主記憶装置をアクセ
スさせるためのマイクロ・プログラムを設け、外部のサ
ブシステムが中央処理装置の主記憶装置をアクセスする
ときは、このマイクロプログラムの各命令を結合装置を
通じて逐一中央処理装置に与えて、それに基づく中央処
理装置の動作によつて主記憶装置にデータの読み書きを
行うようにしたものである。このような方式においては
、主記憶装置に対するアクセスが中央処理装置における
マイクロプログラム上のオーバーヘッドなしに高速で行
える利点はあるが、その代わり、外部のサブシステムが
主記憶装置をアクセスするためのマイクロプログラムを
外部のサブシステム側に設け、主記憶装置のアクセス時
に逐一中央処理装置に与えるようにしているので、外部
のサブシステムについてはそのための特別な情報処理能
力が必要とれ、かつ中央処理装置とのインターフェイス
となる結合装置についても複雑な構成が必要とされる。

本発明の目的は内部レジスタに対する直接アクセスがオ
ーバーヘッドなしに高速で行えるものでありながら、外
部機器が特別な情報処理能力を必要とせず、かつインタ
ーフェイスの構成が簡単になるマイクロプログラム制御
装置を提供することにある。

本発明の装置は、マイクロプログラムによつて制御され
るデータ処理側に、マイクロ命令実行回路において実行
された時すでに決定されている次のマイクロ命令のアド
レスに影響を与えないアドレス不変化機能を持つた内部
レジスタへのアクセス用のマイクロプログラムを貯蔵す
る第２のマイクロ命令貯蔵器と、内部からの許可信号と
タイミング回路からのマシン・サイクルに同期した要求
検出信号とが与えられ、通常はセレクタを第１のマイク
ロ命令貯蔵器側に選択する切換信号を出力し、外部機器
から内部レジスタに直接アクセス要求信号が入力された
場合は、このアクセス要求に対応したマイクロ命令を第
２のマイクロ命令貯蔵器から読出すとともに、セレクタ
を第２のマイクロ命令貯蔵器に選択する切換信号を出力
し、外部機器へ確認信号としてレスポンス信号を出力し
、第２のマイクロ命令貯蔵器のマイクロ命令が１マシン
・サイクルだけ実行されて内部レジスタの読出しまたは
書込みが行なわれるようにするインターフェイス回路を
具備することを特徴とするものである。

以下図面によつて本発明を説明する。

第１図は本発明実施例の概念的構成図である。第１図に
おいて、１，１″はマイクロ命令貯蔵器、２はセレクタ
、３はマイクロ命令解読実行回路、３１はその内部レジ
スタ群、４はインターフェイス回路、５はタイミング回
路、６は外部機器である。貯蔵器１には通常のマイクロ
命令が貯蔵されている。貯蔵器１から読出されたマイク
ロ命令は常時はセレクタ２を通じてマイクロ命令解読実
行回路３に与えられ、そこでマイクロ命令に従つたデー
タ処理が行われる。処理の結果として次のマイクロ命令
のアドレスが決定され、それが貯蔵器１に与えられて次
のマイクロ命令の読出しが行われる。内部レジスタ群３
１はデータ処理の過程でイ）ンターフエイス回路４を通
じて外部機器６とデータの授受を行う。外部機器６はエ
ンジニアズ・パネル、各種入出力装置、および上位の機
器等てある。タイミング回路５はマイクロ命令解読実行
回路３とインターフェイス回路４にタイミング信号・を
与えて、それらの動作を規制する。貯蔵器１″には内部
レジスタ群３１の個々のレジスタの沌出しおよび書込み
を行うマイクロ命令が貯蔵されている。

このマイクロ命令は、それがマイクロ命令解読実行回路
で実行されたとき、そフの前にそこで実行された通常の
マイクロ命令によつて決定された次のマイクロ命令アド
レスに影響を与えないよな性質を持つている。インター
フェイス回路４は、エンジニアズ・パネル等から内部レ
ジスタの群３１のうちの１つにアクセス要求があつたと
き、該当するマイクロ命令のアドレスを貯蔵器１″に与
え、かつセレクタ２に貯蔵器１″を選択させる。これに
よつてアクセス要求どおりの処理を行うマイクロ命令が
マイクロ命令解読実行回路３に与えられ、そのマイクロ
命令によつて該当する内部レジスタの読出しまたは書込
みが行われる。読出しまたは書込みデータはインターフ
ェイス回路４を通じてエンジニアズ・パネル等と授受さ
れる。インターフェイス回路４は、マイクロプログラム
に関しては、外部機器からのアクセス要求に基づくセレ
クタ２の切換とマイクロ命令貯蔵器１″の読み出しを行
うだけでよいから、簡単な構成によつて実現できる。マ
イクロ命令解読実行回路３に与えるマイクロ命令源を貯
蔵器１から１″に切換えるとき、タイミングが適切でな
ければならない。

そのためにインターフェイス回路４は第２図のような回
路を持ち、それによつてセレクタ２を制御している。第
２図において、４１，４２，４３はＤタイプのフリップ
●フロップ回路である。フリップ●フロップ回路４３の
Ｄ端子にはインターフェイス回路４の他の部分から許可
信号０Ｋが与えられ、Ｔ端子には外部機器６からの直接
アクセス要求信号ＥＸ−ＲＥＱが与えられる。フリップ
・フロップ回路４１のＤ端子にはフリップ・フロップ回
路４３のＱ出力ＲＥＱが与えられ、Ｔ端子にはタイミン
グ回路５から要求検出信号ＳＮＳが与えられる。この信
号はマシン・サイクルに同期しマシン●サイクルの開始
に先立つて与えられる。フリップ・フロップ回路４１の
Ｑ出力はセレクタ２への切換信．号ＳＥＬとなる。この
信号が゜“Ｌ゛のときセレクタ２は貯蔵器１″を選択し
、゛Ｈ゛のとき貯蔵器１″を選択する。フリップ・フロ
ップ回路４１のＯ出力はフリップ・フロップ回路４２の
Ｔ端子とフリップ・フロップ回路４３のＲ端子に与えら
れる。一フリップ●フロップ回路４２のＤ端子には″Ｗ
′レベルの電圧が与えられ、Ｒ端子には直接アクセス要
求信号ＥＸ−ＲＥＱが与えられる。フリップ・フロップ
回路４２のＱ出力が外部機器６へのレスポンス信号ＲＥ
Ｓとなる。第２図の回路は次のように動作する。

タイム・チャートを第３図に示す。許可信号０Ｋが゜゜
Ｈ゛のときに直接アクセス要求信号ＥＸ−ＲＥＱが４′
Ｗ３になると、フリップ●フロップ回路４３のＱ出力Ｒ
ＥＱが“Ｈ゛になるので、フリップ・フロップ回路４１
はＴ端子の要求検出信号ＳＮＳが立上るとともにセット
され、切換信号ＳＥＬが“゜Ｈ゛となつてセレクタ２を
貯蔵器１″側に切換える。これによつて貯蔵器１″のマ
イクロ命令がマイクロ命令解読実行回路３に与えられる
。切換信号ＳＥＬが゜“Ｈ゛になるとその否定値である
η出力は６′Ｌ″になり、これによつてフリップ・フロ
ップ回路４３の出力信号ＲＥＱが“Ｌ゛になる。１マノ
シン・サイクル後には次の要求検出信号ＳＮＳが発生す
るが、これが立上つたときフリップ●フロップ回路４１
のＤ端子の信号ぱ゜Ｌ゛なので、フリップ・フロップ回
路４１はリセットされ、切換信号ＳＥＬが“Ｌ゛となる
。

これによつてセレクタ２．は貯蔵器１側に切換えられ、
貯蔵器１の通常のマイクロ命令がマイクロ命令解読実行
回路３に与えられる。フリップ・フロップ回路４１のリ
セットにより互出力′４Ｗ′になると、フリップ●フロ
ップ回路４２がセットされレスポンス信号ＲＥＳが“Ｈ
゛となる。レスポンス信号ＲＥＳは外部機器６に送られ
、そこで確認されると直接アクセス要求信号ＥＸ−ＲＥ
Ｑが６゜Ｌ″となる。直接アクセス要求信号ＥＸ−ＲＥ
Ｑが゜゜Ｌ゛になると、それがＲ端子に与えられている
フリップ・フロップ回路４２はリセットされ、レスポン
ス信号ＲＥＳが゜“Ｌ゛となる。以上の動作により、外
部からの直接アクセス要求に応じて、貯蔵器１″のマイ
クロ命令が１マシン・サイクルだけ実行され、それによ
つて内部レジスタの読出しまたは書込みが行われる。

貯蔵器１″のマイクロ命令は、マイクロ命令解読実行回
路３内のそれ以前に決定されているマイクロ命令アドレ
スに影響を与えないものであるから、このマイクロ命令
が実行された後は、本来実行するべき通常のマイクロ命
令が実行される。したがつて通常のマイクロプログラム
はどこに直接アクセスが飛込んでも手順に狂いを生じな
い。しかも、直接アクセスはマイクロプログラムの１ス
テップ（１マシン・サイクル）で処理され、割込み処理
マイクロプログラムによる場合のように多くのステップ
を要せず、かつ待避、復元も不要である。したがつてオ
ーバーヘッドがなく、しかもきわめて高速である。また
、外部機器側においては特別な情報処理を必要とせず、
かつインターフェイスの構成も簡単である。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図はその一
部の詳細構成図、第３図は動作説明図である。 １，１’・・・・・・マイクロ命令貯蔵器、２ ・・・
・・・セレクタ、３・・・・・・マイクロ命令解読実行
回路、４・・・・・・インターフェイス回路、５ ・・
・・・・タイミング回路、６・・・・・・外部機器。

Claims (1)

【特許請求の範囲】
1. １ 内部レジスタを含み与えられたマイクロ命令に従つ
   たデータ処理を行うとともに次のマイクロ命令のアドレ
   スを決定するマイクロ命令解読実行回路、通常のマイク
   ロ命令を貯蔵する第１のマイクロ命令貯蔵器、前記内部
   レジスタ内のレジスタ群の個々のレジスタの読出し及び
   書込みを行なうマイクロ命令を貯蔵する第２のマイクロ
   命令貯蔵器、これら第１及び第２のマイクロ命令貯蔵器
   からそれぞれ読み出されたマイクロ命令のうち一方を選
   択して前記マイクロ命令解読実行回路に与えるセレクタ
   、を備えるマイクロプログラム制御装置において、前記
   第２のマイクロ命令貯蔵器は、前記マイクロ命令実行回
   路において実行された時すでに決定されている次のマイ
   クロ命令のアドレスに影響を与えないアドレス不変化機
   能を持つた内部レジスタへのアクセス用のマイクロ命令
   を貯蔵し、その内部からの許可信号とタイミング回路か
   らのマシン・サイクルに同期した要求検出信号とが与え
   られ、通常は前記セレクタを前記第１のマイクロ命令貯
   蔵器側に選択する切換信号を出力し、外部機器からの内
   部レジスタに直接アクセス要求信号が入力された場合は
   、このアクセス要求に対応したマイクロ命令を前記第２
   のマイクロ命令貯蔵器から読出すとともに、前記セレク
   タを前記第２のマイクロプログラム貯蔵器側に選択する
   切換信号を出力し、外部機器へ確認信号としてレスポン
   ス信号を出力し、前記第２のマイクロ命令貯蔵器のマイ
   クロ命令が１マシン・サイクルだけ実行されて内部レジ
   スタの読出しまたは書込みが行なわれるようにするイン
   ターフェイス回路を具備したことを特徴とするマイクロ
   プログラム制御装置。