JPS6349935A - 中央制御装置 - Google Patents
中央制御装置Info
- Publication number
- JPS6349935A JPS6349935A JP19462086A JP19462086A JPS6349935A JP S6349935 A JPS6349935 A JP S6349935A JP 19462086 A JP19462086 A JP 19462086A JP 19462086 A JP19462086 A JP 19462086A JP S6349935 A JPS6349935 A JP S6349935A
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- JP
- Japan
- Prior art keywords
- bus
- central control
- micromemory
- register
- control unit
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- Pending
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- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 9
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
Landscapes
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央制御装置を複数のＬＳＩに実装するため分離するの
に、制御回路、シーケンサ、演算回路等を含む中央制御
部と、中央制御装置の状態等を記録するフリップフロッ
プグループを含むレジスタ部とに分離し、マイクロメモ
リバスにレジスタ部を接続することにより、レジスタ部
のデータを短時間で読出し、中央制御装置の処理速度を
向上させるものである。
に、制御回路、シーケンサ、演算回路等を含む中央制御
部と、中央制御装置の状態等を記録するフリップフロッ
プグループを含むレジスタ部とに分離し、マイクロメモ
リバスにレジスタ部を接続することにより、レジスタ部
のデータを短時間で読出し、中央制御装置の処理速度を
向上させるものである。
本発明は中央制御装置に係わり、特に該装置の分割と処
理速度の向上における中央制御装置の改良に関する。
理速度の向上における中央制御装置の改良に関する。
中央側ｉｌｌ装置は電子計算機、電子交換機をはじめと
して各種システムの制御に使われている。
して各種システムの制御に使われている。
近年中央側ａｌｌｌ装置のＬＳＩ化が進み、複数のＬＳ
Ｉに分割された中央制御装置が使用されているが、処理
速度が早く、経済的な中央制御装置の提供が望まれる。
Ｉに分割された中央制御装置が使用されているが、処理
速度が早く、経済的な中央制御装置の提供が望まれる。
第５図は従来例の中央制御装置のブロック図、第６図は
従来例のフリップフロップグループからの読取動作の手
順説明図、第７図は第６図におけるマイクロプログラム
命令の実行の詳細手順説明図である。
従来例のフリップフロップグループからの読取動作の手
順説明図、第７図は第６図におけるマイクロプログラム
命令の実行の詳細手順説明図である。
第５図において、中央制御装置１は中央制御部Ａ２と中
央制御部Ｂ３とに機能的に分割されている。
央制御部Ｂ３とに機能的に分割されている。
中央制御部Ａ２は、アドレスバッファレジスタ（以下へ
ＢＲと称す）２５にメインメモリ装置１０のアドレスを
設定し、外部制御回路（以下ＥＣＴＬと称す）２１を動
作させてＡＢＲ２５に設定されたアドレスをメインメモ
リ装置１０に送出し、データを読取る場合はデータバッ
ファレジスタ（以下ＤＢＲと称す）２６に、命令を読取
る場合は命令レジスタ（以下ＩＲと称す）２日に内容を
セントする。
ＢＲと称す）２５にメインメモリ装置１０のアドレスを
設定し、外部制御回路（以下ＥＣＴＬと称す）２１を動
作させてＡＢＲ２５に設定されたアドレスをメインメモ
リ装置１０に送出し、データを読取る場合はデータバッ
ファレジスタ（以下ＤＢＲと称す）２６に、命令を読取
る場合は命令レジスタ（以下ＩＲと称す）２日に内容を
セントする。
マイクロプログラムシーケンサ（以下μＰＳＱと称す）
２２はＩＲ２Ｂの内容からマイクロメモリ装置５のアド
レスを生成し、マイクロアドレスレジスタ（以下μＡＲ
と称す）２３にセントし、マイクロバス６を介してマイ
クロメモリ装置５からマイクロプログラム命令を読取り
、マイクロ命令レジスタ（以下μＩＩ？と称す）２４に
該内容をセントする。
２２はＩＲ２Ｂの内容からマイクロメモリ装置５のアド
レスを生成し、マイクロアドレスレジスタ（以下μＡＲ
と称す）２３にセントし、マイクロバス６を介してマイ
クロメモリ装置５からマイクロプログラム命令を読取り
、マイクロ命令レジスタ（以下μＩＩ？と称す）２４に
該内容をセントする。
μｌＲ２４の内容により、諸データを記録する汎用レジ
スタから構成された汎用レジスタ群（以下ＲＥＧと称す
）２７に対する、ＤＢＲ２６の内容の書込、ＲＥＧ２７
に記録されているデータを使用しての論理演算等が行わ
れる。
スタから構成された汎用レジスタ群（以下ＲＥＧと称す
）２７に対する、ＤＢＲ２６の内容の書込、ＲＥＧ２７
に記録されているデータを使用しての論理演算等が行わ
れる。
中央制御部Ｂ３は中央制御装置の状態やプログラムスイ
ッチの状況等を記録したフリップフロップグループ（以
下ＦＦＧと称す）３４を有し、前記μｌＲ２４の内容に
より、ＦＦＧ３４へのデータの書込、読取が、ＥＣＴＬ
３２によるプロセッサバス７の制御及びＡＢＲ３３，Ｄ
ＢＲ３５を用いることにより行われる。
ッチの状況等を記録したフリップフロップグループ（以
下ＦＦＧと称す）３４を有し、前記μｌＲ２４の内容に
より、ＦＦＧ３４へのデータの書込、読取が、ＥＣＴＬ
３２によるプロセッサバス７の制御及びＡＢＲ３３，Ｄ
ＢＲ３５を用いることにより行われる。
割込制御回路（以下ＩＮＴと称す）３１が動作されると
ＦＦＧ３４に記録されている中央制御装置の状態（デー
タ）が読取られて中央制御装置 ２のＲＥＧ２７に移さ
れ、割込処理が行われる。
ＦＦＧ３４に記録されている中央制御装置の状態（デー
タ）が読取られて中央制御装置 ２のＲＥＧ２７に移さ
れ、割込処理が行われる。
中央制御装置１の動作の一例として割込処理時における
ＦＦＧ３４の内容の読取動作を第５図、第６図、第７図
により説明する。
ＦＦＧ３４の内容の読取動作を第５図、第６図、第７図
により説明する。
割込原因が発生すると、ＩＮＴ３１がステップＳ１で起
動され、ステップＳ２でＥＣＴＬ３２から直接ＥＣＴＬ
２１に割込要求信号が送出される。該信号によりμＰＳ
Ｑ２２がステップＳ３で起動され、以下の動作を制御す
る。
動され、ステップＳ２でＥＣＴＬ３２から直接ＥＣＴＬ
２１に割込要求信号が送出される。該信号によりμＰＳ
Ｑ２２がステップＳ３で起動され、以下の動作を制御す
る。
ステップＳ４でμＡＲ２３に割込処理に関する命令のア
ドレスがセットされ、マイクロメモリバス６に送出され
る。ステップＳ５でマイクロメモリ装置５よりマイクロ
プログラム命令が読取られ、ステップＳ６でマイクロプ
ログラム命令がμ（Ｒ２４にセットされた後、ステップ
Ｓ７でマイクロプログラム命令が実行される。
ドレスがセットされ、マイクロメモリバス６に送出され
る。ステップＳ５でマイクロメモリ装置５よりマイクロ
プログラム命令が読取られ、ステップＳ６でマイクロプ
ログラム命令がμ（Ｒ２４にセットされた後、ステップ
Ｓ７でマイクロプログラム命令が実行される。
マイクロプログラム命令の実行によりＦＦＧ３４のデー
タが読出される。
タが読出される。
以下にマイクロプログラム命令の実行の細部を第７図で
説明する。
説明する。
先ずステップＳ２０でＥＣＴＬ２１からバス制御回路（
以下ＢＡと称す）４にバス使用要求信号が送出され、ス
テップＳ２１でＢＡ４からバス使用許可信号が返送され
てプロセッサバス７が使用可能となる。
以下ＢＡと称す）４にバス使用要求信号が送出され、ス
テップＳ２１でＢＡ４からバス使用許可信号が返送され
てプロセッサバス７が使用可能となる。
ステップＳ２２で割込処理に必要な情報をもつＦＦＧ３
４のアドレスがセントされたＡＢＲ２５から、その内容
が外部バスＡ２９を経てプロセッサバス７に送出される
。プロセッサバス７上の情報はステップＳ２３で外部バ
スＢ３７を経てＡＢＲ３３に受信され、ステップＳ２４
では受信されたアドレスが内部バスＢ３６を経てＦＦＧ
３４に送られ所要のデータが読出される。
４のアドレスがセントされたＡＢＲ２５から、その内容
が外部バスＡ２９を経てプロセッサバス７に送出される
。プロセッサバス７上の情報はステップＳ２３で外部バ
スＢ３７を経てＡＢＲ３３に受信され、ステップＳ２４
では受信されたアドレスが内部バスＢ３６を経てＦＦＧ
３４に送られ所要のデータが読出される。
該データは内部バスＢ ３６を経てステップＳ２５でＤ
ＢＲ３５にセットされ、ステップＳ２６でＤｌｌｌＲ３
５の内容が外部ハスＢ ３７を経てプロセッサハス７に
送出される。 ＤＢＲ２６はステップＳ２７でプロセッ
サバス７上のデータを外部バスＡ２９を経て受信し、ス
テップＳ２８でＤＢＲ２６の内容を内部ハスＡ ２８を
経てＲＥＧ２７に送り前記データを所定のレジスタにセ
ットする。
ＢＲ３５にセットされ、ステップＳ２６でＤｌｌｌＲ３
５の内容が外部ハスＢ ３７を経てプロセッサハス７に
送出される。 ＤＢＲ２６はステップＳ２７でプロセッ
サバス７上のデータを外部バスＡ２９を経て受信し、ス
テップＳ２８でＤＢＲ２６の内容を内部ハスＡ ２８を
経てＲＥＧ２７に送り前記データを所定のレジスタにセ
ットする。
一般命令でＦＦＧ３４のデータを要する場合は、メイン
メモリ装置１０からの命令がｌＲ２８にセットされた後
、μＰＳＱ ２２が起動され、上記説明と同様な動作で
ＦＦＧ３４のデータがＲＥＧ２７にセットされる。
メモリ装置１０からの命令がｌＲ２８にセットされた後
、μＰＳＱ ２２が起動され、上記説明と同様な動作で
ＦＦＧ３４のデータがＲＥＧ２７にセットされる。
従来の中央制御装置にあっては、ＦＦＧの情報を読出す
上記例に示す如く、プロセッサバスを経由して読出すた
め時間がかかり、特にプロセッサバスが他の目的で使用
されている場合は、その終了まで待ち合わせを強いられ
るため処理時間が長くなる問題点がある。
上記例に示す如く、プロセッサバスを経由して読出すた
め時間がかかり、特にプロセッサバスが他の目的で使用
されている場合は、その終了まで待ち合わせを強いられ
るため処理時間が長くなる問題点がある。
第１図は本発明の原理ブロック図である。
５はマイクロプログラム命令を含むマイクロメモリ装置
、６はマイクロメモリバスである。
、６はマイクロメモリバスである。
１は本発明に係わる中央制御装置で、９はフリップフロ
ップグループを含むレジスタ部、８は命令、データの読
取、書込、論理演算を行う回路を含む中央制御部である
。
ップグループを含むレジスタ部、８は命令、データの読
取、書込、論理演算を行う回路を含む中央制御部である
。
中央制御部８は命令アドレスをマイクロメモリバス６に
送出してマイクロメモリ装置５からマイクロプログラム
命令を読取る。
送出してマイクロメモリ装置５からマイクロプログラム
命令を読取る。
これと同様にレジスタ部９のフリップフロップグループ
から情報を読出すのに、マイクロメモリバス６に所要フ
リップフロップグループのアドレスを送り、レジスタ部
９のフリップフロップグループから情報を読取る。
から情報を読出すのに、マイクロメモリバス６に所要フ
リップフロップグループのアドレスを送り、レジスタ部
９のフリップフロップグループから情報を読取る。
以下図示実施例により本発明を具体的に説明する。
第２図は本発明の実施例の中央制御装置のブロック図、
第３図は本発明の実施例におけるフリップフロップグル
ープからの読取動作の手順説明図、第４図は第３図にお
けるマイクロプログラム命令の実行の詳細手順説明図で
ある。全図を通じ同一符号は同一対象物を示す。
第３図は本発明の実施例におけるフリップフロップグル
ープからの読取動作の手順説明図、第４図は第３図にお
けるマイクロプログラム命令の実行の詳細手順説明図で
ある。全図を通じ同一符号は同一対象物を示す。
第２図、第３図及び第４図により割込処理時におけるＦ
ＦＧのデータの読取動作を説明する。
ＦＧのデータの読取動作を説明する。
割込原因が発生すると、ステップＳ５０でＩＮＴ３１が
起動する、次いでステップＳ５１でμＰＳＱ２２が起動
され以降の動作を制御する。
起動する、次いでステップＳ５１でμＰＳＱ２２が起動
され以降の動作を制御する。
ステップＳ５２でμＡＲ２３に割込処理に関するアドレ
スがセントされマイクロメモリバス６に送出される。ス
テップＳ５３でマイクロメモリ装置５よりマイクロプロ
グラム命令が読取られ、ステップＳ５４でμｌＲ２４に
セットされた後、ステップＳ５５でマイクロプログラム
命令の実行が行われる。
スがセントされマイクロメモリバス６に送出される。ス
テップＳ５３でマイクロメモリ装置５よりマイクロプロ
グラム命令が読取られ、ステップＳ５４でμｌＲ２４に
セットされた後、ステップＳ５５でマイクロプログラム
命令の実行が行われる。
マイクロプログラム命令の実行によりレジスタ部９のＦ
ＦＧ９１のデータが読出される。
ＦＧ９１のデータが読出される。
以下にマイクロプログラム命令の実行を第４図により説
明する。
明する。
先ずステップＳ６０でμＡＲ２３にＦＦＧ９１の所要Ｆ
ＦＧのアドレスがセットされマイクロメモリバス６に送
出される。ステップＳ旺でレジスタ部９の制御回路９２
が起動され、ステップ５６２で該アドレスによりＦＦＧ
９１から所要ＦＦＧのデータを読取りマイクロメモリバ
ス６に返送する。
ＦＧのアドレスがセットされマイクロメモリバス６に送
出される。ステップＳ旺でレジスタ部９の制御回路９２
が起動され、ステップ５６２で該アドレスによりＦＦＧ
９１から所要ＦＦＧのデータを読取りマイクロメモリバ
ス６に返送する。
３亥データはステップＳ６３でμｌＲ２４にセットされ
、ステップＳ６４でμｌＲ２４のデータはＲＥＧ２７に
セットされる。
、ステップＳ６４でμｌＲ２４のデータはＲＥＧ２７に
セットされる。
一般命令でＦＦＧ９１のデータを要する場合は、メイン
メモリ装置１０からの命令がｌＲ２８にセットされた後
、μＰＳＧ ２２が起動され、上記説明と同様な動作で
ＦＦＧ９１のデータがＲＥＧ２７にセットされる。
メモリ装置１０からの命令がｌＲ２８にセットされた後
、μＰＳＧ ２２が起動され、上記説明と同様な動作で
ＦＦＧ９１のデータがＲＥＧ２７にセットされる。
かくして、ＦＦＧのデータ取得の場合、従来例の如く待
ち合わせを必要とするプロセッサバス７を使用せず、待
ち合わせのないマイクロメモリバス６を使用する構成に
より、ステフプ数が減少するので中央制御装置の処理時
間を向上させることが出来る。またフリップフロップグ
ループを主体とする構成のＬＳＩにすることにより経済
的なＬＳＩを実現することが出来る。
ち合わせを必要とするプロセッサバス７を使用せず、待
ち合わせのないマイクロメモリバス６を使用する構成に
より、ステフプ数が減少するので中央制御装置の処理時
間を向上させることが出来る。またフリップフロップグ
ループを主体とする構成のＬＳＩにすることにより経済
的なＬＳＩを実現することが出来る。
上記に説明した如く本発明にあっては、マイクロメモリ
バスを使用することにより中央制御装置の処理時間を向
上させ、ＬＳＩの構成を簡明にすることにより経済化す
ることが出来る。
バスを使用することにより中央制御装置の処理時間を向
上させ、ＬＳＩの構成を簡明にすることにより経済化す
ることが出来る。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の中央制御装置のブロック図、
第３図は本発明の実施例におけるフリップフロップグル
ープからの読取動作の手順説明図、第４図は第３図にお
けるマイクロプログラム命令の実行の詳細手順説明図、 第５図は従来例の中央制御装置のブロック図、第６図は
従来例のフリップフロップグループからの読取動作の手
順説明図、 第７図は第６図のマイクロプログラム命令の実行の詳細
手順説明図である。 図において、 １は中央制’＜Ｂ装置、 ５はマイクロメモリ装置、 ６はマイクロメモリバス、 ８は中央制御部、 ９はレジスタ部を示す。
ープからの読取動作の手順説明図、第４図は第３図にお
けるマイクロプログラム命令の実行の詳細手順説明図、 第５図は従来例の中央制御装置のブロック図、第６図は
従来例のフリップフロップグループからの読取動作の手
順説明図、 第７図は第６図のマイクロプログラム命令の実行の詳細
手順説明図である。 図において、 １は中央制’＜Ｂ装置、 ５はマイクロメモリ装置、 ６はマイクロメモリバス、 ８は中央制御部、 ９はレジスタ部を示す。
Claims (1)
- 【特許請求の範囲】 マイクロメモリ装置（５）とマイクロメモリバス（６）
により接続し、前記マイクロメモリ装置（５）に格納さ
れたマイクロプログラム命令を使用して動作する中央制
御装置（１）において、 前記中央制御装置（１）を、フリップフロップグループ
を含むレジスタ部（９）とそれ以外の回路を含む中央制
御部（８）とに分離し、前記レジスタ部（９）を前記マ
イクロメモリバス（６）に接続したことを特徴とする中
央制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19462086A JPS6349935A (ja) | 1986-08-20 | 1986-08-20 | 中央制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19462086A JPS6349935A (ja) | 1986-08-20 | 1986-08-20 | 中央制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349935A true JPS6349935A (ja) | 1988-03-02 |
Family
ID=16327558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19462086A Pending JPS6349935A (ja) | 1986-08-20 | 1986-08-20 | 中央制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05123672A (ja) * | 1991-11-06 | 1993-05-21 | Tdk Corp | 浄水器 |
-
1986
- 1986-08-20 JP JP19462086A patent/JPS6349935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05123672A (ja) * | 1991-11-06 | 1993-05-21 | Tdk Corp | 浄水器 |
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