JPH03220654A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータに関するものである。

〔従来の技術〕

第４図は、従来のマイクロコンピュータの構成を示すブ
ロック図である。図において、１はプログラムされた命
令を順次実行する中央演算処理装置（以下ＣＰＵと記す
）、２はバスインタフェースユニット（以下ＢＩＵと記
す）で、ＣＰＵＩにおいてデータのリード・ライトを伴
う命令が実行された時、ＣＰＵＩからの指示によりアド
レス・バス３　データ・バス４．コントロールバス５を
適宜制御することによってメモリ装置６あるいは入出力
装置７とＣＰＵ１の間でのデータの転送を行なう。

次に第４図に示した従来のマイクロコンピュータの動作
について説明する。

例えばまずＣＰ　ｔ）　１において、メモリ６に対して
データをライトする命令が実行されたとすると、ＣＰＵ
Ｉはアドレス・ライン８を介してデータをライトするメ
モリ６上の番地を指示するアドレス信号を、またデータ
・ライン９を介してライトすべきデータをそれぞれＢＩ
Ｕ２へ送る。これらを受は取ったＢＩＵ２は、バス３．
　４．　５の使用状況により適当なタイミングを選択し
て上記アドレス信号をアドレス・バス３へ、上記データ
をデータ・バス４へ、またデータのライト動作であるこ
とを示す信号、及びライトのタイごングを示す信号をコ
ントロールバス５へそれぞれ出力する。これによってメ
モリ６上の上記アドレス信号によって指定される番地へ
上記データがライトされる。

次にＣ，ＰＵｌにおいて入出力装置７よりデータをリー
ドする命令が実行されたとすると、ＣＰＵ１はアドレス
・ライン８を介してリードするデータの格納番地を示す
アドレス信号をＢＩＵ２に送る。これを受は取ったＢＩ
Ｕ２はバス３，４．５の使用状況により適当なタイミン
グを選択して上記アドレス信号をアドレス・バス３へ、
またデータのリード動作であることを示す信号、及びリ
ードのタイミングを示す信号をコントロールバス５へそ
れぞれ出力する。これにより上記アドレス信号によって
指定された入出力装置より、データがデータ・バス４を
介してＢＩＵ２へ送られ、さらにデータライン９を介し
てＣＰＵへ転送される。

〔発明が解決しようとする課題〕

第４図に示すような構成を持つ従来のマイクロコンピュ
ータにおいては、ＣＰＵＩ内部での演算動作、及び専用
のアドレス・ライン８．データ・ライン９を介してのＣ
ＰＵＩとＢＩＵ２との間でのアドレス信号、データの転
送は比較的高速であるのに対し、ＢＩＵ２がバス３，４
．５を介してメモリ６あるいは入出力装置７等とデータ
をリードあるいはライトする動作は大容量のバスの充放
電やアドレス信号のデコードを含むため、前記動作に比
べて低速である。

したがって、例えばデータをライトする命令が連続する
ような場合、第１のライト命令によってＣＰＵＩがアド
レス信号とデータをＢＩＵ２に送った後、第２のライト
命令を実行しようとした時にＢＩＵ２が上記第１の命令
に伴うデータをアドレス信号の指定する番地に書き終え
ておらず、このためＣＰＵＩは第２のライト命令を実行
できず待たされ、命令の実行効率が低下するという問題
点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ＢＩＵ２がバス３，４．５を介してメモリ６
あるいは入出力装置７等との間でデータの転送する速度
が低速であってもこれによってＣＰＵＩの命令の実行が
待たされることがなく、高速に命令を実行できるマイク
ロコンピュータを得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかるマイクロコンピュータは、アドレス・
バス、データ・バス、コントロールバスを複数セット備
えたものである。

〔作用〕

この発明にかかるマイクロコンピュータにおいては、上
記手段を設けたから、ＢＩＵの制御によりＢＩＵとメモ
リあるいは入出力装置等との間のデータ転送が並列に実
行されることが可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるマイクロコンピュー
タの構成を示すブロック図である。図中従来例と同一部
分は同一記号で示す。本実施例の従来例との差異は２セ
ツトのバスを持つことで、バスＡはアドレス・バス３．
データ・バス４．コントロールバス５より成り、バスＢ
はアドレス・バス１０．データ・バス１１．コントロー
ルバス１２より戒る。ＢＩＵ２．メモリ装Ｗ６　、入出
力装置７は２セツトのバスに対してそれぞれ接続される
。

第２図はこの発明の第２の実施例によるマイクロコンピ
ュータの構成を示すブロック図であり、アドレス・バス
３をバスＡとバスＢで共有している点が上記第１の実施
例と異なる。

第１図に示したこの発明によるマイクロコンピュータの
動作について説明する。

従来技術の問題点として指摘した例として、ＣＰＵＩに
おいて第１にメモリ６にデータをライトする命令か、第
２に入出力装置７にデータをライトする命令が実行され
る場合を考える。第１の命令の実行によってＣＰＵＩが
アドレス信号及びデータをＢＩＵ２へ転送すると、ＢＩ
Ｕ２はバスＡを使ってメモリ６上の指定された番地にデ
ータを書き込む動作を実行する。一方、第１の命令の実
行を終えるとＣＰＵＩはただちに次の第２の命令の実行
に移り、再びアドレス信号及びデータをＢＩＵ２へ転送
する。ＢＩＵ２は第１の命令に伴うメモリ６へのデータ
ライトをまだ完了していなくてもハスＢの方が使用でき
る状態にあればこれを使って第２の命令の実行に伴う入
出力装置７へのデータライトを実行する。ＢＩＵ２がバ
スを介してメモリ６あるいは入出力装置７との間でデー
タ転送する速度がｃｐｕｉの動作速度の１／２程度であ
れば、ひき続いてＣＰＵＩにおいてデータをリード・ラ
イトする命令が実行されても、この時には第１の命令に
よるデータのライトは終了しており、バスＡが使用可能
となる。

以上のように２セツトのバスを用意しこれを並列に動作
させることにより、ＣＰＵは従来のように待たされるこ
となく高速に命令を実行することができる。

次に第２図に示した第２の実施例の動作について説明す
る。この実施例においては、アドレス・バス３を時分割
に使用することによってバスＡとバスＢで共有する。

また、この実施例においては、上記共有されたアドレス
・バス上の信号を分離するためにコントロールバスとし
て従来のデータのリードかライトかを示す信号（Ｒ／Ｗ
）及びデータのリード・ライトのタイごングを示す信号
（Ｅ）の他に、アドレスをラッチするタイごングを示す
信号（ＡＬＥ）を設ける。第３図はこの実施例において
ＣＰＵＩで第１にメモリ６にデータをライトする命令が
、第２に入出力装置７にデータをライトする命令が実行
された場合のタイミングチャートを示す。

第３図において、φはマイクロコンピュータを動作させ
る基本クロックで、ＣＰＵＩはこのクロックの１サイク
ルで１つの命令を実行できるものとし、一方ＢＩＵ２が
バスＡあるいはＢを介してメモリ装置６あるいは入出力
装置７とデータ転送を行なうには上記クロックの２サイ
クルを必要とするケースについて考える。まず図中１３
のサイクルにおいてＣＰＵＩで第１のライト命令が実行
されるとこのサイクル中にＣＰＵＩはアドレス信号■と
データ■をＢＩＵ２へ転送する。これを受は取ったＢＪ
Ｕ２は次の１４のサイクルで上記アドレス信号のをアド
レス・バス３に出力するとともに、バスＡのコントロー
ルバス５のＡＬＥ（８号を図に示すようなタイミングで
出力する。メモリ６はこのサイクル中に上記アドレスの
をデコードして自分がアクセスされたことを検知したな
らば、上記ＡＬＥ信号によって上記アドレスのをランチ
してメモリ６内ではアドレスのが保持される。次に１５
のサイクルにおいてＢＩＵ２は上記データのをバスＡの
データ・バス４に出力するとともに、バスＡのコントロ
ールバス５のＥ信号をＬ°にしてデータの書き込みを指
示すると、前の１４のサイクルでアドレスのをランチし
ているメモリ６はその指定する番地に上記データのを書
き込む。

一方１３のサイクルで第１のライト命令の実行を完了し
たＣＰＵＬは１４のサイクルで第２のライト命令を実行
し、このサイクル中に入出力装置７を示すアドレス信号
■と上記入出力装置にライトするデータ■をＢＩＵ２へ
転送する。これを受は取ったＢＩＵ２は、バスＡは現在
使用中であるのでバスＢを使うことを選択し、次の１５
のサイクルにおいてアドレス・バス３に上記アドレス信
号■を出力するとともにバスＢのコントロールバス１２
のＡＬＥ信号を図に示すようなタイミングで出力する。

入出力装置７はこのサイクル中に上記アドレス■をデコ
ードして自分がアクセスされたことを検知したならば、
上記ＡＬＥ信号によって上記アドレス■をラッチして入
出力装置７内ではアドレス■が保持される。

次に１６のサイクルにおいてＢＩＵ２は上記データ■を
ハスＢのデータ・バス１１に出力するとともにバスＢの
コントロールバス１２のＥ（８号を“Ｌｏにしてデータ
の書き込みを指示すると前の０ １５のサイクルでアドレス■をラッチしている入出力装
置７はその指定された所に上記データ■を書き込む。さ
らにひき続いて１５のサイクルにおいてＣＰＵＩがデー
タをリード・ライトする命令を実行してもこの時には第
１の命令によるデータのライトは終了しておりバスＡが
使用可能となる。

以上のようにこの実施例においてもＣＰＵは従来のよう
に待たされることなく高速に命令を実行することができ
るうえに、アドレス・バスを２つのバスセットにおいて
も共有できるのでチップ上のパターン面積の縮少も実現
できる。

〔発明の効果〕

以上のようにこの発明におけるマイクロコンピュータで
は、アドレス・バス、データ・バス、コントロールバス
を複数セット設けて、バスを介してＢＩＵとメモリ装置
あるいは入出力装置等との間でのデータ転送が並列して
行えるようにしたため、上記バスを介してのデータ転送
がＣＰＵの命令実行速度より低速であってもＣＰＵは従
来のように待たされることなく高速に命令を実行するこ
１ とができる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるマイクロコンピ
ュータの構成を示すブロック図、第２図はこの発明の第
２の実施例によるマイクロコンピュータの構成を示すブ
ロック図、第３図は上記第ンピュータの構成を示すブロ
ック図である。 １はＣＰＵ、２はＢＩＵ、３．１０はアドレス・バス、
４，１１はデータ・バス、５．１２はコントロールバス
、６はメモリ、７は入出力装置、８はアドレス・ライン
、９はデータ・ラインである。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）中央演算処理装置、メモリ装置、入出力装置、周
   辺装置を備えたマイクロコンピュータにおいて、 上記中央演算処理装置、メモリ装置、入出力装置、周辺
   装置を共通に接続するアドレス・バス、データ・バス、
   および制御バスのうち少なくとも１つを複数セット持ち
   、上記各装置間のデータ転送を並列に行なうことを特徴
   とするマイクロコンピュータ。
2. （２）上記アドレス・バスを時分割に使用することによ
   って少なくとも２セット以上のデータ・バス、制御バス
   に対し、上記アドレス・バスを共有するようにしたこと
   を特徴とする特許請求の範囲第１項に記載のマイクロコ
   ンピュータ。