JPH01107295A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH01107295A JPH01107295A JP62265786A JP26578687A JPH01107295A JP H01107295 A JPH01107295 A JP H01107295A JP 62265786 A JP62265786 A JP 62265786A JP 26578687 A JP26578687 A JP 26578687A JP H01107295 A JPH01107295 A JP H01107295A
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- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明は、表示装置に係り、特に、表示メモリのメモリ
間転送に好適なメモリ制御装置に関する。
間転送に好適なメモリ制御装置に関する。
【従来の技術１
従来、表示メモリにおいて、その第１領域のデータと第
２領域のデータとの論理演算を行ない、その結果を再び
第２領域に書込む動作は、論理演算付メモリ転送として
知られている。
２領域のデータとの論理演算を行ない、その結果を再び
第２領域に書込む動作は、論理演算付メモリ転送として
知られている。
この論理演算付メモリ転送を行なうには、特開昭６０−
１７６０９１号に記載のように、２個のカラーレジスタ
と論理演算回路とを用いる手法がある。その動作を第３
図のフローチャートおよび第４図ないし第６図の説明図
を参照して簡単に述べる。
１７６０９１号に記載のように、２個のカラーレジスタ
と論理演算回路とを用いる手法がある。その動作を第３
図のフローチャートおよび第４図ないし第６図の説明図
を参照して簡単に述べる。
第４図ないし第６図は、第３図の処理フローを回路での
データの流れとして表わしたものである。この回路は、
中央処理装置（ＣＰＵ）１０１、このＣＰ Ｕ １０１
にバス１０６を介して接続された第１および第２レジス
タ１０２．１０３、この両レジスタの出力を受ける論理
演算回路（ＡＬＵ）１０４、このＡＬ Ｕ １０４およ
び第１、第２レジスタ１０２．１０３にバス１０７を介
して接続された表示メモリ（ＶＲＡＭ）１０５からなる
。
データの流れとして表わしたものである。この回路は、
中央処理装置（ＣＰＵ）１０１、このＣＰ Ｕ １０１
にバス１０６を介して接続された第１および第２レジス
タ１０２．１０３、この両レジスタの出力を受ける論理
演算回路（ＡＬＵ）１０４、このＡＬ Ｕ １０４およ
び第１、第２レジスタ１０２．１０３にバス１０７を介
して接続された表示メモリ（ＶＲＡＭ）１０５からなる
。
第３図の処理フローは次のようになる。
１）、まず、Ｖ ＲＡ Ｍ １０５上の第１領域のデー
タを第２レジスタ１０２に読込む（第４図）。
タを第２レジスタ１０２に読込む（第４図）。
２）、次に、Ｖ ＲＡ Ｍ １０５上の第２のデータを
第２レジスタ１０３に読込む（第５図）。
第２レジスタ１０３に読込む（第５図）。
３）、各レジスタ１０２．１０３に保持しているデータ
なＡ Ｌ Ｕ １０４で論理演算を行ない、その結果を
再び第２領域に書込む（第６図）。
なＡ Ｌ Ｕ １０４で論理演算を行ない、その結果を
再び第２領域に書込む（第６図）。
［発明が解決しようとする問題点］
上記従来技術て、論理演算付メモリ転送を行なうには、
２回のメモリからレジスタへのデータ読出、１回のメモ
リへのデータ書込および転送回数に達したか否かを判断
する分岐命令を実行しなければならない。インテル社製
のＣＰＵ−１８０２８６では、メモリ転送を高速に行な
う命令ＭＯＶＳ（ストリンク転送命令）かある。ところ
が、従来技術では上記ＭＯＶＳ命全て論理演算付メモリ
転送を行なうことばてきない。それは、ＭＯＶＳ命令は
、ＣＰＵへのメモリデータの読出とメモリへの書込とい
う２回のメモリアクセスで転送を行なうため、メモリア
クセスを３回行なう論理演算付メモリ転送には使用でき
ない。そのため、論理演算付メモリ転送は、論理演算な
しメモリ転送に比べ、転送に時間がかかるという問題が
あった。
２回のメモリからレジスタへのデータ読出、１回のメモ
リへのデータ書込および転送回数に達したか否かを判断
する分岐命令を実行しなければならない。インテル社製
のＣＰＵ−１８０２８６では、メモリ転送を高速に行な
う命令ＭＯＶＳ（ストリンク転送命令）かある。ところ
が、従来技術では上記ＭＯＶＳ命全て論理演算付メモリ
転送を行なうことばてきない。それは、ＭＯＶＳ命令は
、ＣＰＵへのメモリデータの読出とメモリへの書込とい
う２回のメモリアクセスで転送を行なうため、メモリア
クセスを３回行なう論理演算付メモリ転送には使用でき
ない。そのため、論理演算付メモリ転送は、論理演算な
しメモリ転送に比べ、転送に時間がかかるという問題が
あった。
本発明の目的は、論理演算付メモリ転送を高速に行なう
ことにある。
ことにある。
［問題点を解決するための手段ｌ
上記目的を達成するために、本発明は、第１Ａ図に示す
ように、 中央処理装置と、表示メモリから読出されたデータを保
持する第１および第２レジスタと、該第１および第２レ
ジスタの内容の論理演算を行なう論理演算回路とを有し
、該論理演算結果を前記表示メモリに書込む表示制御装
置において、前記表示メモリの制御手段と、 該制御手段の動作モードを保持するモード保持手段と、 前記表示メモリから読出されたデータを前記第１および
第２レジスタに選択的に取込ませる選択手段とを備え、 前記モード保持手段の出力が前記論理演算付メモリ転送
モードを示す場合、前記制御手段は、前記中央処理装置
からメモリ書込指令を受けたとき、まず、前記表示メモ
リへリード信号を与えて前記第２領域のデータを前記第
２レジスタに読出した後、前記表示メモリへ前記論理演
算回路の論理演算結果を書込むライト信号を与えること
を特徴とするものである。
ように、 中央処理装置と、表示メモリから読出されたデータを保
持する第１および第２レジスタと、該第１および第２レ
ジスタの内容の論理演算を行なう論理演算回路とを有し
、該論理演算結果を前記表示メモリに書込む表示制御装
置において、前記表示メモリの制御手段と、 該制御手段の動作モードを保持するモード保持手段と、 前記表示メモリから読出されたデータを前記第１および
第２レジスタに選択的に取込ませる選択手段とを備え、 前記モード保持手段の出力が前記論理演算付メモリ転送
モードを示す場合、前記制御手段は、前記中央処理装置
からメモリ書込指令を受けたとき、まず、前記表示メモ
リへリード信号を与えて前記第２領域のデータを前記第
２レジスタに読出した後、前記表示メモリへ前記論理演
算回路の論理演算結果を書込むライト信号を与えること
を特徴とするものである。
前記制御手段は、好ましくは、前記中央処理装置からメ
モリ書込指令を受けたとき、前記中央処理装置に対して
ウェイト信号を出力する。
モリ書込指令を受けたとき、前記中央処理装置に対して
ウェイト信号を出力する。
【作用１
本発明によるメモリ制御装置では、上記制御手段は１表
示メモリの第１領域から第２領域への論理演算付メモリ
転送を実行する場合、中央処理装置からメモリ書込指令
を受けたとき、まず、表示メモリへリード信号を与え第
２領域のデータを第２レジスタに読出した後、表示メモ
リへ論理演算回路の論理演算結果を書込むためのライト
信号を与えるので、中央処理装置からのメモリ書込指令
によりメモリの読出と書込を連続して行なうことができ
る。
示メモリの第１領域から第２領域への論理演算付メモリ
転送を実行する場合、中央処理装置からメモリ書込指令
を受けたとき、まず、表示メモリへリード信号を与え第
２領域のデータを第２レジスタに読出した後、表示メモ
リへ論理演算回路の論理演算結果を書込むためのライト
信号を与えるので、中央処理装置からのメモリ書込指令
によりメモリの読出と書込を連続して行なうことができ
る。
したがって、本発明によれば、論理演算付メモリ転送に
おいて、第１領域のデータを第２レジスタに読込む動作
を中央処理装置からのメモリ読出指令により行ない、次
の第２領域のデータを第２レジスタに読込み１両レジス
タの内容の論理演算結果を第２領域に書込む動作を中央
処理総理からのメモリ書込指令により行なうことができ
る。これは、論理演算付メモリ転送を従来のメモリ転送
命令１命全て実行できることを意味する。
おいて、第１領域のデータを第２レジスタに読込む動作
を中央処理装置からのメモリ読出指令により行ない、次
の第２領域のデータを第２レジスタに読込み１両レジス
タの内容の論理演算結果を第２領域に書込む動作を中央
処理総理からのメモリ書込指令により行なうことができ
る。これは、論理演算付メモリ転送を従来のメモリ転送
命令１命全て実行できることを意味する。
インテル社製ｉ ８０２８６を例にとると、第１領域の
データを第ルジスタに読込む動作は、ＭＯＶ命令（例え
ば、ＭＯＶ ＡＸ、［ＳＩ］ ）に対応し、第２領域の
データを第２レジスタへ読込み両レジスタの内容の論理
演算結果を第２領域に書込む動作はＭＯＶ命令（例えば
、ＭＯＶτＤｌｌ 、ＡＸ）に対応するが、この両ＭＯ
Ｖ命令は、高速なメモリ転送命令ＭＯｖＳで表現できる
。すなわちｌ命令で論理演算付メモリ転送を実現できる
。
データを第ルジスタに読込む動作は、ＭＯＶ命令（例え
ば、ＭＯＶ ＡＸ、［ＳＩ］ ）に対応し、第２領域の
データを第２レジスタへ読込み両レジスタの内容の論理
演算結果を第２領域に書込む動作はＭＯＶ命令（例えば
、ＭＯＶτＤｌｌ 、ＡＸ）に対応するが、この両ＭＯ
Ｖ命令は、高速なメモリ転送命令ＭＯｖＳで表現できる
。すなわちｌ命令で論理演算付メモリ転送を実現できる
。
なお、本発明は、上記インテル社製ｉ ８０２８６に限
らず、同様のメモリ転送命令あるいはストリング命令（
ブロック転送命令）を有するマイクロプロセッサを採用
したシステムに適用可能である。
らず、同様のメモリ転送命令あるいはストリング命令（
ブロック転送命令）を有するマイクロプロセッサを採用
したシステムに適用可能である。
例えば、日立製作所型Ｈ１６、インテル社製１８０８６
゜ｉ ８０３８６、ナショナルセミコンダクタ社製３２
０３２等にも適用てきる。
゜ｉ ８０３８６、ナショナルセミコンダクタ社製３２
０３２等にも適用てきる。
［実施例］
以下、本発明の一実施例を第１Ｂ図、第２図により説明
する。１０１はＣＰＵである。１０２はＶＲＡ Ｍ １
０５の第１ｍ域から読出したデータを保持する第ルジス
タであり、同様に１０３はＶＲＡＭ１０５の第２領域か
ら読出したデータを保持する第２レジスタテある。また
、１０７はＶ ＲＡ Ｍ Ｎ １０５から読出したデー
タをマルチプレクサするマルチプレクサである。このマ
ルチプレクサは、制御回路１０９からの制御信号１１３
で制御する。また、モードレジスタ（モード保持手段）
１１０に転送の各種情報を保持し、その情報を信号線１
０８を介して制御回路１０９に入力する。これら各種レ
ジスタへのＣＰ Ｕ １０１からのデータ設定は、デー
タバス１０６を通して行なう。１０４は、第ルジスタ１
０２と第２レジスタ１０３の内容との論理演算を行なう
論理演算回路である。１１１は、ＣＰ Ｕ １０１から
出力するステータス信号を制御回路１０９へ伝送する信
号線である。１１２は、制御回路１０９から出力したウ
ェイト信号をＣＰ Ｕ １０１に伝送する信号線である
。ＶＲＡＭ１０５は、制御回路１０９から信号線１１４
を通して与えられる制御信号により、制御する。制御回
路１０９の内部構成は第２図に示すように、マルチプレ
クサ制御回路２０１、ウェイト制御回路２０２、メモリ
入出力制御回路２０３である。以上か未実施°例の全体
構成である。
する。１０１はＣＰＵである。１０２はＶＲＡ Ｍ １
０５の第１ｍ域から読出したデータを保持する第ルジス
タであり、同様に１０３はＶＲＡＭ１０５の第２領域か
ら読出したデータを保持する第２レジスタテある。また
、１０７はＶ ＲＡ Ｍ Ｎ １０５から読出したデー
タをマルチプレクサするマルチプレクサである。このマ
ルチプレクサは、制御回路１０９からの制御信号１１３
で制御する。また、モードレジスタ（モード保持手段）
１１０に転送の各種情報を保持し、その情報を信号線１
０８を介して制御回路１０９に入力する。これら各種レ
ジスタへのＣＰ Ｕ １０１からのデータ設定は、デー
タバス１０６を通して行なう。１０４は、第ルジスタ１
０２と第２レジスタ１０３の内容との論理演算を行なう
論理演算回路である。１１１は、ＣＰ Ｕ １０１から
出力するステータス信号を制御回路１０９へ伝送する信
号線である。１１２は、制御回路１０９から出力したウ
ェイト信号をＣＰ Ｕ １０１に伝送する信号線である
。ＶＲＡＭ１０５は、制御回路１０９から信号線１１４
を通して与えられる制御信号により、制御する。制御回
路１０９の内部構成は第２図に示すように、マルチプレ
クサ制御回路２０１、ウェイト制御回路２０２、メモリ
入出力制御回路２０３である。以上か未実施°例の全体
構成である。
次に、本実施例の動作を説明する。モードレジ ゛メタ
１１０の内容が論理演算付メモリ転送を示すとき、まず
、ＣＰ Ｕ １０１がリード動作のステータス信号（メ
モリ読出指令）を出力し、その信号を制御回路１０９が
受取る。そうすると、制御回路１０９は、Ｖ ＲＡ Ｍ
１０５に対してリード信号を、マルチプレクサ１０７
には接点切換信号を出力して、スイッチの接点なＡにし
、読出したデータを第ルジスタ１０２に保持する３以上
を１回のメモリリードサイクルで行なう。
１１０の内容が論理演算付メモリ転送を示すとき、まず
、ＣＰ Ｕ １０１がリード動作のステータス信号（メ
モリ読出指令）を出力し、その信号を制御回路１０９が
受取る。そうすると、制御回路１０９は、Ｖ ＲＡ Ｍ
１０５に対してリード信号を、マルチプレクサ１０７
には接点切換信号を出力して、スイッチの接点なＡにし
、読出したデータを第ルジスタ１０２に保持する３以上
を１回のメモリリードサイクルで行なう。
次にＣＰ Ｕ １０１が、第２領域へのライ、トスデー
タス信号（メモリ書込信号）を制御回路１０９に送ると
、制御回路１０９は、まず、ウェイト信号をＣｐ ｕ
ｔｏｔに出力して、メモリアクセス時間を引き延ばす。
タス信号（メモリ書込信号）を制御回路１０９に送ると
、制御回路１０９は、まず、ウェイト信号をＣｐ ｕ
ｔｏｔに出力して、メモリアクセス時間を引き延ばす。
次に制御回路１０９は、Ｖ ＲＡ Ｍ １０５に対して
、リード信号を与え、データの読出を行ないつつ、マル
チプレクサ１０７には、接点切換信号を出力し、スイッ
チの接点をＢにして、第２レジスタ１０３にデータを格
納する。次に、制御回路１０９は、論理演算回路１０７
で行なわれた第ルジスタ１０２、第２レジスタ１０３の
内容の論理演算の結果を第２領域へ書込む。書込動作を
終了した後、制御回路１０９は、ＣＰ Ｕ １０１に対
するウェイトを解除する。
、リード信号を与え、データの読出を行ないつつ、マル
チプレクサ１０７には、接点切換信号を出力し、スイッ
チの接点をＢにして、第２レジスタ１０３にデータを格
納する。次に、制御回路１０９は、論理演算回路１０７
で行なわれた第ルジスタ１０２、第２レジスタ１０３の
内容の論理演算の結果を第２領域へ書込む。書込動作を
終了した後、制御回路１０９は、ＣＰ Ｕ １０１に対
するウェイトを解除する。
このように、ＣＰ Ｕ １０１は見掛は上、ＶＲＡＭ１
０５へのデータ書込命令を実行するだけで、実際には読
出および書込を連続して行なうことができる。
０５へのデータ書込命令を実行するだけで、実際には読
出および書込を連続して行なうことができる。
以上、第１領域のデータと第２領域のデータとの論理演
算した結果を第２領域に書込む論理演算付メモリ転送に
おいて、従来技術てはＣＰＵか６３回のメモリアクセス
で１回のデータ転送を行なっていたのに対して、本発明
ては、見掛は上ＣＰＵの２回のメモリアクセスで１回の
データ転送を行なうことかてきる。るお、上記実施例で
は、マルチプレクサ１０７によって第１および第２レジ
スタへの入力を切換えるようにしたが、データバスを直
接両レジスタに接続して必要時に各レジスタに個別に、
データ取込のためのストローブ信号を与えるようにすれ
ば、マルチプレクサ１０７は必要ない。
算した結果を第２領域に書込む論理演算付メモリ転送に
おいて、従来技術てはＣＰＵか６３回のメモリアクセス
で１回のデータ転送を行なっていたのに対して、本発明
ては、見掛は上ＣＰＵの２回のメモリアクセスで１回の
データ転送を行なうことかてきる。るお、上記実施例で
は、マルチプレクサ１０７によって第１および第２レジ
スタへの入力を切換えるようにしたが、データバスを直
接両レジスタに接続して必要時に各レジスタに個別に、
データ取込のためのストローブ信号を与えるようにすれ
ば、マルチプレクサ１０７は必要ない。
したがって、論理演算付メモリ転送動作を一つのメモリ
転送命令（ＭＯＶＳ）を利用して実行することが可能に
なる。
転送命令（ＭＯＶＳ）を利用して実行することが可能に
なる。
［発明の効果］
本発明によれば、論理演算付メモリ転送において、高速
なメモリ転送命令を用いることがてきるので、論理演算
なしメモリ転送と同等レベルの速度てメモリ転送を行な
うことかできる。また、少ない命令て転送できるので、
プログラム量の減少が図れる。
なメモリ転送命令を用いることがてきるので、論理演算
なしメモリ転送と同等レベルの速度てメモリ転送を行な
うことかできる。また、少ない命令て転送できるので、
プログラム量の減少が図れる。
第１Ａ図は本発明の構成を示すブロック図、第１Ｂ図は
本発明の一実施例を示すブロック図、第２図は第１図の
制御回路のブロック図、第３図は従来の論理演算付デー
タ転送の処理フローを表わすフローチャート、第４図、
第５図、第６図は第３図での処理フローを回路でのデー
タの流れとして表わした説明図である。 １０１・・・ＣＰＵ １０２・・・第２レジスタ １０３・・・第２レジスタ ＶＲＡ・・・制御回路 ２０１・・・マルチプレクサ制御回路 ２０２・・・ウェイト制御回路 ２０３・・・メモリ入出力制御回路 出願人 株式会社 日 立架・作所 代理人 弁理士 富 １）和 子 第１Ａ図 第３図
本発明の一実施例を示すブロック図、第２図は第１図の
制御回路のブロック図、第３図は従来の論理演算付デー
タ転送の処理フローを表わすフローチャート、第４図、
第５図、第６図は第３図での処理フローを回路でのデー
タの流れとして表わした説明図である。 １０１・・・ＣＰＵ １０２・・・第２レジスタ １０３・・・第２レジスタ ＶＲＡ・・・制御回路 ２０１・・・マルチプレクサ制御回路 ２０２・・・ウェイト制御回路 ２０３・・・メモリ入出力制御回路 出願人 株式会社 日 立架・作所 代理人 弁理士 富 １）和 子 第１Ａ図 第３図
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、表示メモリから読出されたデータ
を保持する第１および第２レジスタと、該第１および第
２レジスタの内容の論理演算を行なう論理演算回路とを
有し、該論理演算結果を前記表示メモリに書込む表示制
御装置において、 前記表示メモリの制御手段と、 該制御手段の動作モードを保持するモード保持手段と、 前記表示メモリから読出されたデータを前記第１および
第２レジスタに選択的に取込ませる選択手段とを備え、 前記モード保持手段の出力が前記論理演算付メモリ転送
モードを示す場合、前記制御手段は、前記中央処理装置
からメモリ書込指令を受けたとき、まず、前記表示メモ
リへリード信号を与えて前記第２領域のデータを前記第
２レジスタに読出した後、前記表示メモリへ前記論理演
算回路の論理演算結果を書込むライト信号を与えること
を特徴とするメモリ制御装置。 ２、前記制御手段は、前記中央処理装置か らメモリ書込指令を受けたとき、前記中央処理装置に対
してウェイト信号を出力する特許請求の範囲第１項記載
のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265786A JPH01107295A (ja) | 1987-10-21 | 1987-10-21 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265786A JPH01107295A (ja) | 1987-10-21 | 1987-10-21 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107295A true JPH01107295A (ja) | 1989-04-25 |
Family
ID=17422023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265786A Pending JPH01107295A (ja) | 1987-10-21 | 1987-10-21 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353403A (en) * | 1991-03-22 | 1994-10-04 | Hitachi Chubu Software, Ltd. | Graphic display processing apparatus and method for improving the speed and efficiency of a window system |
-
1987
- 1987-10-21 JP JP62265786A patent/JPH01107295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353403A (en) * | 1991-03-22 | 1994-10-04 | Hitachi Chubu Software, Ltd. | Graphic display processing apparatus and method for improving the speed and efficiency of a window system |
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