JPH05281290A - 記憶回路を共用するｉｃテスタのデータ転送回路 - Google Patents
記憶回路を共用するｉｃテスタのデータ転送回路Info
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- JPH05281290A JPH05281290A JP4103690A JP10369092A JPH05281290A JP H05281290 A JPH05281290 A JP H05281290A JP 4103690 A JP4103690 A JP 4103690A JP 10369092 A JP10369092 A JP 10369092A JP H05281290 A JPH05281290 A JP H05281290A
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Abstract
(57)【要約】
【目的】 演算専用プロセッサを測定系に内蔵させるこ
とによって測定系の記憶回路を共用する。 【構成】 Ａ／Ｄ変換器３はアナログ入力を入力とし、
記憶回路２はＡ／Ｄ変換器３の出力データを入力とす
る。演算専用プロセッサ１は記憶回路２のデータを入力
とし、アドレスを記憶回路２に出力する。同期回路４は
Ａ／Ｄ変換器３と記憶回路２に同期信号を出力する。
とによって測定系の記憶回路を共用する。 【構成】 Ａ／Ｄ変換器３はアナログ入力を入力とし、
記憶回路２はＡ／Ｄ変換器３の出力データを入力とす
る。演算専用プロセッサ１は記憶回路２のデータを入力
とし、アドレスを記憶回路２に出力する。同期回路４は
Ａ／Ｄ変換器３と記憶回路２に同期信号を出力する。
Description
【０００１】
【産業上の利用分野】アナログ回路とディジタル回路が
混在するＩＣテスタにおいて、アナログ、ディジタルそ
れぞれの測定系に演算専用プロセッサを内蔵させること
により、データの転送時間省略によるスループット向上
と、デバイスの応答に基づいて、装置からの入力信号を
制御する閉ループ的な制御ができる記憶回路を共用する
ＩＣテスタのデータ転送回路についてのものである。
混在するＩＣテスタにおいて、アナログ、ディジタルそ
れぞれの測定系に演算専用プロセッサを内蔵させること
により、データの転送時間省略によるスループット向上
と、デバイスの応答に基づいて、装置からの入力信号を
制御する閉ループ的な制御ができる記憶回路を共用する
ＩＣテスタのデータ転送回路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるデータ転送回路の
構成を図４により説明する。図４の１０はアナログ測定
系、２０はディジタル測定系、３０は制御用処理装置、
４０は高速演算処理装置、５０は制御用バス、６０は高
速データ転送バスである。図４の信号処理は、すべて数
値演算に置き換えられるように、アナログ測定系では、
Ａ／Ｄ変換器やＤ／Ａ変換器でアナロク・ディジタル信
号間が変換される。この場合、積和演算などを数多く実
行する必要があるので、高速演算処理装置４０が用意さ
れており、同時にこの演算装置へ測定系より多量のデー
タを高速に転送するために、高速データ転送用バス６０
で相互に接続される。
構成を図４により説明する。図４の１０はアナログ測定
系、２０はディジタル測定系、３０は制御用処理装置、
４０は高速演算処理装置、５０は制御用バス、６０は高
速データ転送バスである。図４の信号処理は、すべて数
値演算に置き換えられるように、アナログ測定系では、
Ａ／Ｄ変換器やＤ／Ａ変換器でアナロク・ディジタル信
号間が変換される。この場合、積和演算などを数多く実
行する必要があるので、高速演算処理装置４０が用意さ
れており、同時にこの演算装置へ測定系より多量のデー
タを高速に転送するために、高速データ転送用バス６０
で相互に接続される。
【０００３】次に、図４の処理の例を図５により説明す
る。図５の１０ＡはＡ／Ｄ変換器、１０Ｂと４０Ａは記
憶回路である。例えば被試験回路のアナログ出力信号を
アナログ測定系１０のＡ／Ｄ変換器１０Ａに入力し、Ａ
／Ｄ変換器１０Ａのディジタル信号を記憶回路１０Ｂに
書き込む。次に高速データ転送バス６０を経由して高速
演算処理装置４０に転送する。
る。図５の１０ＡはＡ／Ｄ変換器、１０Ｂと４０Ａは記
憶回路である。例えば被試験回路のアナログ出力信号を
アナログ測定系１０のＡ／Ｄ変換器１０Ａに入力し、Ａ
／Ｄ変換器１０Ａのディジタル信号を記憶回路１０Ｂに
書き込む。次に高速データ転送バス６０を経由して高速
演算処理装置４０に転送する。
【０００４】
【発明が解決しようとする課題】処理装置は、各測定系
のデータを入出力するための記憶回路を備えており、処
理の前後には各測定系に対し、転送動作をする。図５の
構成では、記憶回路１０Ｂ・４０Ａ間の転送が必要であ
り、データ量が多くなると転送に要する時間、すなわち
バスの性能が問題となる。そして、各測定系には必ず専
用バス回路を備えることが条件となり、装置の性能にお
いても演算装置の処理速度の他に、バスの転送速度を考
慮しなければならない。
のデータを入出力するための記憶回路を備えており、処
理の前後には各測定系に対し、転送動作をする。図５の
構成では、記憶回路１０Ｂ・４０Ａ間の転送が必要であ
り、データ量が多くなると転送に要する時間、すなわち
バスの性能が問題となる。そして、各測定系には必ず専
用バス回路を備えることが条件となり、装置の性能にお
いても演算装置の処理速度の他に、バスの転送速度を考
慮しなければならない。
【０００５】また、Ａ／Ｄ変換器の遷移点電圧の測定な
どでは、被試験回路に入力されるアナログ電圧を出力デ
ィジタルコードの結果によって制御する試験方法が用い
られるが、図４のバス構造では情報を転送しなければな
らないので、リアルタイムな制御ができない。
どでは、被試験回路に入力されるアナログ電圧を出力デ
ィジタルコードの結果によって制御する試験方法が用い
られるが、図４のバス構造では情報を転送しなければな
らないので、リアルタイムな制御ができない。
【０００６】この発明は、アナログ回路とディジタル回
路の混在するＩＣテスタで用いられている、高速データ
転送バスによる測定系と演算装置間のデータ転送法や、
測定系相互間の接続について検討を加え、効率的なデー
タ転送と、リアルタイムに閉ループ制御のできる接続方
法の実現を目的とする。
路の混在するＩＣテスタで用いられている、高速データ
転送バスによる測定系と演算装置間のデータ転送法や、
測定系相互間の接続について検討を加え、効率的なデー
タ転送と、リアルタイムに閉ループ制御のできる接続方
法の実現を目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、第１の発明では、アナログ入力を入力とするＡ／Ｄ
変換器３と、Ａ／Ｄ変換器３の出力データを入力とする
記憶回路２と、記憶回路２のデータを入力とし、アドレ
スを記憶回路２に出力する演算専用プロセッサ１と、Ａ
／Ｄ変換器３と記憶回路２に同期信号とアドレスを出力
する同期回路４とを備える。第２の発明では、割込信号
と入力データを入力とする演算専用プロセッサ１と、演
算専用プロセッサ１からデータとアドレスを入力する記
憶回路２と、記憶回路２の出力を入力とするＤ／Ａ変換
器５と、記憶回路２に同期信号を出力する同期回路４と
を備える。
め、第１の発明では、アナログ入力を入力とするＡ／Ｄ
変換器３と、Ａ／Ｄ変換器３の出力データを入力とする
記憶回路２と、記憶回路２のデータを入力とし、アドレ
スを記憶回路２に出力する演算専用プロセッサ１と、Ａ
／Ｄ変換器３と記憶回路２に同期信号とアドレスを出力
する同期回路４とを備える。第２の発明では、割込信号
と入力データを入力とする演算専用プロセッサ１と、演
算専用プロセッサ１からデータとアドレスを入力する記
憶回路２と、記憶回路２の出力を入力とするＤ／Ａ変換
器５と、記憶回路２に同期信号を出力する同期回路４と
を備える。
【０００８】次に、第１の発明によるＩＣテスタのデー
タ転送回路の構成を図１により説明する。図１の１は演
算専用プロセッサ、２は記憶回路、３はＡ／Ｄ変換器、
４は同期回路である。記憶回路２は演算専用プロセッサ
１のアドレス空間上に配置された記憶回路であるととも
に、Ａ／Ｄ変換器３の出力結果を記憶するデュアルポー
トメモリである。デュアルポートメモリは２つの入出力
回路から独立したアクセスができる記憶回路である。同
期回路４はＡ／Ｄ変換器３から記憶回路２に出力結果を
書き込むときに、同期やアドレス発生等を行う。
タ転送回路の構成を図１により説明する。図１の１は演
算専用プロセッサ、２は記憶回路、３はＡ／Ｄ変換器、
４は同期回路である。記憶回路２は演算専用プロセッサ
１のアドレス空間上に配置された記憶回路であるととも
に、Ａ／Ｄ変換器３の出力結果を記憶するデュアルポー
トメモリである。デュアルポートメモリは２つの入出力
回路から独立したアクセスができる記憶回路である。同
期回路４はＡ／Ｄ変換器３から記憶回路２に出力結果を
書き込むときに、同期やアドレス発生等を行う。
【０００９】演算専用プロセッサ１は、装置全体を制御
する制御用処理装置からの命令に基づき、従来の高速演
算処理装置と同様の処理を実行する他に、一般的プロセ
ッサと同じ割込み機構を用いて、他の入力情報に基づき
測定系をリアルタイムに制御することができる。
する制御用処理装置からの命令に基づき、従来の高速演
算処理装置と同様の処理を実行する他に、一般的プロセ
ッサと同じ割込み機構を用いて、他の入力情報に基づき
測定系をリアルタイムに制御することができる。
【００１０】次に、第２の発明によるＩＣテスタのデー
タ転送回路の構成を図２により説明する。図２の５はＤ
／Ａ変換器、６は割込制御信号、７は入力データであ
り、入力ポートに接続されている。その他は図１と同じ
ものである。割込信号６が発生すると、演算専用プロセ
ッサ１は入力ポートからデータを取り込み、その内容に
基づきＤ／Ａ変換器５を制御する。例えば、Ａ／Ｄ変換
器の遷移点電圧を測定する場合は、被試験デバイスの入
力電圧を出力コードが切替わる点に移動させる必要があ
るが、割込信号６、入力データ７を経由させれば、閉ル
ープ的制御を行うことができる。
タ転送回路の構成を図２により説明する。図２の５はＤ
／Ａ変換器、６は割込制御信号、７は入力データであ
り、入力ポートに接続されている。その他は図１と同じ
ものである。割込信号６が発生すると、演算専用プロセ
ッサ１は入力ポートからデータを取り込み、その内容に
基づきＤ／Ａ変換器５を制御する。例えば、Ａ／Ｄ変換
器の遷移点電圧を測定する場合は、被試験デバイスの入
力電圧を出力コードが切替わる点に移動させる必要があ
るが、割込信号６、入力データ７を経由させれば、閉ル
ープ的制御を行うことができる。
【００１１】
【実施例】次に、この発明による実施例の構成図を図３
により説明する。図３は図１と図２をディジタル・アナ
ログ回路が混在するＩＣテスタに応用したものである。
１０はアナログ測定系で、図１と図２で示した方法によ
り構成され、アナログ信号を処理する。Ａ／Ｄ変換器１
１に入力されたアナログ信号はＡ／Ｄ変換され、同期回
路１５によるタイミングに基づきディジタル値として記
憶回路１３に書き込まれる。記憶回路１３は演算専用プ
ロセッサ１６のメモリ空間上に配置されており、書き込
まれたデータをすぐに処理することができる。記憶回路
１４も同様に、演算専用プロセッサ１６のメモリ空間上
に配置されており、計算処理されたデータは同期回路１
５によるタイミングに基づき、Ｄ／Ａ変換器１２に出力
することができる。図３では記憶回路１３・１４が１個
のプロセッサのメモリ空間上に配置されているが、それ
ぞれ別の演算専用プロセッサに接続してもよい。
により説明する。図３は図１と図２をディジタル・アナ
ログ回路が混在するＩＣテスタに応用したものである。
１０はアナログ測定系で、図１と図２で示した方法によ
り構成され、アナログ信号を処理する。Ａ／Ｄ変換器１
１に入力されたアナログ信号はＡ／Ｄ変換され、同期回
路１５によるタイミングに基づきディジタル値として記
憶回路１３に書き込まれる。記憶回路１３は演算専用プ
ロセッサ１６のメモリ空間上に配置されており、書き込
まれたデータをすぐに処理することができる。記憶回路
１４も同様に、演算専用プロセッサ１６のメモリ空間上
に配置されており、計算処理されたデータは同期回路１
５によるタイミングに基づき、Ｄ／Ａ変換器１２に出力
することができる。図３では記憶回路１３・１４が１個
のプロセッサのメモリ空間上に配置されているが、それ
ぞれ別の演算専用プロセッサに接続してもよい。
【００１２】２０はディジタル測定系で、パタン記憶回
路２１、パタン制御回路２２の部分を除けば、アナログ
測定系１０の記憶回路、演算専用プロセッサと同じ構成
で処理を実行する。パタン記憶回路２１とパタン制御回
路２２は従来のディジタル集積回路の自動試験装置に内
蔵されているものと同じで、ディジタル系の試験に必要
なハードウェアである。
路２１、パタン制御回路２２の部分を除けば、アナログ
測定系１０の記憶回路、演算専用プロセッサと同じ構成
で処理を実行する。パタン記憶回路２１とパタン制御回
路２２は従来のディジタル集積回路の自動試験装置に内
蔵されているものと同じで、ディジタル系の試験に必要
なハードウェアである。
【００１３】また、アナログ測定系１０とディジタル測
定系２０は、閉ループ的制御ができる接続１７・１８を
備えており、デバイスからのディジタル的な応答をアナ
ログ系の演算専用プロセッサ１６に入力し、その結果に
基づいてＤ／Ａ変換器からの出力を変更し、デバイスの
入力を制御することができる。デバイスからの応答は、
入力ポート１７によりプロセッサ１６に入力され、プロ
セッサは割込み信号１８の要求に基づき、入力ポート１
７からの入力データを取り込むタイミングを制御され
る。割込み信号１８は、パタン制御回路２２から発生さ
れるが、あらかじめデータの取り込みタイミングに合せ
て、マイクロコードを記述することにより、デバイスの
応答を正しく読み込むことができる。
定系２０は、閉ループ的制御ができる接続１７・１８を
備えており、デバイスからのディジタル的な応答をアナ
ログ系の演算専用プロセッサ１６に入力し、その結果に
基づいてＤ／Ａ変換器からの出力を変更し、デバイスの
入力を制御することができる。デバイスからの応答は、
入力ポート１７によりプロセッサ１６に入力され、プロ
セッサは割込み信号１８の要求に基づき、入力ポート１
７からの入力データを取り込むタイミングを制御され
る。割込み信号１８は、パタン制御回路２２から発生さ
れるが、あらかじめデータの取り込みタイミングに合せ
て、マイクロコードを記述することにより、デバイスの
応答を正しく読み込むことができる。
【００１４】
【発明の効果】この発明によれば、演算専用プロセッサ
を測定系に内蔵させることによって測定系の記憶回路を
共用することができるので、記憶回路間のデータ転送は
必要なくなり、スループットの向上が図れる。また、内
蔵させたプロセッサの割込み機構を利用し、ディジタル
測定系からデバイスの出力応答を直接プロセッサに入力
することにより、従来装置では実行できなかった閉ルー
プ的制御ができる。
を測定系に内蔵させることによって測定系の記憶回路を
共用することができるので、記憶回路間のデータ転送は
必要なくなり、スループットの向上が図れる。また、内
蔵させたプロセッサの割込み機構を利用し、ディジタル
測定系からデバイスの出力応答を直接プロセッサに入力
することにより、従来装置では実行できなかった閉ルー
プ的制御ができる。
【図１】第１の発明によるＩＣテスタのデータ転送回路
の構成図である。
の構成図である。
【図２】第１の発明によるＩＣテスタのデータ転送回路
の構成図である。
の構成図である。
【図３】この発明による実施例の構成図である。
【図４】従来技術によるＩＣテスタのデータ転送回路の
構成図である。
構成図である。
【図５】図４の処理の例を示す図である。
１ 演算専用プロセッサ ２ 記憶回路 ３ Ａ／Ｄ変換器 ４ 同期回路 ５ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 アナログ入力を入力とするＡ／Ｄ変換器
(3) と、 Ａ／Ｄ変換器(3) の出力データを入力とする記憶回路
(2) と、 記憶回路(2) のデータを入力とし、アドレスを記憶回路
(2) に出力する演算専用プロセッサ(1) と、 Ａ／Ｄ変換器(3) と記憶回路(2) に同期信号とアドレス
を出力する同期回路(4) とを備えることを特徴とする記
憶回路を共用するＩＣテスタのデータ転送回路。 - 【請求項２】 割込信号(6) と入力データ(7) を入力と
する演算専用プロセッサ(1) と、 演算専用プロセッサ(1) からデータとアドレスを入力す
る記憶回路(2) と、 記憶回路(2) の出力を入力とするＤ／Ａ変換器(5) と、 記憶回路(2) に同期信号を出力する同期回路(4) とを備
えることを特徴とする記憶回路を共用するＩＣテスタの
データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103690A JPH05281290A (ja) | 1992-03-30 | 1992-03-30 | 記憶回路を共用するｉｃテスタのデータ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103690A JPH05281290A (ja) | 1992-03-30 | 1992-03-30 | 記憶回路を共用するｉｃテスタのデータ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281290A true JPH05281290A (ja) | 1993-10-29 |
Family
ID=14360780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103690A Pending JPH05281290A (ja) | 1992-03-30 | 1992-03-30 | 記憶回路を共用するｉｃテスタのデータ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05281290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007285737A (ja) * | 2006-04-13 | 2007-11-01 | Yokogawa Electric Corp | 半導体検査装置 |
-
1992
- 1992-03-30 JP JP4103690A patent/JPH05281290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007285737A (ja) * | 2006-04-13 | 2007-11-01 | Yokogawa Electric Corp | 半導体検査装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |