JP2558902B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 並列動作を行うことができるように構成されたシング
ルチップマイクロコントローラ等においてユーザプログ
ラムを開発する場合に使用される半導体集積回路装置に
関し、 評価回路専用の外部ピンの増加を招くことなく、監視
もれのない状態での評価と、実時間動作での評価とを実
行し、緻密な評価を行うことができるようにすることを
目的とし、 制御部と、該制御部によってその動作が制御される複
数の被制御部とを設け、該複数の被制御部を順次、単独
に動作させると共に、前記制御部と、前記複数の被制御
部のうち、動作中の被制御部との間で送受される内容を
評価システムに転送する単独動作モードと、前記複数の
被制御部を並列動作させると共に、前記制御部と前記複
数の被制御部のうち、優先度の高い被制御部との間で送
受される内容を前記評価システムに転送する並列動作モ
ードとを実行できるように構成する。

［産業上の利用分野］ 本発明は、並列動作を行うことができるように構成さ
れたシングルチップマイクロコントローラ（以下、マイ
コンという）等においてユーザプログラムを開発する場
合に使用される半導体集積回路装置（以下、LSIとい
う）に関する。

一般に、マイコンは、その高速化を図るため、並列動
作を行うことができるように構成される。例えば、命令
メモリに対するフェッチと、データメモリに対するライ
ト又はリードとを同時に行うことができるように構成さ
れる。かかるマイコンにおいて、ユーザプログラムの開
発は、評価用のマイコンを用いたデバッグを通して行わ
れる。

［従来の技術］ 従来、この種、評価用マイコンとして、第４図に評価
システムと共に、その要部のブロック回路図を示すよう
なものが提案されている。

図中、１は評価システム、２は評価用マイコン、３は
評価システム１と評価用マイコン２の内部回路との接続
を図るインタフェース（以下、評価システムインタフェ
ースという）、４は制御部をなす中央処理装置（以下、
CPUという）、５はCPU4によってその動作が制御される
命令メモリ、６は同じくCPU4によってその動作が制御さ
れるデータメモリ、７は所定のアドレスが格納される監
視レジスタ、８はCPU4からデータメモリ６に供給される
アドレスと監視レジスタ７に格納されたアドレスとの同
一、不同一を比較してその比較結果を比較信号として出
力するアドレス比較回路である。

かかる従来の評価用マイコン２においては、次に述べ
るような動作を通してプログラムの評価が行われる。

即ち、まず、評価システム１から評価システムインタ
フェース３を介してCPU4に対して動作開始信号が供給さ
れる。すると、CPU4は、第５図にタイムチャートを示す
ように、命令メモリ５及びデータメモリ６を並列動作
（実時間動作）させる。他方、評価システムインタフェ
ース３は、CPU4から命令メモリ５に対して供給されるア
ドレス及び命令メモリ５から読み出されるデータを実時
間で評価システム１に転送すると共に、アドレス比較回
路８から出力される比較信号を評価システム１に転送す
る。

ここに、評価システム１においては、これらの情報を
もとにして評価を行う。

［発明が解決しようとする課題］ ところで、開発されたプログラムにつき、緻密な評価
を行おうとする場合には、データメモリ６についても、
CPU4からデータメモリ６に供給されるアドレス及びデー
タメモリ６に書き込まれるデータ又はデータメモリ６か
ら読み出されるデータを全て評価システム１に転送でき
るようにすることが望ましい。しかしながら、このよう
にする場合には、評価回路専用の外部ピンを増加しなけ
ればならず、パッケージの大型化という不都合を招いて
しまう。

そこで、従来の評価用マイコン２においては、例え
ば、データメモリ６よりも命令メモリ５の方を重要視
し、命令メモリ５については、CPU4から供給されるアド
レス及び命令メモリ５から読み出されるデータを全て評
価システム１に転送するが、データメモリ６について
は、CPU4からデータメモリ６に対して供給されるアドレ
スのうち、所定のアドレスと監視レジスタ７に格納され
たアドレスとの同一、不同一の比較結果のみを評価シス
テム１に転送するようにしている。

したがって、かかる従来の評価用マイコン２において
は、データメモリ６側に監視もれ（評価できない部分）
があることを前提として評価を行わなければならず、当
初より緻密な評価を行うことができるものではないとい
う問題点があった。

なお、監視レジスタ７を増設することによって監視も
れを低減することができるが、監視レジスタ７の増設
は、製造価格と見合った数でしか行うことができない
し、また、評価回路専用の外部ピンの増加を招いてしま
うことに変わりはない。

また、そもそも並列動作を行わないようにすれば、監
視もれのない状態での評価が可能となる。しかしなが
ら、このようにする場合には、マイコンに要請されてい
る高速化を図ることができなくなってしまう。

本発明は、かかる点に鑑み、評価回路専用の外部ピン
の増加を招くことなく、監視もれのない状態での評価
と、実時間動作での評価とを実行し、緻密な評価を行う
ことができるようにした評価用マイコン等、評価用に使
用されるLSIを提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明のLSIを評価システムと共に示す原理
説明図であって、図中、11はプログラムの評価を行う評
価システム、12は本発明のLSI、13は評価システム11と
の接続を図る評価システムインタフェース、14は制御
部、15、16はそれぞれ制御部14によってその動作が制御
される被制御部である。

ここに、本発明のLSI（12）においては、評価システ
ム11から評価システムインタフェース13を介して制御部
14に対して単独動作指示信号が供給されたときは、制御
部14は、被制御部15、16を順次、単独に、例えば、被制
御部15から順に動作させると共に、評価システムインタ
フェース13は、制御部14と被制御部15、16との間で送受
される内容、例えば、アドレス及びデータを順次、評価
システム11に転送し、また、評価システム11から評価シ
ステムインタフェース13を介して制御部14に対して並列
動作指示信号が供給されたときは、制御部14は、被制御
部15、16を並列動作させると共に、評価システムインタ
フェース13は、制御部14と被制御部15、16のうち、優先
度の高い被制御部、例えば、被制御部15との間で送受さ
れる内容、例えば、アドレス及びデータを評価システム
11に転送するように構成される。なお、被制御部16につ
き、第４図従来例のように監視レジスタを設けることも
できる。

［作用］ 本発明においては、単独動作指示信号が供給される
と、被制御部15、16が順次、単独に動作され、制御部14
と被制御部15、16との間で送受される内容、例えば、ア
ドレス及びデータが順次、評価システム11に転送される
ので、監視もれのない状態での評価を行うことができ
る。

また、並列動作指示信号が供給されると、被制御部1
5、16が並列動作され、制御部14と、被制御部15、16の
うち、優先度の高い被制御部、例えば、被制御部15との
間で送受される内容、例えば、アドレス及びデータが評
価システム11に転送されるので、実時間動作での評価を
行うことができる。

［実施例］ 以下、第２図及び第３図を参照して、本発明の一実施
例につき、本発明を評価用マイコンに適用した場合を例
にして説明する。

第２図は本実施例の評価用マイコンの要部を評価シス
テムと共に示すブロック回路図であって、図中、21はプ
ログラムの評価を行う評価システム、22は本実施例の評
価用マイコン、23は評価システム21との接続を図る評価
システムインタフェース、24は制御部をなすCPU、25はC
PU24によってその動作が制御される、例えば、ROMで構
成された命令メモリ、26は同じくCPU24によってその動
作が制御されるRAMで構成されたデータメモリ、27は所
定のアドレスが格納される監視レジスタ、28はCPU24か
らデータメモリ26に供給されるアドレスと監視レジスタ
27に格納されたアドレスとの同一、不同一を比較してそ
の比較結果を比較信号として出力するアドレス比較回路
である。

なお、本実施例においては、評価システムインタフェ
ース23は、コントロールバッファ231、アドレスマルチ
プレクサ232、データ出力バッファ233、比較信号処理回
路234などを設けて構成されており、評価システムイン
タフェース23中、コントロールバッファ231を介して評
価システム21からCPU24に対してコントロール信号、例
えば、単独動作指示信号、並列動作指示信号、メモリ割
当て制御信号、割込み制御信号等が供給される。

そこで、CPU24は、単独動作指示信号が供給されたと
きは、命令メモリ25及びデータメモリ26を順次、単独
に、例えば、命令メモリ25から順に動作させ、また、並
列動作指示信号が供給されたときは、命令メモリ25及び
データメモリ26を並列動作させることができるように構
成される。

また、評価システムインタフェース23は、単独動作指
示信号が供給されたときは、現在動作中の被制御部は命
令メモリ25であるか、データメモリ26であるかを示す信
号を評価システム21に供給する（図示せず）と共に、命
令メモリ25が動作中の場合にあっては、CPU24から命令
メモリ25に供給されるアドレス及び命令メモリ25から読
み出されるデータを評価システム21に転送し、データメ
モリ26が動作中の場合であれば、CPU24からデータメモ
リ26に供給されるアドレス及びデータメモリ26に書き込
まれるデータ又はデータメモリ26から読み出されるデー
タを評価システム21に転送し、他方、並列動作指示信号
が供給されたときは、CPU24から命令メモリ25に供給さ
れるアドレス及び命令メモリ25から読み出されるデータ
と、アドレス比較回路28から出力される比較信号とを評
価システム21に転送できるように構成されている。

かかる本実施例の評価用マイコン22においては、次に
述べるような動作を通してプログラムの評価が行われ
る。

即ち、まず、評価システム21から評価システムインタ
フェース23及び評価システムインタフェース23を介して
CPU24に対して単独動作指示信号が供給される。する
と、CPU24は、第３図Ａにタイムチャートを示すよう
に、命令メモリ25及びデータメモリ26を命令メモリ25か
ら順次、単独動作させる。他方、評価システムインタフ
ェース23は、まず、現在動作中の被制御部は命令メモリ
25であることを示す信号と、CPU24から命令メモリ25に
対して供給されるアドレス及び命令メモリ25から読み出
されるデータとを評価システム21に転送し、次に、命令
メモリ25に代わって、データメモリ26が動作状態に入っ
たときは、現在動作中の被制御部はデータメモリ26であ
ることを示す信号と、CPU24からデータメモリ26に対し
て供給されるアドレス及びデータメモリ26に書き込まれ
るデータ又はデータメモリ26から読み出されるデータと
を評価システム21に転送する。ここに、評価システム21
においては、これらの情報をもとに、監視もれのない状
態での評価を行うことができる。

次に、評価システム21から評価システムインタフェー
ス23及び評価システムインタフェース23を介してCPU24
に対して並列動作指示信号が供給される。すると、CPU2
4は、第３図Ｂにタイムチャートを示すように、命令メ
モリ25及びデータメモリ26を並列動作させる。他方、評
価システムインタフェース23は、CPU24から命令メモリ2
5に対して供給されるアドレス及び命令メモリ25から読
み出されるデータと、アドレス比較回路28から出力され
る比較信号とを評価システム21に転送する。

ここに、評価システム21においては、これらの情報を
もとにして、実時間動作での評価を行うことができる。

以上のように、本実施例によれば、監視もれのない状
態での評価と、実時間動作での評価とを実行することが
できるので、緻密な評価を行うことができる。

なお、上述の実施例においては、被制御部として命令
メモリ25及びデータメモリ26を挙げたが、被制御部は、
これらに限定されるものではなく、命令キュー等、およ
そCPU24によって制御されるものを広く含むものであ
る。

また、上述の実施例においては、２個の被制御部を設
けた場合につき述べたが、本発明は、３個以上の被制御
部を対象として監視もれのない状態での評価及び実時間
動作での評価を行うように構成することもできる。

［発明の効果］ 以上のように、本発明によれば、複数の被制御部を順
次、単独に動作させ、制御部と、複数の被制御部のう
ち、動作中の被制御部との間で送受される内容を評価シ
ステムに転送させると共に、複数の被制御部を並列動作
させ、制御部と、複数の被制御部のうち、優先度の高い
ものとして定められている被制御部との間で送受される
内容を評価システムに転送させることができるので、監
視もれのない状態での評価と、実時間動作での評価を実
行し、緻密な評価を行うことができる。

【図面の簡単な説明】

第１図は本発明によるLSIを示す原理説明図、 第２図は本発明の一実施例である評価用マイコンの要部
を評価システムと共に示すブロック回路図、 第３図は第２図例の評価用マイコンの動作を示すタイム
チャートであって、 第３図Ａは単独動作モード時の動作を示すタイムチャー
ト、 第３図Ｂは並列動作モード時の動作を示すタイムチャー
ト、 第４図は従来の評価用マイコンの一例の要部を評価シス
テムと共に示すブロック回路図、 第５図は第４図従来例の評価用マイコンの動作を示すタ
イムチャートである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】制御部（14）と、 該制御部（14）によってその動作が制御される複数の被
   制御部（15、16）と、 プログラムの評価を行う評価システム（11）との接続を
   図る評価システムインタフェース（13）とを設け、 前記評価システム（11）から前記評価システムインタフ
   ェース（13）を介して前記制御部（14）に対して単独動
   作指示信号が供給されたときは、前記制御部（14）は、
   前記複数の被制御部（15、16）を順次、単独に動作させ
   ると共に、前記評価システムインタフェース（13）は、
   前記制御部（14）と、前記複数の被制御部（15、16）の
   うち、動作中の被制御部との間で送受される内容を前記
   評価システム（11）に転送し、 前記評価システム（11）から前記評価システムインタフ
   ェース（13）を介して前記制御部（14）に対して並列動
   作指示信号が供給されたときは、前記制御部（14）は、
   前記複数の被制御部（15、16）を並列動作させると共
   に、前記評価システムインタフェース（13）は、前記制
   御部（14）と、前記複数の被制御部（15、16）のうち、
   優先度の高い被制御部との間で送受される内容を前記評
   価システム（11）に転送するようになされていることを
   特徴とする半導体集積回路装置。