JPS5945562A - 擬似アドレス設定装置 - Google Patents
擬似アドレス設定装置Info
- Publication number
- JPS5945562A JPS5945562A JP57155928A JP15592882A JPS5945562A JP S5945562 A JPS5945562 A JP S5945562A JP 57155928 A JP57155928 A JP 57155928A JP 15592882 A JP15592882 A JP 15592882A JP S5945562 A JPS5945562 A JP S5945562A
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- JP
- Japan
- Prior art keywords
- address
- input
- signal
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電子計３Ａ−機システムにおいて、複数の入
出力機器の試験を行う際に、これら入出力機器に対して
ＣＰＵ側のアドレスとは異なるアドレスを与える擬似ア
ドレス設定装置に関するものである。
出力機器の試験を行う際に、これら入出力機器に対して
ＣＰＵ側のアドレスとは異なるアドレスを与える擬似ア
ドレス設定装置に関するものである。
ミニコン等の比較的小規模かデータ処理装置においては
復数台の入出力機器がυこ川されるのが常である。
復数台の入出力機器がυこ川されるのが常である。
すなわち、各入出力機器は１９［定のアドレスを有し、
このアドレスが指定された彼、データの入出力が行なわ
れる。又、これら入出力（纜器の試験、例えば動作試験
を’（ｊ’）際（・ても、前述のデータの入出力時と同
様に、各入出力機器が有する所定のアドレスが用いられ
ている。
このアドレスが指定された彼、データの入出力が行なわ
れる。又、これら入出力（纜器の試験、例えば動作試験
を’（ｊ’）際（・ても、前述のデータの入出力時と同
様に、各入出力機器が有する所定のアドレスが用いられ
ている。
しかし、入出力機器を複数台、同時に試験する際に、同
一の機器アドレスを有ずろ入出力装置が同一試験装置内
にあっては、娯動作の原因となり、正確な試験結果を得
ることが困難となる。
一の機器アドレスを有ずろ入出力装置が同一試験装置内
にあっては、娯動作の原因となり、正確な試験結果を得
ることが困難となる。
すなわち、試験に伴い入出力機器のアドレス設定を煩雑
に行うため、オペレータの設定違い等が生じ、同一アド
レスを有する入出力機器がシステムに組込まれることが
ある。又、試験終了後には、試験時に設定したアドレス
を標準設定のアドレスに戻すことを忘れることもある。
に行うため、オペレータの設定違い等が生じ、同一アド
レスを有する入出力機器がシステムに組込まれることが
ある。又、試験終了後には、試験時に設定したアドレス
を標準設定のアドレスに戻すことを忘れることもある。
従って、これらにより、入出力機器の試験には不都合が
生じることがちシ、この一連の作業が省略できるならば
、作業能率の向上が見込まれている。
生じることがちシ、この一連の作業が省略できるならば
、作業能率の向上が見込まれている。
本発明の目的は、電子計算機システム内に同一の機器ア
ドレスを有する複数の入出力機器が存在していても、こ
れらの試験を実行可能とすることである。
ドレスを有する複数の入出力機器が存在していても、こ
れらの試験を実行可能とすることである。
本発明は、前述の目的を達成するためになされたもので
ある。このため、ＣＰＵ及び入出力機器間に割込み順位
決定手段、アドレス作成手段、及びアドレス情報選択手
段を具備し、前述のアドレス作成手段により作成された
ＣＰＵ側のアドレスとは独立したアドレスを用いて、入
出力機器からのデータの処理を行うものである。
ある。このため、ＣＰＵ及び入出力機器間に割込み順位
決定手段、アドレス作成手段、及びアドレス情報選択手
段を具備し、前述のアドレス作成手段により作成された
ＣＰＵ側のアドレスとは独立したアドレスを用いて、入
出力機器からのデータの処理を行うものである。
本発明の実施例を図面に基づき詳〃（！１に説明する。
ここで、割込み１■位決定手段は、各イ幾器からのＡＴ
Ｎ信号毎に設けられた処理要求保持回路１１処理要求保
持回路１のリセットを行うリセット回路２、優先度判定
回路３、及び論理和回路４からなり、処理要求保持回路
１−１各入田力機器から送出される割込み信号すガわち
ＡＴＮ佑号を保持するものである。論理和回路４は、処
理要求保持回路１から送出された信号を入力として、こ
れら信号に基づき論理演算を行い、この結果をＣＰＵ５
に対・して割込み信号として送出するものである。
Ｎ信号毎に設けられた処理要求保持回路１１処理要求保
持回路１のリセットを行うリセット回路２、優先度判定
回路３、及び論理和回路４からなり、処理要求保持回路
１−１各入田力機器から送出される割込み信号すガわち
ＡＴＮ佑号を保持するものである。論理和回路４は、処
理要求保持回路１から送出された信号を入力として、こ
れら信号に基づき論理演算を行い、この結果をＣＰＵ５
に対・して割込み信号として送出するものである。
優先度判定回路３は、処理要求保持回路１から送られる
各出力信号及びＣＰＵからの処理要求受理信号すなわち
ＡＣＫ信号に基づき、各信号の優先度を判定し、この結
果を所定の入出力機器にＡＣＫ信号として送出する、例
えばハート゛ウェアによるロジック回路である。リセッ
ト回路２は、優先度判定回路３から送出されるＡＣＫ（
ｉ−ｆ号及び入出力機器から送出される同期信号すなわ
ちＳＹＮ信号に基づき、処理要求保持回路１にリセット
信号を与えるものである。
各出力信号及びＣＰＵからの処理要求受理信号すなわち
ＡＣＫ信号に基づき、各信号の優先度を判定し、この結
果を所定の入出力機器にＡＣＫ信号として送出する、例
えばハート゛ウェアによるロジック回路である。リセッ
ト回路２は、優先度判定回路３から送出されるＡＣＫ（
ｉ−ｆ号及び入出力機器から送出される同期信号すなわ
ちＳＹＮ信号に基づき、処理要求保持回路１にリセット
信号を与えるものである。
アドレス作成手段は、アドレス生成回路６及びアドレス
レジスタ７から彦る。アドレス生成回路６は各入出力機
器に送出されるＡＣＫ信号に基づきアドレスデータを作
成し、これをＣＰＵ側のパス１０に送出するものであり
、アドレスレジスタ７はＣＰＵ側のパス１０を介して与
えられにデータを保持し、各入出力機器へ送出するもの
である。
レジスタ７から彦る。アドレス生成回路６は各入出力機
器に送出されるＡＣＫ信号に基づきアドレスデータを作
成し、これをＣＰＵ側のパス１０に送出するものであり
、アドレスレジスタ７はＣＰＵ側のパス１０を介して与
えられにデータを保持し、各入出力機器へ送出するもの
である。
アドレス情報選択手段は、アドレスデ−ダ８及びゲート
回路９からなる。アドレスデコーダ８はＣＰＵ側のバス
１０を介して与えられたアドレスデータをアドレス情報
送出信号すなわちＡＤＲ８信号に基づき所定の信号にデ
コードするものであり、ゲート回路９はＡＤＲ３信号及
びアドレスデコーダ８からの出力信号に基づいて、各入
出力装置に対してＡＤＲ８信号を選択して出力するも−
のでちる。
回路９からなる。アドレスデコーダ８はＣＰＵ側のバス
１０を介して与えられたアドレスデータをアドレス情報
送出信号すなわちＡＤＲ８信号に基づき所定の信号にデ
コードするものであり、ゲート回路９はＡＤＲ３信号及
びアドレスデコーダ８からの出力信号に基づいて、各入
出力装置に対してＡＤＲ８信号を選択して出力するも−
のでちる。
以下、動作の説明をする。
ここで、入出力機器の各りには同一の（（ＩＨまアドレ
スが設定されている。
スが設定されている。
まず、ＣＰＵからは、目的とする被試１検装置すなわち
入出力１Ｍ ４４３のイ幾器アドレスとして、ＣＰＵ５
によシ定められているアドレスデータがＡＤＲ８化号に
同期してバス１０を介し出力される。
入出力１Ｍ ４４３のイ幾器アドレスとして、ＣＰＵ５
によシ定められているアドレスデータがＡＤＲ８化号に
同期してバス１０を介し出力される。
アドレスデコーダ８はこのアドレスデータを解読し、目
的とする一台の被試験装置を選択するだめに、この被試
験装わ、に対応して設けられているゲート回路９に対し
てＡ Ｉ） ＲＳ信号の送出を指示する。このとき、Ａ
ＤＲ３（ｉｉ号に同期してアドレス生成回路６から送出
されたアドレスデータは、アドレスレジスタ７に保持さ
才１１ 目的とする被試験装置に出力される。以後の
処理は、通常の入出力パスを有するシステムにおける場
合と同様である。
的とする一台の被試験装置を選択するだめに、この被試
験装わ、に対応して設けられているゲート回路９に対し
てＡ Ｉ） ＲＳ信号の送出を指示する。このとき、Ａ
ＤＲ３（ｉｉ号に同期してアドレス生成回路６から送出
されたアドレスデータは、アドレスレジスタ７に保持さ
才１１ 目的とする被試験装置に出力される。以後の
処理は、通常の入出力パスを有するシステムにおける場
合と同様である。
ところで、非同期でａ？Ｃ！１．の被ｆｌＪコ１４Ｚ装
置を同時に試験する場合には、二つ以上のＡＴＮ信号が
発生する。以下、このときの動作説明とする。
置を同時に試験する場合には、二つ以上のＡＴＮ信号が
発生する。以下、このときの動作説明とする。
まず、被試験装置である各入出力機器から送出されたＡ
ＴＮ信号は、各信号毎に処理要求保持回路１に保持され
、論理和回路４を介して、ＣＰＵにＡＴＮ信号として出
力される。ＣＰＵは、この信号を受け、ＡＣＫ信号を出
力し、さらにＡ ＣＫ信号は優先度判定回路３に与えら
れる。優先度判定回路３は、ＡＣＫ信号及び処理要求保
持回路１の出力信号が入力され、これら情報に基づき優
先度が最も高い信号を判定し、この信号を発生した入出
力機器に対してのみＡＣＫ信号を送出する。
ＴＮ信号は、各信号毎に処理要求保持回路１に保持され
、論理和回路４を介して、ＣＰＵにＡＴＮ信号として出
力される。ＣＰＵは、この信号を受け、ＡＣＫ信号を出
力し、さらにＡ ＣＫ信号は優先度判定回路３に与えら
れる。優先度判定回路３は、ＡＣＫ信号及び処理要求保
持回路１の出力信号が入力され、これら情報に基づき優
先度が最も高い信号を判定し、この信号を発生した入出
力機器に対してのみＡＣＫ信号を送出する。
又、優先度判定回Ｌ−６３からの出力信号に基づきアド
レス生成回路６は、処理要求信号を出力している入出力
機器の擬似アドレスすなわちプログラムによる識別用機
器アドレスを生成し、バス１０に出力する。ＡＣＫ信号
を受信した入出力機器からＳＹＮ信号が出力され、この
信号に基づき処理要求保持回路１はリセットされる。以
下、同様にして、優先度の高い順に入出力機器はアクセ
スされ、処理が行われる。
レス生成回路６は、処理要求信号を出力している入出力
機器の擬似アドレスすなわちプログラムによる識別用機
器アドレスを生成し、バス１０に出力する。ＡＣＫ信号
を受信した入出力機器からＳＹＮ信号が出力され、この
信号に基づき処理要求保持回路１はリセットされる。以
下、同様にして、優先度の高い順に入出力機器はアクセ
スされ、処理が行われる。
本発明によれば、電子計算機システム内に誤って同一機
器アドレスを有する入出力機器が組み込まれることがあ
っても、′これら機器アドレスの変更を行うことなく、
これら入出力限器の動作試験がｂ」能となシ、更に、ア
ドレス課電に基つく誤動作が生じなくなることによりシ
ステムタウンの心配もなくなる。
器アドレスを有する入出力機器が組み込まれることがあ
っても、′これら機器アドレスの変更を行うことなく、
これら入出力限器の動作試験がｂ」能となシ、更に、ア
ドレス課電に基つく誤動作が生じなくなることによりシ
ステムタウンの心配もなくなる。
図は本発明の実施例を示゛ノーブロック図である。
１０１１１ ＋ １１ ・・・処理要求信号保持回路
２ｏ、２□、２ｎ ・・・リセット回路３・・・優先
度判定回路”６ ４・・・１；６「理和回路５・・
・ＣＰＵ ６・・・アドレス生成回路７・・
・アドレスレジスタ ８・・・アドレスデコーダ９ｏ、
９□１９ｎ ・・・ゲー ト回路 １０・・・／（ス
代理人 弁理士 則 近 慝 佑（ほか１名う
２ｏ、２□、２ｎ ・・・リセット回路３・・・優先
度判定回路”６ ４・・・１；６「理和回路５・・
・ＣＰＵ ６・・・アドレス生成回路７・・
・アドレスレジスタ ８・・・アドレスデコーダ９ｏ、
９□１９ｎ ・・・ゲー ト回路 １０・・・／（ス
代理人 弁理士 則 近 慝 佑（ほか１名う
Claims (1)
- ＣＰＵ及び同一のアドレスが与えられている複数の入出
力機器を有する電子計算機システムにおいて、前記入出
力機器から送出される割込み要求信号の優先順位に従っ
て割込みを決定する割込み順位決定手段と、この手段か
ら送出される割込み処理要求信号に基づき前記入出力機
器の各々にアドレスを与えるアドレス作成手段と、この
手段から送出されたアドレスに基づき前記ＣＰＵから与
えられるアドレス送出信号を唯一選択し前記入出力機器
へ出力するアドレス情報選択手段を具備し、前記ＣＰＵ
から指示されるアドレスに複数の入出力機器が該当する
ことがあっても、優先順位を判断し処理を行うことを特
徴とする擬似アドレス設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155928A JPS5945562A (ja) | 1982-09-09 | 1982-09-09 | 擬似アドレス設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155928A JPS5945562A (ja) | 1982-09-09 | 1982-09-09 | 擬似アドレス設定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945562A true JPS5945562A (ja) | 1984-03-14 |
Family
ID=15616573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155928A Pending JPS5945562A (ja) | 1982-09-09 | 1982-09-09 | 擬似アドレス設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03202925A (ja) * | 1989-12-29 | 1991-09-04 | Fujitsu Ltd | 半導体集積回路装置 |
-
1982
- 1982-09-09 JP JP57155928A patent/JPS5945562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03202925A (ja) * | 1989-12-29 | 1991-09-04 | Fujitsu Ltd | 半導体集積回路装置 |
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