JPS6063642A - 競合動作試験方式 - Google Patents
競合動作試験方式Info
- Publication number
- JPS6063642A JPS6063642A JP58169331A JP16933183A JPS6063642A JP S6063642 A JPS6063642 A JP S6063642A JP 58169331 A JP58169331 A JP 58169331A JP 16933183 A JP16933183 A JP 16933183A JP S6063642 A JPS6063642 A JP S6063642A
- Authority
- JP
- Japan
- Prior art keywords
- conflict
- contention
- circuit
- processing
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数のプロセッサ間やメモリ等に対する競合
動作を試験する競合動作試験方式に関するものである。
動作を試験する競合動作試験方式に関するものである。
従来技術と問題点
電子交換システム等に於いては、複数のプロセッサより
分散制御する構成が採用されている。このような構成に
於いては、同時に処理要求が発生する場合があり、この
処理要求の競合を整理し、優先度の高い処理要求を先に
実行することが必要となる。その為に競合整理回路が設
けられ、同時に発生する処理要求を整理するものである
。このような競合整理機能を試験する場合、処理要求を
競合させれば良いものであるが、プロセッサからの処理
要求は、各プロセッサの処理内容に対応して同時に発生
させる保証がなく、且つ従来は処理要求の競合が発生し
たか否かを確認する手段もなかった。従って、競合整理
の機能を試験したとしても、競合動作が実際に発生した
か否かを確認できないので、競合整理の機能試験の保証
ができないものであった。
分散制御する構成が採用されている。このような構成に
於いては、同時に処理要求が発生する場合があり、この
処理要求の競合を整理し、優先度の高い処理要求を先に
実行することが必要となる。その為に競合整理回路が設
けられ、同時に発生する処理要求を整理するものである
。このような競合整理機能を試験する場合、処理要求を
競合させれば良いものであるが、プロセッサからの処理
要求は、各プロセッサの処理内容に対応して同時に発生
させる保証がなく、且つ従来は処理要求の競合が発生し
たか否かを確認する手段もなかった。従って、競合整理
の機能を試験したとしても、競合動作が実際に発生した
か否かを確認できないので、競合整理の機能試験の保証
ができないものであった。
発明の目的
本発明は、競合発生状況を確認できようにして、競合試
験の結果を保証できるようにすることを目的とするもの
である。
験の結果を保証できるようにすることを目的とするもの
である。
発明の構成
本発明は、処理要求の競合を整理する競合整理回路を備
えた処理システムに於いて、前記処理要求の競合状況を
表示する競合表示レジスタを存する競合表示回路を設け
、競合試験時に前記競合表示レジスタの内容により競合
動作発生状況を識別し、該競合整理回路による競合整理
処理の結果の正否を判定するものであり、以下実施例に
ついて詳細に説明する。
えた処理システムに於いて、前記処理要求の競合状況を
表示する競合表示レジスタを存する競合表示回路を設け
、競合試験時に前記競合表示レジスタの内容により競合
動作発生状況を識別し、該競合整理回路による競合整理
処理の結果の正否を判定するものであり、以下実施例に
ついて詳細に説明する。
発明の実施例
第１図は、本発明の実施例の要部ブロック図であり、プ
ロセッサＰＵＩ、ＰＵ２．ＰＵ３を有する処理システム
についてのものである。同図に於いて、■ＰＣはプロセ
ッサ間制御回路、ＢＳＩ。
ロセッサＰＵＩ、ＰＵ２．ＰＵ３を有する処理システム
についてのものである。同図に於いて、■ＰＣはプロセ
ッサ間制御回路、ＢＳＩ。
ＢＳ２はバス、ＢＡは競合整理回路、ＡＰは競合表示回
路である。この処理システムに於いては、プロセッサＰ
ＵＩからプロセッサＰＵ２．ＰＵ３への処理要求、プロ
セッサＰＵ２からプロセッサＰＵＩへの処理要求、プロ
セッサＰＵ３からプロセッサＰＵＩへの処理要求等があ
り、処理要求の競合が発生すると、バスＢＳ２の使用権
は競合整理回路ＢＡにより優先順位の高いプロセッサに
対して与えられる。このような競合動作状態となった場
合に、競合表示回路ＡＰにその競合状況が表示されるも
のである。
路である。この処理システムに於いては、プロセッサＰ
ＵＩからプロセッサＰＵ２．ＰＵ３への処理要求、プロ
セッサＰＵ２からプロセッサＰＵＩへの処理要求、プロ
セッサＰＵ３からプロセッサＰＵＩへの処理要求等があ
り、処理要求の競合が発生すると、バスＢＳ２の使用権
は競合整理回路ＢＡにより優先順位の高いプロセッサに
対して与えられる。このような競合動作状態となった場
合に、競合表示回路ＡＰにその競合状況が表示されるも
のである。
競合試験を行う場合、確実に競合動作状態となって競合
整理回路ＢＡが競合整理処理を行ったか否かを識別しな
ければ、競合試験が成立したか否かを判定することがで
きないものであり、競合表示回路ＡＰは競合動作状態が
発生したことを、競合動作状況に対応して表示し、競合
動作状態となったことを確認できるようにするものであ
る。従って、競合動作状態が発生するまで再度競合試験
を行って、競合試験が成立したことを競合表示回路ＡＰ
により表示するものである。
整理回路ＢＡが競合整理処理を行ったか否かを識別しな
ければ、競合試験が成立したか否かを判定することがで
きないものであり、競合表示回路ＡＰは競合動作状態が
発生したことを、競合動作状況に対応して表示し、競合
動作状態となったことを確認できるようにするものであ
る。従って、競合動作状態が発生するまで再度競合試験
を行って、競合試験が成立したことを競合表示回路ＡＰ
により表示するものである。
第２図は、本発明の実施例の競合整理回路ＢＡと競合表
示回路ＡＰとの要部ブロック図であり、６１〜Ｇ３はゲ
ート回路、ＤＥＣはデコーダ、ＲＥＧ１〜ＲＥＧ４は競
合表示レジスタである。プロセッサＰＵＩの優先順位が
最も高く、プロセッサＰＵ３の優先順位が最も低い場合
、プロセッサＰＵ、１からの処理要求をＡ、プロセッサ
ＰＵ２からの処理要求をＢ、プロセッサＰＵ３からの処
理要求をＣとして、同時に競合整理回路ＢＡに入力され
ると、ゲー］・回路Ｇ１を介して直ちにプロセッサＰＵ
Ｉに対するバス使用許可信号ａが出力され、ゲート回路
Ｇ２．Ｇ３は閉じられるので、プロセッサＰＵ２．ＰＵ
３に対するバス使用許可信号す、ｃは出力されない。即
ち競合整理が行われることになる。
示回路ＡＰとの要部ブロック図であり、６１〜Ｇ３はゲ
ート回路、ＤＥＣはデコーダ、ＲＥＧ１〜ＲＥＧ４は競
合表示レジスタである。プロセッサＰＵＩの優先順位が
最も高く、プロセッサＰＵ３の優先順位が最も低い場合
、プロセッサＰＵ、１からの処理要求をＡ、プロセッサ
ＰＵ２からの処理要求をＢ、プロセッサＰＵ３からの処
理要求をＣとして、同時に競合整理回路ＢＡに入力され
ると、ゲー］・回路Ｇ１を介して直ちにプロセッサＰＵ
Ｉに対するバス使用許可信号ａが出力され、ゲート回路
Ｇ２．Ｇ３は閉じられるので、プロセッサＰＵ２．ＰＵ
３に対するバス使用許可信号す、ｃは出力されない。即
ち競合整理が行われることになる。
プロセッサＰＵＩの処理実行期間は、処理要求Ｂ、Ｃを
１１１シたプロセッサＰＵ２．ＰＵ３は待ち合わせの状
態となり、プロセッサＰＵＩの処理実行終了により、次
の優先順位のプロセッサＰＵ２にバス使用許可信号すが
出力される。このプロセッサＰＵ２の処理実行が終了し
たとき、バス使用許可信号Ｃが出力されて、優先順位の
最も低いプロセッサＰＵ３の処理実行が行われる。
１１１シたプロセッサＰＵ２．ＰＵ３は待ち合わせの状
態となり、プロセッサＰＵＩの処理実行終了により、次
の優先順位のプロセッサＰＵ２にバス使用許可信号すが
出力される。このプロセッサＰＵ２の処理実行が終了し
たとき、バス使用許可信号Ｃが出力されて、優先順位の
最も低いプロセッサＰＵ３の処理実行が行われる。
又処理要求Ｂ、Ｃが同時に競合整理回路ＢＡに入力され
ると、ゲート回路Ｇ２を介してプロセッサＰ Ｕ ２に
対するバス使用許可信号すが出力され、ゲート回Ｍ８
Ｇ ３は閉じられるので、プロセッサＰＵ３に夕４する
バス使用許可信号Ｃは出力されない。このように、競合
整理回路ＢＡにより処理要求の競合整理が行われるもの
である。
ると、ゲート回路Ｇ２を介してプロセッサＰ Ｕ ２に
対するバス使用許可信号すが出力され、ゲート回Ｍ８
Ｇ ３は閉じられるので、プロセッサＰＵ３に夕４する
バス使用許可信号Ｃは出力されない。このように、競合
整理回路ＢＡにより処理要求の競合整理が行われるもの
である。
又処理要求は競合表示回路ＡＰにも入力され、デコーダ
ＤＥＣによりデコードされて競合表示レジスタＲＥＧＩ
〜ＲＥＧ４にセットされる。例えば、処理要求Ａ、Ｂ、
Ｃについて、競合した処理要求が、（Ａ、 Ｂ、Ｃ）の
時、デコーダＤＥＣのデコード出力により競合表示レジ
スタＲＥＧｌに“１”がセットされ、（Ａ、Ｂ）の時に
競合表示レジスタＲＥＧ２に１″がセットされ、（Ａ。
ＤＥＣによりデコードされて競合表示レジスタＲＥＧＩ
〜ＲＥＧ４にセットされる。例えば、処理要求Ａ、Ｂ、
Ｃについて、競合した処理要求が、（Ａ、 Ｂ、Ｃ）の
時、デコーダＤＥＣのデコード出力により競合表示レジ
スタＲＥＧｌに“１”がセットされ、（Ａ、Ｂ）の時に
競合表示レジスタＲＥＧ２に１″がセットされ、（Ａ。
Ｃ）の時に競合表示レジスタＲＥＧ３に１″がセットさ
れ、（Ｂ、Ｃ）の時に競合表示レジスタＲＥＧ４にパ１
″がセットされるとすると、競合表示レジスタＲＥＧＩ
〜ＲＥＧ４のセット内容をみることにより、各競合状況
を識別することができる。
れ、（Ｂ、Ｃ）の時に競合表示レジスタＲＥＧ４にパ１
″がセットされるとすると、競合表示レジスタＲＥＧＩ
〜ＲＥＧ４のセット内容をみることにより、各競合状況
を識別することができる。
第３図は、動作単位周期の競合動作の説明図であり、処
理要求Ａ、Ｂ、Ｃ、ハス使用許可信号ａ、ｂ、ｃ及び競
合表示レジスタＲＥＧＩ〜ＲＥＧ４の内容の一例を示す
ものである。周期Ｔ１に於いて処理要求Ａ、Ｂ、Ｃが競
合すると、バス使用許可信号ａのみが出力され、競合表
示レジスタＲＢＧＩにはデコーダＤＥＣのデコード出力
によりパ１”がセットされる。優先順位の高いプロセラ
−’Ｊ−Ｐ Ｕ １の処理が終了した次の周期Ｔ２に於
いては、処理要求Ｂ、Ｃが残っているので、プロセッサ
ＰＵ２に対するバス使用許可信号すが出力され、競合表
示レジスタＲＥＧ４に“１″がセットされる。このプロ
セッサＰＵ２の処理が終了した次の周期Ｔ３に於いては
、処理要求Ｃのみが残るので、プロセッサＰＵ３に対す
るバス使用許可信号Ｃが出力される。この周期Ｔ３に於
いては処理要求の競合状°態ではないから、各競合表示
レジスタＲＢＧＩ〜ＲＥＧ４にはセットされないことに
なる。
理要求Ａ、Ｂ、Ｃ、ハス使用許可信号ａ、ｂ、ｃ及び競
合表示レジスタＲＥＧＩ〜ＲＥＧ４の内容の一例を示す
ものである。周期Ｔ１に於いて処理要求Ａ、Ｂ、Ｃが競
合すると、バス使用許可信号ａのみが出力され、競合表
示レジスタＲＢＧＩにはデコーダＤＥＣのデコード出力
によりパ１”がセットされる。優先順位の高いプロセラ
−’Ｊ−Ｐ Ｕ １の処理が終了した次の周期Ｔ２に於
いては、処理要求Ｂ、Ｃが残っているので、プロセッサ
ＰＵ２に対するバス使用許可信号すが出力され、競合表
示レジスタＲＥＧ４に“１″がセットされる。このプロ
セッサＰＵ２の処理が終了した次の周期Ｔ３に於いては
、処理要求Ｃのみが残るので、プロセッサＰＵ３に対す
るバス使用許可信号Ｃが出力される。この周期Ｔ３に於
いては処理要求の競合状°態ではないから、各競合表示
レジスタＲＢＧＩ〜ＲＥＧ４にはセットされないことに
なる。
次の周期Ｔ４に於いて、処理要求Ｃが残っているにも拘
わらず処理要求人が発生すると、優先順位の高いプロセ
ッサＰｔＪ１の処理要求人に対して競合整理回路ＢＡは
バス使用許可信号ａを出力し、競合表示レジスフＲＥＧ
３に“１″がセットされる。次の周期Ｔ５．Ｔ６に於い
ては、処理要求Ｃが残ることになるので、プロセッサＰ
Ｕ３に対してバス使用許可信号Ｃが出力され、競合動作
状態ではないので、競合表示レジスタＲＥＧ１〜ＲＥＧ
４には何もセットされない。次の周期Ｔ７に於いて、処
理要求Ａ、Ｂが競合すると、バス使用許可信号ａが出力
され、競合表示レジスフＲＥＧ１に”１”がセットされ
る。
わらず処理要求人が発生すると、優先順位の高いプロセ
ッサＰｔＪ１の処理要求人に対して競合整理回路ＢＡは
バス使用許可信号ａを出力し、競合表示レジスフＲＥＧ
３に“１″がセットされる。次の周期Ｔ５．Ｔ６に於い
ては、処理要求Ｃが残ることになるので、プロセッサＰ
Ｕ３に対してバス使用許可信号Ｃが出力され、競合動作
状態ではないので、競合表示レジスタＲＥＧ１〜ＲＥＧ
４には何もセットされない。次の周期Ｔ７に於いて、処
理要求Ａ、Ｂが競合すると、バス使用許可信号ａが出力
され、競合表示レジスフＲＥＧ１に”１”がセットされ
る。
競合動作試験時に、プロセッサＰＴＪＩ、ＰｔＪ２、Ｐ
Ｏ２にそれぞれ処理要求を発生させる試験プログラムを
実行させると、処理要求の競合が発生ずるが、その競合
状況は競合表示回路ＡＰの競合表示レジスフＲＥＧＩ〜
ＲＥＧ４にセットされるから、競合整理回路ＢＡで処理
要求の競合を整理処理したか否かを判定することができ
る。例えば、試験プログラムにより、競合が発生するよ
うに処理要求Ｂ、Ｃを出すようにし、その処理要求Ｂ、
Ｃの終了をみて、処理要求Ｂ、Ｃによる結果をヂエツク
することになる。その場合の競合動作はハード側に任せ
るものであるから、優先順位の高い処理要求Ｂに対して
バス使用許可信号すが競合動作状態で出力されたもので
あるか否かを試験プログラム側で認識できないものであ
り、そこで前述の競合表示レジスタＲＥＧＩ〜ＲＥＧ４
の内容を読取ることにより、競合動作状態が発生したか
否かを判定することができ、競合整理が正常に行われた
か否かを判断することができる。
Ｏ２にそれぞれ処理要求を発生させる試験プログラムを
実行させると、処理要求の競合が発生ずるが、その競合
状況は競合表示回路ＡＰの競合表示レジスフＲＥＧＩ〜
ＲＥＧ４にセットされるから、競合整理回路ＢＡで処理
要求の競合を整理処理したか否かを判定することができ
る。例えば、試験プログラムにより、競合が発生するよ
うに処理要求Ｂ、Ｃを出すようにし、その処理要求Ｂ、
Ｃの終了をみて、処理要求Ｂ、Ｃによる結果をヂエツク
することになる。その場合の競合動作はハード側に任せ
るものであるから、優先順位の高い処理要求Ｂに対して
バス使用許可信号すが競合動作状態で出力されたもので
あるか否かを試験プログラム側で認識できないものであ
り、そこで前述の競合表示レジスタＲＥＧＩ〜ＲＥＧ４
の内容を読取ることにより、競合動作状態が発生したか
否かを判定することができ、競合整理が正常に行われた
か否かを判断することができる。
競合整理回路ＢＡ及び競合表示回路ＡＰは、前述の実施
例以外の種々の構成を採用することができるものであり
、処理システムに対応した構成とすることができるもの
である。又競合表示レジスタＲＥＧの内容を順次メモリ
に転送して記憶させ、競合状況を履歴を所定期間保持す
ることも可能である。又競合表示レジスタＲＥＧ１〜Ｒ
ＥＧ４をカウンタとして用いることにより、競合発生回
数を記録することもできる。又競合表示レジスタは、競
合種類に対応して更に多数設けることも可能であるから
、各種の競合動作状況を表示することができる。
例以外の種々の構成を採用することができるものであり
、処理システムに対応した構成とすることができるもの
である。又競合表示レジスタＲＥＧの内容を順次メモリ
に転送して記憶させ、競合状況を履歴を所定期間保持す
ることも可能である。又競合表示レジスタＲＥＧ１〜Ｒ
ＥＧ４をカウンタとして用いることにより、競合発生回
数を記録することもできる。又競合表示レジスタは、競
合種類に対応して更に多数設けることも可能であるから
、各種の競合動作状況を表示することができる。
発明の詳細
な説明したように、本発明は、処理要求の競合状況を表
示する競合表示レジスタＲＥＧＩ〜ＲＰ、Ｇ４を有する
競合表示回路ＡＰを設け、競合試験時に前記競合表示レ
ジスフＲＥＧＩ〜ＲＥＧ４の内容により競合動作発生状
況を表示して、競合整理回路ＢＡによる競合整理処理の
有無を判定するものであり、競合動作の確認が可能とな
るので、競合処理が正しく実行されたか否かを保証する
ことができることになり、競合動作試験の信頼性を向」
二することができる利点がある。
示する競合表示レジスタＲＥＧＩ〜ＲＰ、Ｇ４を有する
競合表示回路ＡＰを設け、競合試験時に前記競合表示レ
ジスフＲＥＧＩ〜ＲＥＧ４の内容により競合動作発生状
況を表示して、競合整理回路ＢＡによる競合整理処理の
有無を判定するものであり、競合動作の確認が可能とな
るので、競合処理が正しく実行されたか否かを保証する
ことができることになり、競合動作試験の信頼性を向」
二することができる利点がある。
第１図は本発明の実施例の要部ブロック図、第２図は本
発明の実施例の競合整理回路と競合表示回路との要部ブ
ロック図、第３図は動作説明図である。 ＰＵｌ、ＰＯ２，ＰＯ２はプロセッサ、ＢＳＩ、ＢＳ２
はバス、ＩＰＣはプロセッサ間制御回路、ＢＡは競合整
理回路、ＡＰは競合表示回路、０１〜Ｇ３はゲート回路
、ＤＥＣはデコーダ、ＲＥＧ１〜ＲＥＧ４は競合表示レ
ジスタである。 第 １ 図 第３図
発明の実施例の競合整理回路と競合表示回路との要部ブ
ロック図、第３図は動作説明図である。 ＰＵｌ、ＰＯ２，ＰＯ２はプロセッサ、ＢＳＩ、ＢＳ２
はバス、ＩＰＣはプロセッサ間制御回路、ＢＡは競合整
理回路、ＡＰは競合表示回路、０１〜Ｇ３はゲート回路
、ＤＥＣはデコーダ、ＲＥＧ１〜ＲＥＧ４は競合表示レ
ジスタである。 第 １ 図 第３図
Claims (1)
- 処理要求の競合を整理する競合整理回路を備えた処理シ
ステムに於いて、前記処理要求の競合状況を表示する競
合表示レジスタを有する競合表示回路を設け、競合試験
時に前記競合表示レジスタの内容により競合動作発生状
況を識別し、該競合整理回路による競合整理処理の結果
の正否を判定することを特徴とする競合動作試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169331A JPS6063642A (ja) | 1983-09-16 | 1983-09-16 | 競合動作試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169331A JPS6063642A (ja) | 1983-09-16 | 1983-09-16 | 競合動作試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063642A true JPS6063642A (ja) | 1985-04-12 |
Family
ID=15884565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169331A Pending JPS6063642A (ja) | 1983-09-16 | 1983-09-16 | 競合動作試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524331U (ja) * | 1991-09-04 | 1993-03-30 | 積水化学工業株式会社 | 射出成形機用金型 |
| US9547568B2 (en) | 2013-01-31 | 2017-01-17 | Socionext Inc. | Method and apparatus for verifying circuit design |
-
1983
- 1983-09-16 JP JP58169331A patent/JPS6063642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524331U (ja) * | 1991-09-04 | 1993-03-30 | 積水化学工業株式会社 | 射出成形機用金型 |
| US9547568B2 (en) | 2013-01-31 | 2017-01-17 | Socionext Inc. | Method and apparatus for verifying circuit design |
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