JPS6385942A

JPS6385942A - 並列プログラムのデバツグ支援装置

Info

Publication number: JPS6385942A
Application number: JP61231873A
Authority: JP
Inventors: Atsushi Inoue; 淳井上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、複数台のプロセッサが相互にデータを転送し
ながらＮ１１ｌｉ列的に処理を実行する・１し列処理シ
ステムのプログラムのデパック支援装置に係わり、特に
各プロセッサを制御する並列動作プログラム相互の関係
を明確にでき、並列プログラムのデバッグを容易に行な
えるようにした並列プログラムのデバッグ支援装置に関
する。

（従来の技術）計算機システムの大型化や高速計算の要求の高まりから
、複数台のプロセッサを用いて処理を行なう並列処理シ
ステムの開発が進められている。

それらの並列処理システムでは、各プロセッサが独立に
動作をするだけでなく、任意のプロセッサ間でデータを
転送、交換しながら処理を進めていく場合が多い。この
ような並列処理システム上のプログラムをデバッグする
場合、従来の逐次形計算機におけるデバッグのようにプ
ログラム中にブレークポイントを挿入させて１つのプロ
セッサの実行のみを停止させても、ブレークポイントに
到達したプロセッサ以外のプロセッサについてはさらに
実行が続行されるため、デバッグ対象から他のプロセッ
サへ送出されたデータなどの状況が分らず、並列ソフト
ウェアのデバッグ作業を困難にする一つの要因となって
いた。

（発明が解決しようとする問題点）このように、従来の並列プログラムデバッグ装置にあっ
ては、並列動作を行なっている複数のプロセッサのうち
デバッグ対象となるプロセッサの動作しか停止させるこ
とができなかったので、他のプロセッサの状況が把握で
きず、デバッグ作業が困難となっていた。

本発明はこのような問題に鑑みなされたもので、デバッ
グ対象となるプロセッサの停止時に、全てのプロセッサ
上のプログラム状態を把握することがｈＩ能となる並列
プログラムのデバッグ支援装置を提供する串にある。

［発明の構成］（問題点を解決するための手段）本発明に係る並列プログラムのデバッグ支援装置は、■
数台のプロセッサが相互に接続されて各々のプログラム
を並列的に実行し、各プロセッサが停止要求信号を入力
した時点で前記プログラムの実行を停止するシステムに
設けられる以下のような停止制御手段を備えたものであ
る。即ち、この停止制御手段は、前記複数台のプロセッ
サのうちデバッグ対象となるプロセッサがブレークポイ
ントに達し、そのプロセッサから出力される停止信号を
入力したら、全ての前記プロセッサに停止要求信号を出
力する機能を有している。

（作用）利用者がデバッグ対象となるプロセッサを指定すると、
対象プロセッサのいずれか一つ或は全てがブレークポイ
ントに達し、停止信号を送出した時点で、停止制御手段
は、全てのプロセッサの実行を停止させるべく、停止要
求信号モ全プロセッサに割込みをかける。このため、プ
ロセッサの実行同時性を保ちつつ全プロセッサを停止さ
せることができる。このように、全プロセッサを同時に
停止させることができれば、停止時における全プロセッ
サのメモリ、レジスタなど内容を読出すことにより、プ
ロセッサ間でのデータの移動状況等を確認しながら、並
列プログラムのデバッグ作業を容易に行なうことができ
る。

（実施例）以下、図面を参照しながら本発明の実施例について説明
する。

第１図は、本発明を適用した並列処理システムの主要部
の概略構成を示す図で、複数のプロセッサｌａ、ｌｂ、
ｌｃ、−，ｉｎは、図７Ｊ（シない共通バスを通じて相
互に接続され、さらに制御バス２を介して停止制御部３
と接続されている。複数のプロセッサ１ａ〜１ｎは、プ
ログラム中にブレークポイントが設定されている場合に
は、そのブレークポイントに達すると、停止信号Ｂｌ、
Ｂ２゜Ｂ３．・・・、Ｂ４を停止制御部３に出力し、制
御バス２を介して停止要求信号Ｓが入力されると、その
実行を停止させるものとなっている。また、停止制御部
３はプロセッサ選択信号線１１を介して入力されるプロ
セッサ選択信号で指定されたデバッグ対象となるプロセ
ッサからの停止信号Ｂｌ。

・・・、Ｂｎを入力して、制御バス２に停止要求信号Ｓ
を出力する機能を有している。

この停止制御部３は、例えば第２図に示す如く構成され
ている。なお、ここでは、プロセッサが４つである例に
ついて示している。デコーダ２０は、プロセッサ選択信
号線１１を介して入力されるプロセッサ選択信号をデコ
ードし、その出力を各プロセッサに対応して設けられた
４つのフリップ７０ツブ２１，２２，２３．２４のセッ
ト入力として与えている。この４つのフリップフロップ
２１〜２４のリセット端子には、クリア信号が入力され
ている。フリップフロップ２１〜２４のＱ出力は、プロ
セッサに対応して設けられた４つのＡＮＤ回路３１，３
２．３３．３４の一方の入力として与えられている。こ
の４つのＡＮＤゲート３１〜３４の他方の入力には、各
プロセッサからの停止信号８１〜Ｂ４が入力されている
。これらＡＮＤゲート３１〜３４の出力はＯＲゲート４
０を介して停止要求信号Ｓとして出力されている。

以上の構成におい゛て、先ず、予め利用者がプログラム
の実行前にデバッグの対象となるプロセッサ番号を示す
２進符号をプロセッサ選択信号線１１を介してデコーダ
２０に入力すると、デコーダ２０は、上記２進符号をデ
コードして、デバッグの対象となるプロセッサに対応す
るフリップフロップ２１〜２４をセットする。これによ
ってセットされたフリップフロップ２１〜２４のζ出力
が、対応するＡＮＤゲート３１〜３４のゲート信号とし
て使用される。ここで、デバッグ対象のプロセッサの台
数は任意であり、複数台をデバッグ対象とする場合には
プロセッサ番号の２進符号を連続してデコーダ２０に入
力すれば良い。また、デバッグ対象プロセッサを変更す
る時には、クリア信号１２を入力してフリップフロップ
２１〜２４をリセッ・トし、再びプロセッサの選択を行
なえば良い。

プロセッサの選択が終了したら、全プロセッサのプログ
ラムの実行を開始する。デバッグ対象プロセッサがブレ
ークポイントに達すると、そのプロセッサは停止信号Ｂ
ｉ　（ｉは対象プロセッサ番号）を停止制御部３に出力
する。この停止イ；号Ｂｉは、停止制御部３の対応する
ＡＮＤゲート３１〜３４に入力される。停止信号Ｂｉが
入力されるＡＮＤゲート３１〜３４には、前述のように
ゲート信号が導入されているので、ＡＮＤゲート３１〜
３４からＯＲゲート４０に上記停止信号が直ちに出力さ
れる。ＯＲゲート４０は、いずれか一つのプロセッサか
ら停止信号Ｂｉを入力したら、停止要求信号Ｓを全プロ
セッサに出力する。この結果、ブレークポイントに達し
なかったプロセッサも上記停止要求信号Ｓの割込みによ
ってその動作を強制的に停止して、全プロセッサの動作
は停止する。この状態でメモリやレジスタの内容を読取
れば、プログラムのデバッグを容易に行なうことができ
る。

以上は、複数のデバッグ対象プロセッサのうちの１つが
ブレークポイントに達した時に全プロセッサを停止させ
るように停止制御部３が機能したが、デバッグ対象プロ
セッサが全てブレークポイントに達したときに停止要求
信号Ｓを出力させるようにしても良い。

第３図はこのように動作をする停止制御部３の構成を示
す図であり、フリップフロップ２１〜２４のζ出力を、
プロセッサに対応して設けられた４つのＯＲゲート４１
〜４４の一方の入力に与え、他方の入力に停止信号８１
〜Ｂ４を導入するとともに、これらＯＲゲート４１〜４
４の出力をＡＮＤＮ−ゲート４力させ、このＡＮＤゲー
ト４６から停止要求信号Ｓを得るように構成されている
。また、各フリップフロップ２１〜２４のζ出力は、Ｎ
ＡＮＤゲーク４５に入力され、このＮＡＮＤゲート４５
の出力はＡＮＤゲート４６の一つの入力として与えられ
ている。

このような構成によれば、デバッグ対象プロセッサに対
応するフリップフロップのζ出力かＬレベル、他のフリ
ップフロップの出力がＨレベルとなり、ＯＲゲート４１
〜４４は、デバッグ対象とならないプロセッサに対応し
たものからＨレベル、対象となるものからＬレベルの出
力が得られる。

そして、各プロセッサから順次停止信号Ｂｉが入力され
ると、ＯＲゲート４１〜４４の出力も順次Ｈレベルに変
化し、全てのデバッグ対象プロセッサから停止信号Ｂｉ
を入力すると、ＡＮＤゲート４６からは停止要求信号Ｓ
が出力されることになる。なお、ＮＡＮＤゲート４５は
、利用者がデバッグ対象プロセッサを１台も指定しなか
った時に、ＡＮＤゲート４６から停止要求信号Ｓが出力
されるのを防止するために設けられている。

以上のような停止制御部３は、デバッグ形態に応じて適
応的に切換えるようにしても良い。例えば、第４図に示
した停止制御部は、第２図に示した停止制御部と第３図
に示した停止制御部とを並列的に設け、そのＯＲゲート
４０及びＡＮＤゲート４６の出力をセレクタ５０によっ
て切換えるように構成したものである。このセレクタ５
０の切換えは、レジスタ５１内にモードセレクト信号線
５２を介してモードセレクト信号を格納する事によって
行われる。

また、第５図に示した停止制御部は、第２図に示した停
止制御部にシステムクロックを用いた停止時刻設定機能
を付加した構成例である。即ち、利用者は予め時刻設定
信号線６３を介してレジスタ６２にプロセッサ停止時刻
を指定しておく。プロセッサの実行が開始すると、シス
テムクロック信号がシステムクロック信号線６１を介し
てカウンタ６０に入力される。カウンタ６０は、このシ
ステムクロック信号を計数する。このカウンタ６０の出
力とレジスタ６２に格納されている設定時刻とは比較器
６４で比較され、両者が一致した時点で比較器６４から
は一致信号が出力される。

この一致信号はＯＲゲート６５の一方の入力に与えられ
る。ＯＲゲート６５の他方の入力には、ＯＲゲート４０
からの停止要求信号が入力されている。したがって、こ
の停止制御部は、利用者の設定した停止時刻及びデバッ
グ対象プロセッサのうちの１台がブレークポイントに達
する時刻のうち早い方の時刻に、ＯＲゲート６５を介し
て停止要求信号Ｓが出力される。このような構成によれ
ば、プロセッサからの停止信号たけでなく、システムク
ロックなどの外部信号も考慮して停止条件の判断を行な
うことができる。

なお、参考のため、第２図及び第３図に示す停止制御部
を用いた場合のプログラム停止状態を第６図に示す。こ
こでは、プロセッサを５台として、プロセッサ■、■を
利用者がデバッグ対象と指定したとする。また、実行を
開始してからプロセッサ■のプログラムのブレークポイ
ントに達するまでの時間をｔｌ、プロセッサ■のプログ
ラムのブレークポイントに達するまでの時間ｔ２（ｔｌ
＜ｔ２）とする。このとき、第２図の停止制御部を用い
ると、デバッグ対象プロセッサのうち最初の一台がブレ
ークポイントに達した時点で全プロセッサが停止するの
で、実行開始からｔｌ後に全プロセッサは停止する。ま
た、第３図の停止制御部を用いた場合には、デバッグ対
象プロセッサが全てブレークポイントに達した時点で全
プロセッサが停止するので、実行開始からｔ２後に全プ
ロセッサは停止する。

このように上記各実施例によれば、停止時間は異なるも
のの、いずれも全プロセッサを同時に停＋ｔ、　してい
るので、前述した目的を達成することがきる。

［発明の目的］以上述べたように、本発明によれば、利用者がデバッグ
対象とするプロセッサを任意に指定することにより、こ
れら指定したプロセッサのブレークポイントに合わせて
全プロセッサを同時に停止させることができるので、利
用者はデバッグ対象のプロセッサを停止させた時に、他
のプロセッサが格納しているデータ状況等を確認するこ
とができ、デバッグ作業の容易化に大いに寄与すること
ができる。

【図面の簡単な説明】

第１図は本発明を適用したシステムの構成例を示すブロ
ック図、第２図は同システムにおける停止制御部の一実
施例を示すブロック図、第３図〜第５図は同システムに
おける停止制御部の他の実施例をそれぞれ示すブロック
図、第６図は第２図及び第３図の停止制御部使用時の全
プロセッサ停止時点を示す図である。１ａ〜１ｎ・・・プロセッサ、２・・・制御／＜ス、３
・・・停止１−制御部。

Claims

【特許請求の範囲】

（１）相互に接続されて各々のプログラムを並列的に実
行するとともに、それぞれが停止要求信号を入力した時
点で前記プログラムの実行を停止する複数台のプロセッ
サに接続され、前記複数台のプロセッサのうちデバッグ
対象となるプロセッサからの停止信号が入力されたら、
全ての前記プロセッサに停止要求信号を出力する停止制
御手段を具備したことを特徴とする並列プログラムのデ
バッグ支援装置。
（２）前記停止制御手段は、前記デバッグ対象となるプ
ロセッサのうちの最初の前記停止信号の入力時点で前記
停止要求信号を出力するものであることを特徴とする特
許請求の範囲第１項記載の並列プログラムのデバッグ支
援装置。
（３）前記停止制御手段は、前記デバッグ対象となる全
てのプロセッサから前記停止信号を入力した時点で前記
停止要求信号を出力するものであることを特徴とする特
許請求の範囲第１項記載の並列プログラムのデバッグ支
援装置。