JPH0821026B2

JPH0821026B2 - マイクロコンピュータ

Info

Publication number: JPH0821026B2
Application number: JP1179264A
Authority: JP
Inventors: 秀夫安部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-13
Filing date: 1989-07-11
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPH02132574A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アナログ入力信号をデジタル値に変換する
A/D変換装置を内蔵したマイクロコンピュータに関す
る。

〔従来の技術〕

今日、マイクロコンピュータは、LSI技術の進歩によ
り高集積化が進み、各種の周辺ハードウェアをワンチッ
プに搭載するようになってきた。

なかでも、A/D変換器は、自動車制御やACサーボ制御
などの分野には不可欠なもので、A/D変換器内蔵マイク
ロコンピュータの需要は、非常に高いものである。以下
では、第４図を用いて従来の技術を説明する。

マイクロコンピュータ010は、中央処理装置（以下CPU
と略す）050と、A/D変換装置100と、前記CPU050とA/D変
換装置100とのデータのやりとりを行う内部バス060から
なる。

CPU050は、プログラム実行によってA/D変換装置100に
対するデータのリード、ライト動作を行う他にA/D変換
装置からの割り込み信号170を受け付ける処理も行う。

A/D変換装置100は、アナログ信号を入力するための入
力端子110〜117,入力端子110〜117の信号の内１つを選
択してA/D変換器に伝えるアナログマルチプレクサ（以
下マルチプレクサと略す）120,マルチプレクサ120の出
力信号をA/D変換するA/D変換器130,A/D変換器130の変換
結果を格納するA/D変換結果格納レジスタ（以下レジス
タと略す）140〜147,A/D変換の動作を制御するA/D変換
動作制御部（以下動作制御部と略す）150,所定のA/D変
換動作が終了するとCPU050に対して割り込み処理を要求
するための割り込み信号線170,マルチプレクサ120に対
して選択する入力端子を指定する入力端子指定信号線19
0,レジスタ140〜147の内１つを選択するアドレス信号線
200,A/D変換の動作指定を司どる動作指定レジスタ151,
変換するべき入力端子を指定する端子指定レジスタ153
から構成される。

次にA/D変換装置100の各部の説明をする。

マルチプレクサ120は、動作制御150の指定する入力端
子を選択して、A/D変換器130にアナログ入力信号を伝え
る。

A/D変換器130は、マルチプレクサ120の出力するアナ
ログ信号のA/D変換を行う。

レジスタ140〜147はA/D変換器130の変換結果を動作制
御部150の出力するアドレス指定信号線200の指定するレ
ジスタに格納する。

また、レジスタ140〜147の何れのレジスタもCPU050か
ら読み出し可能である。

動作制御部150は、A/D変換の動作を指定する動作指定
レジスタ151,変換する入力端子を指定する端子指定レジ
スタ153を有する。

前述の動作指定レジスタ151及び端子指定レジスタ153
は、CPU050からアクセス可能である。

動作制御部150は前記の動作指定レジスタ151及び端子
指定レジスタ153によって、マルチプレクサ120に対して
選択する入力信号の指定，レジスタ140〜147に対してA/
D変換結果を格納するレジスタを指定する。

続いてA/D変換装置100の動作と前記動作制御部150,動
作指定レジスタ151,端子指定レジスタ153の関係を詳細
に説明する。

通常、A/D変換装置は１つのアナログ入力端子を継続
してA/D変換し続ける場合と、複数のアナログ入力端子
を順次A/D変換して行く場合の２つの場合に対応しての
２つの動作を行う事が一般的である。

この動作切り換えを行うレジスタとして、動作指定レ
ジスタ151は機能する。

以下、その動作を説明する。

（１）動作指定レジスタ151が“0"の時、 A/D変換装置100は端子指定レジスタ153の指定する単
一のアナログ入力端子を継続してA/D変換し続ける。

端子指定レジスタ153の値と端子の対応は、端子指定
レジスタ153の値がそのまま端子の番号に対応する。即
ち端子指定レジスタ153が“5"ならば、入力端子115を、
端子指定レジスタ153が“7"なら入力端子117を指定す
る。A/D変換結果は、アナログ入力端子に対応したレジ
スタ（例えば、アナログ入力端子が110ならレジスタ14
0,アナログ入力端子が115ならレジスタ145）に格納す
る。

１回のA/D変換が終了するたびに割り込み信号線170を
アクティブ（“1"）にする。これによりレジスタ140〜1
47内のA/D変換結果をCPU050に引き取ることを要請し、
再びA/D変換動作を開始し、上記動作を繰り返す。

（２）動作指定レジスタ151が“1"の時、 A/D変換装置100は、全アナログ入力端子を順次A/D変
換して行く動作を行い、この場合、端子指定レジスタ15
3は無効となる。

具体的には、A/D変換装置100は、アナログ入力端子11
0を変換し、レジスタ140に変換結果を格納し、続いてア
ナログ入力端子111を変換し、レジスタ141に変換結果を
格納し、以下同様にして変換を行い、アナログ入力端子
117の変換を終了すると、割り込み信号線170をアクティ
ブ（“1"）にする。

以後、再びA/D変換動作をアナログ入力端子110から開
始し、繰り返す。

次に、A/D変換装置全体の動作をCPUの命令実行とあわ
せて説明する。

通常、各種の制御の為のA/D変換は、各入力端子を順
次A/D変換して、各入力端子の最新のA/D変換結果を常時
読み込み可能にしておく場合と、内外部の発生するタイ
ミングに基いて特定端子のA/D変換を行う場合があり、
両者は混在して使用される。

この例をとって説明すると、CPU050は、まず端子の最
新状態を読み込み可能にできるように各入力端子110〜1
17を順次A/D変換してゆく動作をさせる為に、前述の動
作指定レジスタ151に“1"を設定する。この動作指定に
より、A/D変換装置100は、各入力端子110〜117の最新の
A/D変換値をレジスタ140〜147に保持できる。尚、A/D変
換装置100は、８回のA/D変換終了毎に割り込み信号170
をアクティブにし、CPU050に割り込み処理を要求する
が、特に必要な処理は、ない為、CPU050側で割り込みを
マスクしておく。

次に、CPU050がプログラムを実行中にA/D変換サブル
ーチンコールによってサブルーチンコール時の特定端子
の状態を知る為に、CPU050は動作指定レジスタ151に
“0"を設定すると共に変換するべき入力端子の番号を端
子指定レジスタ153に設定して、A/D変換装置を１つのア
ナログ入力端子をA/D変換する動作に移行させる。

A/D変換装置100は、１変換終了毎に割り込み信号170
をアクティブ（“1"）するため、ここではCPU050は、割
り込みをマスクせず、割り込み信号170がアクティブ
（“1"）になる度に、A/D変換結果をCPU050に取込み、
必要な数だけA/D変換を行った後、再び動作指定レジス
タ151に“1"を設定して、前述の各入力端子110〜117を
順次A/D変換する動作に切り換えると同時に割り込みを
マスクする。以上の動作をプログラム上のA/D変換サブ
ルーチンコールの度に実行する。

〔発明が解決しようとする課題〕

従来のA/D変換装置は、特定端子のA/D変換と全端子順
次A/D変換の両方の動作をさせる場合に、CPUの命令によ
って動作を切り換える操作を行う必要があり、また割り
込みフラグのマスク、マスク解除といった処理が必要で
ある。この操作は、A/D変換の動作を切り換える度に付
きまとう為、A/D変換動作の切り換えが多発すると、前
述の動作切り換え操作のための命令実行が多くなり、CP
Uが本来実行するべき制御のためのプログラム実行に対
して有効な割合が低下し、制御装置全体の性能低下を招
いてしまう。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータは、中央処理装置
と、複数のアナログ入力端子と、前記複数のアナログ入
力端子のうちの一つを選択するアナログ入力選択手段
と、前記アナログ入力選択手段によって選択されたアナ
ログ入力端子のアナログ値をデジタル値に変換するA/D
変換器と、前記A/D変換器の変換結果を格納する複数のA
/D変換結果格納レジスタと、特定のアナログ入力端子の
選択指示に応答して、前記複数のアナログ入力端子のう
ちの前記特定のアナログ入力端子を前記アナログ入力端
子を前記アナログ入力選択手段で選択し、前記特定のア
ナログ入力端子のアナログ値を前記A/D変換器でA/D変換
し、その後前記複数のアナログ入力端子の夫々のアナロ
グ入力端子を前記アナログ入力選択手段で順次選択して
夫々のアナログ値を前記A/D変換器でA/D変換する動作に
移行させる手段を有することを特徴とする。

かくして、A/D変換の動作切り換えるためのCPUのオー
バーヘッドを低減させることができる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に
説明する。

第１図は、本発明の一実施例でブロック図である。マ
イクロコンピュータ020は、CPU050と、A/D変換装置300
と、前記CPU050とA/D変換装置300とのデータのやりとり
を行う内部バス060からなる。

CPU050は、プログラム実行によってA/D変換装置300に
対するデータのリード，ライト動作を行う他にA/D変換
装置からの割り込み信号170を受け付ける処理も行う。

A/D変換装置300は、アナログ信号を入力するための入
力端子110〜117,マルチプレクサ120,マルチプレクサ120
の出力信号をA/D変換するA/D変換器130,A/D変換器130の
変換結果を格納するレジスタ140〜147,A/D変換の動作を
制御する動作制御部350,A/D変換の開始を要求するA/D変
換要求信号線160,所定のA/D変換動作が終了するとCPU05
0に対して割り込み処理を要求するための割り込み信号
線170,マルチプレクサ120に対して選択する入力端子を
指定する入力端子指定信号線190,レジスタ140〜147の内
１つを選択するアドレス信号線200,およびA/D変換器130
に対するタイミング信号線210を有する。動作制御部350
は、A/D変換の制御を司どる動作指定レジスタ151,152、
変換すべき入力端子を指定する端子指定レジスタ153,動
作指定レジスタ152に“1"を書込む動作を検出する書込
み検出回路（以下、検出回路と略す）180,前記動作制御
レジスタ152に“1"が書込まれたことを示す信号線（以
下変換信号線と略す）185を有する。

次にA/D変換装置300の各部の説明をする。

マルチプレクサ120は、動作制御部350の指定する入力
端子を選択して、A/D変換器130にアナログ入力信号を伝
える。

レジスタ140〜147はA/D変換器130に変換結果を動作制
御部350の出力するアドレス指定信号線200の指定するレ
ジスタに格納する。

また、レジスタ140〜147の何れのレジスタもCP050か
ら読み出し可能である。

動作制御部350は、A/D変換の動作を指定する２つの動
作指定レジスタ151,152、及び変換するべき入力端子を
指定する端子指定レジスタ153を有し、動作指定レジス
タ151,152、端子指定レジスタ153はCPU050からアクセス
可能である。

動作制御部350は前記の動作指定レジスタ151,端子指
定レジスタ153によって、マルチプレクサ120に対して選
択する入力信号の指定、レジスタ140〜147に対してA/D
変換結果を格納するレジスタを指定する。

また、A/D変換要求信号線160は、動作制御部350に対
してA/D変換動作の切り換えタイミングを与える。端子
指定レジスタ153は、単一の端子をA/D変換する場合に変
換するべき入力端子を指定するレジスタで、端子指定レ
ジスタ153の値がそのまま入力端子を指定する。

即ち、端子指定レジスタ153が“3"なら入力端子113を
指定し、端子指定レジスタ153が“6"なら入力端子116を
指定する。

検出回路180は、上記の動作制御レジスタ152に“1"を
書込む動作を検出すると、変換信号線185をアクセス
（“1"）にして動作制御部350に動作制御レジスタに
“1"が書き込まれたことを伝える。

続いてA/D変換装置300の動作と前記動作制御部350、
動作指定レジスタ151,152、端子指定レジスタ153、A/D
変換要求信号線160、変換信号線185の関係を詳細に説明
する。

この動作切り換えを行うレジスタとして、動作指定レ
ジスタ151,152は機能する。以下に動作指定レジスタの
値とA/D変換動作の関係を説明する。

（１）動作指定レジスタ152が“0"、動作指定レジス
タ151が“0"の時、 A/D変換装置300は前述の端子指定レジスタ153の指定
する単一のアナログ入力端子を継続してA/D変換し続け
る。A/D変換結果は、アナログ入力端子に対応したレジ
スタ（例えば、アナログ入力端子が114からレジスタ14
4）に格納する。

（２）動作指定レジスタ152が“0"、動作指定レジス
タ151が“1"の時、 A/D変換装置300は、全アナログ入力端子を順次A/D変
換して行く動作を行い、この場合、端子指定レジスタ15
3は無効となる。

具体的には、アナログ入力端子110を変換し、レジス
タ140に変換結果を格納し、続いてアナログ入力端子111
を変換し、レジスタ141に変換結果を格納し、以下同様
にして変換を行い、アナログ入力端子117の変換を終了
すると、割り込み信号線170をアクティブ（“1"）にす
る。

（３）動作指定レジスタ152が、“1"の時この時動作指定レジスタ151の値に拘らず動作指定レ
ジスタ152への書込み動作によって制御される。

即ち、CPU050が動作指定レジスタ152に対して“1"を
書込む動作を行うと、検出回路180が“1"を書込まれた
ことを検出し、変換信号線185をアクティブ（“1"）に
する。

これにより、A/D変換装置300は、端子指定レジスタ15
3の指定する入力端子のA/D変換を１回行う。

さらに、A/D変換結果を（１）の例に習って入力端子
に対応したレジスタ140〜147の何れかの１つに格納する
と、割り込み信号170をアクティブ（“1"）にしてCPU05
0に、変換結果の引き取りを要求する。

次に全入力端子をA/D変換する動作に移行する。但
し、全入力端子をA/D変換する動作では、割り込み信号1
70はアクティブ（“1"）にしない。

また、A/D変換要求信号160は、上記の動作指定レジス
タ152が“1"の時、外部からの要求を受けると、A/D変換
装置300に対して、CPUが動作指定レジスタ152に“1"を
書込む動作と同様の動作をさせる。即ち、A/D変換装置3
00は、A/D変換要求信号160がアクティブ（“1"）になる
と、端子指定レジスタ153の指定する入力端子のA/D変換
を行い、１変換が終了すると再び全入力端子をA/D変換
する動作に移行する。

次に、本発明のA/D変換装置全体の動作について説明
する。

CPU050は、特定端子のA/D変換のみを実行したい場合
は、同端子の指定データをレジスタ153に書き込み、動
作指定レジスタ152に“0"、動作指定レジスタ151に“0"
を設定すればよい。複数の入力端子のA/D変換を実行し
たい場合は、動作指定レジスタ152に“0"、動作指定レ
ジスタ151に“1"を設定すればよい。そして、前述の両
方の動作を行わせたい場合は、動作指定レジスタ152に
“1"を設定すればよい。

CPU050がプログラムを実行中にA/D変換サブルーチン
コールが起動され同サブルーチンコールの処理が特定端
子の状態を知るものであれば、同端子の指定データをレ
ジスタ153に書き込み（なお、すでに書き込んであると
きは不要となる）、動作指定レジスタ152に“1"を書込
む操作を行うだけでよい。かかる処理によって、A/D変
換装置300は、端子指定レジスタ153の指定する入力端子
のA/D変換を行った後に、全入力端子のA/D変換へ移行す
る。従ってCPU050は、ただ１回の動作指定レジスタ152
の書き込み操作のみで、A/D変換装置を端子指定レジス
タ153の指定する単一のアナログ入力端子をA/D変換する
動作をさせた後に全入力端子をA/D変換する動作に移行
させることができる。しかも、この一連の動作に付随し
て割り込み信号のマスク、マスク解除の操作を行う必要
がない。また、A/D変換要求信号線160によって、CPU050
の命令実行によらず、外部事象の変化に同期して上記動
作を行うことも可能であり、この場合、CPUは単にA/D変
換結果を引き取る動作のみを行う。

第２図に第１図の動作制御部350の構成を示す。第１
図と同一構成部は同一番号で示す。このユニット350
は、さらに、３ビットカウンタ469、セレクタ452、デコ
ーダ480、タイミングコントローラ464、Ｓ−Ｒフリップ
フロップ463、ANDゲート453,457,458,459,460,461,462,
467,483、ORゲート454,456,465,482、そして検出器180
（第１図）としてのANDゲート468を有し、これらは図示
のように接続されている。

レジスタ151,152に“0"が書き込まれたとすると、AND
ゲート459−461のうち461の出力だけが“1"となり、OR
ゲート454を介してセレクタ452の選択端子Ｓに“1"が供
給される。セレクタ452はレジスタ53を選択し、その内
容はデコーダ480でデコードされてマルチプレクサ120お
よびレジスタ群140−147（第１図）に供給される。ま
た、レジスタ151への“0"の書き込みによりANDゲート46
2の出力は“1"となり、同出力はORゲート482を介してA/
D変換起動信号469としてタイミングコントローラ464に
供給される。コントローラ464は信号469によって初期化
され、A/D変換器130（第１図）に必要なタイミング信号
を供給する。タイミングコントローラ464は１回のA/D変
換が終了する毎に終了信号470を発生する。同信号470は
ANDゲート458に供給され、ORゲート454の出力が“1"で
あることから、ORゲート456を介して割込み要求信号170
が発生する。かくして、レジスタ151,152が“0"に書き
込まれると、レジスタ153の指定データによって選択さ
れたアナログ信号が継続的にA/D変換される。

レジスタ151,152にそれぞれ“1",“0"を書き込んだ時
は、ANDゲート459の出力が“1"となり、ANDゲート460,4
61の出力は“0"、したがってORゲート454の出力は“0"
となる。セレクタ452は３ビットカウンタ451を選択す
る。レジスタ151へのデータ書込みによって発生する起
動信号469をカウンタ451はリセット信号とし、A/D変換
終了信号470をカウントアップ信号とする。カウンタ451
からのオーバーフロー信号481はANDゲート457に供給さ
れ、その出力はORゲート456を介して割込み要求信号170
となる。かくして、レジスタ151,152にそれぞれ“1",
“0"を書き込んだときは、アナログ入力端子110−117
（第１図）へのすべてのアナログ信号が順々にA/D変換
され、その１サイクル終了毎の割込要求信号170が発生
する。

レジスタ152に“1"が書き込まれたときは、ANDゲート
468がその書き込み動作を検出し、信号185を発生する。
同信号180はORゲート465を介してフリップフロップ463
をセットし、さらにORゲート482を介してコントローラ4
69を初期化する。フリップフロップ463がセットされる
ので、ANDゲート460の出力が“1"となり、セレクタ452
はレジスタ153を選択する。したがって、レジスタ153の
内容によって指定されるアナログ信号がA/D変換され、
その変換データは対応するレジスタに格納される。変換
終了信号470が発生されると同信号470はANDゲート458お
よびORゲート456を介して割込み要求信号170としてCPU0
50（第１図）に供給される。さらに、信号470はフリッ
プフロップ463をリセットする。フリップフロップ463の
リセットによりANDゲート460の出力は“0"、したがって
ORゲート454の出力も“0"となりセレクタ452はカウンタ
451を選択する。その結果、A/D変換器130は各アナログ
入力のA/D変換動作に入る。各A/D変換終了時に終了信号
470が発生しても、またカウンタ451がオーバフロー信号
481を発生しても、ANDゲート457,458は共に閉じている
ので、割込み要求信号170は発生しない。

レジスタ152に“1"が書き込まれている状態で、A/D変
換要求信号160が発生すると、ANDゲート467、ORゲート4
65を介してフリップフロップ463をセットするので、上
述の第３番目の動作が実行される。

上記第１の実施例において第３の動作モードのときは
レジスタ153のコードで指定されるアナログ入力の変換
データを１回だけ得ているが、同アナログ入力の誤差や
ノイズの影響を取り除くために同入力の平均値をとるこ
とを望まれることがある。すなわち、複数込の変換デー
タが要求される場合がある。かかる動作を第４の動作モ
ードとしてレジスタ151,152に共に“1"が書き込まれた
ときに実行する構成を第２の実施例として第３図に示
す。なおA/D変換器内蔵マイクロコンピュータとしての
全体のブロックは第１図と同一であるから、本実施例に
おける動作制御部350のみを第３図に示す。また、第１
図，第２図と同一構成部は同じ番号で示す。

第３図に示したユニット350は、デコーダ501,セレク
タ502,S−Ｒフリップフロップ504、ANDゲート508,509,5
10,512,513,515、ORゲート507,511、およびインバータ5
14を有し、図示のように接続されている。デコーダ501
は、３ビットカウンタ451の下位の二つのビット451−0,
451−１とレジスタ62の最上位ビット62−２とを受け
る。また、第２図のORゲート456,482およびANDゲート46
7は第３図でそれぞれ３入力のORゲート4561,4821、AND
ゲート4671とされている。

今、レジスタ151,152に共に“0"が書き込まれると、A
NDゲート461の出力は“1"となる。フリップフロップ46
3,504は共にセットされずリセット状態にある。したが
って、セレクタ452はレジスタ153を選択し、セレクタ50
2はデコーダ480の出力を選択する。したがって、レジス
タ153の内容で指定されるアナログ入力に対し継続的なA
/D変換が実行され、レジスタ140−147、第１図の対応す
るレジスタにその変換データが格納される。また、１回
の変換終了毎に割込み要求信号170が発生する。

レジスタ151,152にそれぞれ“1",“0"が書き込まれる
と、ANDゲート459の出力が“1"となり、ORゲート454の
出力は“0"となる。このとき、フリップフロップ463,50
4のＱ出力は“0"であり、ANDゲート515の出力も“0"で
カウンタ451の最上位ビット451−２がANDゲート513、OR
ゲート511を介してセレクタ452に出力される。したがっ
て、セレクタ452はカウンタ451の３ビット出力を選択
し、セレクタ502はデコーダ480の出力を選択する。かく
して、８本のすべてのアナログ入力に対するA/D変換が
実行されレジスタ140−147にそれぞれ格納される。１サ
イクルのA/D変換が終了すると、カウンタ451からオーバ
ーフロー信号481が出力され、CPU050に対し割り込み要
求信号170が発生される。

レジスタ151,152にそれぞれ“0",“1"が書込まれる
と、ANDゲート468はレジスタ152への“1"の書込み動作
を検出し検出信号185を発生する。同信号180はフリップ
フロップ463をセットする。一方ANDゲート508によって
フリップフロップ504はセットされない。フリップフロ
ップ463のセットによってANDゲート460の出力が“1"し
たがってORゲート454の出力が“1"となる。セレクタ452
はレジスタ153を選択する。フリプフロップ504はセット
されないので、セレクタ502はデコーダ480を選択する。
したがって、レジスタ62の内容で指定されるアナログ信
号がA/D変換されレジスタ140−147の対応するレジスタ
に格納される。変換終了信号470が発生すると、ゲート5
10および458は開いているので、同信号470によって割込
み要求信号170が発生する。同信号470はさらにフリップ
フロップ463をリセットし、ORゲート454の出力を“0"と
する。この結果、セレクタ452はカウンタ469を選択し、
各アナログ入力に対するA/D変換が開始される。ただ
し、ANDゲート457,458は閉じているので、カウンタ451
がオーバーフロー信号481を発生しても変換終了信号470
が発生しても割込み要求信号170は発生しない。

レジスタ151,152に共に“1"を書き込んだ場合は、検
出信号185はANDゲート508、ORゲート507を介してフリッ
プフロップ504をセットする。信号185はフリップフロッ
プ463もセットする。ORゲート505,ANDゲート460,ORゲー
ト454の各出力は“1"となり、セレクタ452はレジスタ15
3を選択し、その内容をデコーダ480に供給する。一方、
フリプフロップ504のセットによってセレクタ502は第２
のデコーダ501を選択する。デコーダ501はカウンタ451
の下位の２ビット451−0,451−１とレジスタ153の最上
位ビット62−２を受け、またカウンタ451はA/D変換起動
信号469にリセットされる。したがって、レジスタ153の
内容に応じてデコーダ501への入力は“000"又は“001"
となる。すなわち、レジスタ153の内容がアナログ入力
端子110−113のいずれか一つを指定するときはデコーダ
501の入力は“000"したがってレジスタ140が指定され、
アナログ入力114−117の中の一つを指定しているときは
“001"したがってレジスタ144が指定される。例えば、
レジスタ153の内容がアナログ入力111を指定していると
すると、そのA/D変換データはレジスタ140に格納され
る。１回のA/D変換終了によって信号470が発生するとカ
ウンタ451のカウント値は１つ追加されデコーダ501の入
力は“100"となる。信号470はフリップフロップ463をリ
セットするが、フリップフロップ504はリセットされな
いので、ORゲート505によってORゲート454は引き続き
“1"となる。また、ANDゲート510は閉じているので信号
470によって割込み要求信号170は発生されない。セレク
タ452はレジスタ62を選択し続けているので、アナログ
入力111に対する２回目のA/D変換が実行され、その結果
はレジスタ141に格納される。同様に、アナログ入力111
に対する３回目および４回目のA/D変換が実行され各結
果はレジスタ142,143にそれぞれ格納される。４回目のA
/D変換の終了にもとづき発生される信号470によってカ
ウンタ451の２ビット目から３ビット目にキャリー信号6
00が発生する。ANDゲート503はフリップフロップ504の
出力によって開いているので、キャリー信号600によっ
てCPU050に対し割込み要求信号170が発生する。ANDゲー
ト503の出力はフリップフロップ504のリセット入力にも
供給されているので、同フリップフロップ504をリセッ
トする。ORゲート505の出力は“0"となり、ORゲート454
の出力を“0"にする。したがって、セレクタ452はカウ
ンタ451を選択する。このとき、ANDゲート515の出力が
“1"によってANDゲート512が開き、513は閉じているの
で、セレクタ452に供給される最上位ビットはレジスタ1
53の最上位ビットの反転データである。すなわちセレク
タ452に“001"が供給されることになり、アナログ入力
端子114が指定される。また、レジスタ144が選択され
る。かくして、アナログ入力114−117に対するA/D変換
が順々に実行される。ANDゲート503,457,458の出力はす
べて“0"であるから、CPU32に対する割込み要求信号170
は発生しない。

レジスタ151,152にそれぞれ“0",“1"が書き込まれて
いる状態でA/D変換要求信号160が供給されるとANDゲー
ト4671の出力が“1"となり第３の動作モードが実行され
る。レジスタ151,152の両方に“1"が書き込まれている
状態で信号1601が供給されると、ANDゲート509の出力が
“1"となり第４の動作モードが実行される。

かくして、本実施例ではレジスタ151,152に書き込む
べきデータに応じて４つの動作モードを設定することが
でき、しかも第３および第４の動作モードにおいてはCP
U32に割込み信号170に対するマスク設定およびマスク解
除の処理を不要にしている。

〔発明の効果〕

以上説明した様に本発明は、A/D変換装置が単一の入
力端子のA/D変換終了後に自動的に複数の入力端子を順
次A/D変換する動作に移行する動作に移行する機能を有
することにより、単一の入力端子のA/D変換動作と、複
数の入力端子のA/D変換動作が制御プログラム内に混在
した場合にA/D変換の動作切り換え、割込み信号のマス
ク、割込み信号のマスク解除といった諸々の操作を不用
にすることにより、CPUの命令実行効率が低下すること
なく複雑なA/D変換動作に対応することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した動作制御部の回路図、第３図は本発明の
他の実施例によるマイクロコンピュータで用いられた動
作制御部の回路図、第４図は従来例のブロック図であ
る。

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、複数のアナログ入力端子
と、前記複数のアナログ入力端子のうちの一つを選択す
るアナログ入力選択手段と、前記アナログ入力選択手段
によって選択されたアナログ入力端子のアナログ値をデ
ジタル値に変換するA/D変換器と、前記A/D変換器の変換
結果を格納する複数のA/D変換結果格納レジスタと、特
定のアナログ入力端子の選択指示に応答して、前記複数
のアナログ入力端子のうちの前記特定のアナログ入力端
子を前記アナログ入力選択手段で選択し、前記特定のア
ナログ入力端子のアナログ値を前記A/D変換器でA/D変換
し、その後前記複数のアナログ入力端子の夫々のアナロ
グ入力端子を前記アナログ入力選択手段で順次選択して
夫々のアナログ値を前記A/D変換器でA/D変換する動作に
移行させる手段を有することを特徴とするマイクロコン
ピュータ。