JPH04303247A - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
- Publication number
- JPH04303247A JPH04303247A JP3091596A JP9159691A JPH04303247A JP H04303247 A JPH04303247 A JP H04303247A JP 3091596 A JP3091596 A JP 3091596A JP 9159691 A JP9159691 A JP 9159691A JP H04303247 A JPH04303247 A JP H04303247A
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- JP
- Japan
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- signal
- rom
- microcomputer device
- switching signal
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 15
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 101150065817 ROM2 gene Proteins 0.000 description 3
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 2
- 230000009191 jumping Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は装置外のメモリをアク
セス可能なマイクロコンピュータ装置に関するものであ
る。
セス可能なマイクロコンピュータ装置に関するものであ
る。
【０００２】
【従来の技術】図４は従来のマイクロコンピュータ装置
を使用してＲＯＭをアクセスする時の構成を示すブロッ
ク図である。図４中、１はマイクロコンピュータ装置、
２はマイクロコンピュータ装置１によりアクセスされる
ＲＯＭ、３はアドレスバス、４はリード信号線、５はデ
ータバスである。マイクロコンピュータ装置１のアドレ
ス信号出力端ＡＤがアドレスバス３を介してＲＯＭ２の
アドレス信号入力端ＡＤに、マイクロコンピュータ装置
１のリード信号出力端ＲＤがリード信号線４を介してＲ
ＯＭ２の出力許可信号入力端ＯＥに、マイクロコンピュ
ータ装置１のデータ信号入力端ＤＢがデータバス５を介
してＲＯＭ２のデータバス出力端ＤＢにそれぞれ接続さ
れている。またＲＯＭ２のチップ選択信号は常に選択状
態になっているとする。なお、本発明の説明の便宜上、
外部のＲＯＭをアクセスさせる場合についてのみ述べる
。
を使用してＲＯＭをアクセスする時の構成を示すブロッ
ク図である。図４中、１はマイクロコンピュータ装置、
２はマイクロコンピュータ装置１によりアクセスされる
ＲＯＭ、３はアドレスバス、４はリード信号線、５はデ
ータバスである。マイクロコンピュータ装置１のアドレ
ス信号出力端ＡＤがアドレスバス３を介してＲＯＭ２の
アドレス信号入力端ＡＤに、マイクロコンピュータ装置
１のリード信号出力端ＲＤがリード信号線４を介してＲ
ＯＭ２の出力許可信号入力端ＯＥに、マイクロコンピュ
ータ装置１のデータ信号入力端ＤＢがデータバス５を介
してＲＯＭ２のデータバス出力端ＤＢにそれぞれ接続さ
れている。またＲＯＭ２のチップ選択信号は常に選択状
態になっているとする。なお、本発明の説明の便宜上、
外部のＲＯＭをアクセスさせる場合についてのみ述べる
。
【０００３】次にこの従来例の動作について図５を参照
して説明する。ＲＯＭ２に格納されたデータを読むには
、まずマイクロコンピュータ装置１はアドレス出力に読
み出したいアドレスを出力した後、リード信号線４にリ
ード信号を出力する。ＲＯＭ２はこのリード信号を受け
てデータ信号出力端ＤＢに該アドレスに格納されたデー
タを出力する。マイクロコンピュータ装置１はそのデー
タを読み込む。
して説明する。ＲＯＭ２に格納されたデータを読むには
、まずマイクロコンピュータ装置１はアドレス出力に読
み出したいアドレスを出力した後、リード信号線４にリ
ード信号を出力する。ＲＯＭ２はこのリード信号を受け
てデータ信号出力端ＤＢに該アドレスに格納されたデー
タを出力する。マイクロコンピュータ装置１はそのデー
タを読み込む。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータ装置でＲＯＭをアクセスする時は以上のように構
成されているので、外部ＲＯＭをアクセスする時、ＲＯ
Ｍ容量はアドレスバスのビット数に制限され、ビット数
により決まる容量以上はアクセスすることができない。 このようなことはアドレスバスのビット数を増加させれ
ば対応可能であるが、そのためにはプログラムカウンタ
等のコアとなるブロックを回路変更しなければならない
。近年、マイクロコンピュータ装置の分野では、ＣＰＵ
を中心としたコアブロックは共通にして、ポート，タイ
マ，シリアル入出力等の周辺ブロックをユーザのニーズ
に合わせて内蔵して製品を短期間で展開していく開発方
法が主流となってきている。そうした展開を行う上でア
ドレスバスのビット数を変更するのはかなりの開発工期
や人工が必要となるという問題点があった。
ュータ装置でＲＯＭをアクセスする時は以上のように構
成されているので、外部ＲＯＭをアクセスする時、ＲＯ
Ｍ容量はアドレスバスのビット数に制限され、ビット数
により決まる容量以上はアクセスすることができない。 このようなことはアドレスバスのビット数を増加させれ
ば対応可能であるが、そのためにはプログラムカウンタ
等のコアとなるブロックを回路変更しなければならない
。近年、マイクロコンピュータ装置の分野では、ＣＰＵ
を中心としたコアブロックは共通にして、ポート，タイ
マ，シリアル入出力等の周辺ブロックをユーザのニーズ
に合わせて内蔵して製品を短期間で展開していく開発方
法が主流となってきている。そうした展開を行う上でア
ドレスバスのビット数を変更するのはかなりの開発工期
や人工が必要となるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたものであり、アドレスバスのアドレス空
間以上のメモリをコアブロックの変更なしでアクセス可
能とし、外付けメモリの容量を増やすことが可能なマイ
クロコンピュータ装置を得ることを目的とする。
ためになされたものであり、アドレスバスのアドレス空
間以上のメモリをコアブロックの変更なしでアクセス可
能とし、外付けメモリの容量を増やすことが可能なマイ
クロコンピュータ装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータ装置は、データバス５上のデータをラッチ
するラッチ手段１ｂと、上記ラッチ値を、１命令サイク
ル期間分遅延させて出力する遅延手段１ｃと、上記遅延
出力をアクセス対象のメモリ（ＲＯＭ２，６）を切り替
えるための切替信号として出力する切替え信号出力手段
（ドライバ１ｄ，インバータ８）とを備えたものである
。
コンピュータ装置は、データバス５上のデータをラッチ
するラッチ手段１ｂと、上記ラッチ値を、１命令サイク
ル期間分遅延させて出力する遅延手段１ｃと、上記遅延
出力をアクセス対象のメモリ（ＲＯＭ２，６）を切り替
えるための切替信号として出力する切替え信号出力手段
（ドライバ１ｄ，インバータ８）とを備えたものである
。
【０００７】
【作用】ラッチ手段１ｂはデータバス５上のデータをラ
ッチする。遅延手段１ｃは上記ラッチ値を１命令サイク
ル期間分遅延させて出力する。切替信号出力手段（ドラ
イバ１ｄ，インバータ８）は上記遅延出力をアクセス対
象のメモリ（ＲＯＭ２，６）を切り替えるための切替信
号として出力する。
ッチする。遅延手段１ｃは上記ラッチ値を１命令サイク
ル期間分遅延させて出力する。切替信号出力手段（ドラ
イバ１ｄ，インバータ８）は上記遅延出力をアクセス対
象のメモリ（ＲＯＭ２，６）を切り替えるための切替信
号として出力する。
【０００８】
【実施例】図１は本発明の一実施例によるマイクロコン
ピュータ装置により外部ＲＯＭをアクセスする時の構成
を示すブロック図である。１１は本発明の一実施例によ
るマイクロコンピュータ装置であり、その構成は従来の
マイクロコンピュータ装置に相当する部分である処理装
置１ａと、データバス５の内容（データ）をラッチする
ラッチ手段１ｂと、このラッチ手段１ｂの出力を受けラ
ッチ値を１命令サイクル期間遅延させる遅延手段１ｃと
、上記遅延出力をアクセス対象のメモリを切り替えるた
めの切替信号として出力する切替信号出力手段としての
ドライバ１ｄおよびインバータ８とを備えている。１ｅ
はラッチ手段１ｂへのラッチクロック信号、１ｆは命令
サイクルの始まりを示す信号、７は上記切替信号、２，
６はアクセス対象のメモリとしてのＲＯＭ、３はアドレ
スバス、４はリード信号線、５はデータバスである。マ
イクロコンピュータ装置１１のアドレス信号出力端ＡＤ
はアドレスバス３を介してＲＯＭ２，６のアドレス信号
入力端ＡＤに、マイクロコンピュータ装置１１のリード
信号出力端ＲＤはリード信号線４を介してＲＯＭ２，６
の出力許可信号入力端ＯＥに、マイクロコンピュータ装
置１１のデータ信号入力端ＤＢはデータバス５を介して
データ信号出力端ＤＢにそれぞれ接続されている。マイ
クロコンピュータ装置１１からの切替信号７はＲＯＭ２
のチップ選択信号入力端に、その切替信号７のインバー
タ８による反転信号はＲＯＭ６のチップ選択信号入力端
に入力される。なお、図１はマイクロコンピュータ装置
を用いて外部のＲＯＭをアクセスさせるのに必要な部分
のみを記載している。
ピュータ装置により外部ＲＯＭをアクセスする時の構成
を示すブロック図である。１１は本発明の一実施例によ
るマイクロコンピュータ装置であり、その構成は従来の
マイクロコンピュータ装置に相当する部分である処理装
置１ａと、データバス５の内容（データ）をラッチする
ラッチ手段１ｂと、このラッチ手段１ｂの出力を受けラ
ッチ値を１命令サイクル期間遅延させる遅延手段１ｃと
、上記遅延出力をアクセス対象のメモリを切り替えるた
めの切替信号として出力する切替信号出力手段としての
ドライバ１ｄおよびインバータ８とを備えている。１ｅ
はラッチ手段１ｂへのラッチクロック信号、１ｆは命令
サイクルの始まりを示す信号、７は上記切替信号、２，
６はアクセス対象のメモリとしてのＲＯＭ、３はアドレ
スバス、４はリード信号線、５はデータバスである。マ
イクロコンピュータ装置１１のアドレス信号出力端ＡＤ
はアドレスバス３を介してＲＯＭ２，６のアドレス信号
入力端ＡＤに、マイクロコンピュータ装置１１のリード
信号出力端ＲＤはリード信号線４を介してＲＯＭ２，６
の出力許可信号入力端ＯＥに、マイクロコンピュータ装
置１１のデータ信号入力端ＤＢはデータバス５を介して
データ信号出力端ＤＢにそれぞれ接続されている。マイ
クロコンピュータ装置１１からの切替信号７はＲＯＭ２
のチップ選択信号入力端に、その切替信号７のインバー
タ８による反転信号はＲＯＭ６のチップ選択信号入力端
に入力される。なお、図１はマイクロコンピュータ装置
を用いて外部のＲＯＭをアクセスさせるのに必要な部分
のみを記載している。
【０００９】次に動作について説明する。外部ＲＯＭを
アクセスする時、従来はＲＯＭのチップ選択信号を常時
選択状態としていたが、本実施例ではマイクロコンピュ
ータ装置１１の切替信号およびその反転信号を外部ＲＯ
Ｍ２および６に入力し、ＲＯＭのどちらかが選択されて
いる時は残りが非選択状態になるように構成している。
アクセスする時、従来はＲＯＭのチップ選択信号を常時
選択状態としていたが、本実施例ではマイクロコンピュ
ータ装置１１の切替信号およびその反転信号を外部ＲＯ
Ｍ２および６に入力し、ＲＯＭのどちらかが選択されて
いる時は残りが非選択状態になるように構成している。
【００１０】まず、切替信号の動作について図２を参照
して説明する。図中、信号１ｆは命令サイクルの先頭で
図のように発生する信号、１ｅはラッチクロック信号で
あり、切替命令を実行することにより図のように発生す
る信号とする。すなわち、切替命令を実行することによ
り、ラッチ手段１ｂは新データをラッチし、遅延手段１
ｃはラッチ値を１命令期間おいて出力する。遅延手段１
ｃは例えば信号１ｆをクロック信号とするシフトレジス
タ等（図示せず）で実現することができる。この遅延手
段１ｃの出力はドライバ１ｄを介して切替信号７となる
。つまり、切替命令実行後、１命令終了時にはじめて切
替信号７が変化するわけである。
して説明する。図中、信号１ｆは命令サイクルの先頭で
図のように発生する信号、１ｅはラッチクロック信号で
あり、切替命令を実行することにより図のように発生す
る信号とする。すなわち、切替命令を実行することによ
り、ラッチ手段１ｂは新データをラッチし、遅延手段１
ｃはラッチ値を１命令期間おいて出力する。遅延手段１
ｃは例えば信号１ｆをクロック信号とするシフトレジス
タ等（図示せず）で実現することができる。この遅延手
段１ｃの出力はドライバ１ｄを介して切替信号７となる
。つまり、切替命令実行後、１命令終了時にはじめて切
替信号７が変化するわけである。
【００１１】次にソフトウェアを関連させて説明する。
図３はＲＯＭ２のプログラムを実行中にＲＯＭ６のプロ
グラムにジャンプする場合を説明する図である。まず、
割り込みを禁止する。これはＲＯＭ間でジャンプする時
に割り込みが掛からないようにするためである。その後
切替命令によりＲＯＭ６をアクセスできるようにする。 ただし、図２に示すように命令終了後も切替信号７は変
化しないので次のジャンプ命令が実行されることになる
。ジャンプ命令実行後初めて切替信号７が変化し、ＲＯ
Ｍ６のＬ１番地の命令が実行されることになり、以下順
次ＲＯＭ６のプログラムが実行されるようになる。また
、ＲＯＭ６にジャンプした時、最初に割り込みを許可状
態としておく。
グラムにジャンプする場合を説明する図である。まず、
割り込みを禁止する。これはＲＯＭ間でジャンプする時
に割り込みが掛からないようにするためである。その後
切替命令によりＲＯＭ６をアクセスできるようにする。 ただし、図２に示すように命令終了後も切替信号７は変
化しないので次のジャンプ命令が実行されることになる
。ジャンプ命令実行後初めて切替信号７が変化し、ＲＯ
Ｍ６のＬ１番地の命令が実行されることになり、以下順
次ＲＯＭ６のプログラムが実行されるようになる。また
、ＲＯＭ６にジャンプした時、最初に割り込みを許可状
態としておく。
【００１２】なお、上記実施例では切替信号を１ビット
で説明したが、ビット数を増やしても問題ない。また、
切替信号を用いてＲＯＭのチップ選択信号を制御したが
、切替信号をアドレスのＭＳＢ等に割りつけても同様な
動作を行うことが可能である。
で説明したが、ビット数を増やしても問題ない。また、
切替信号を用いてＲＯＭのチップ選択信号を制御したが
、切替信号をアドレスのＭＳＢ等に割りつけても同様な
動作を行うことが可能である。
【００１３】
【発明の効果】以上のように本発明によれば、データバ
ス上のデータをラッチするラッチ手段と、ラッチ値を少
なくとも１命令サイクル期間分遅延させて出力する遅延
手段と、遅延出力をアクセス対象のメモリを切り替える
ための切替信号として出力する切替信号出力手段とを備
えて構成したので、アドレスバスのアドレス空間以上の
メモリをコアブロックの変更なしでアクセスが可能とな
り、外付けメモリの容量を増やすことができ、したがっ
てユーザのニーズに短期間かつ低価格で対応できるとい
う効果が得られる。
ス上のデータをラッチするラッチ手段と、ラッチ値を少
なくとも１命令サイクル期間分遅延させて出力する遅延
手段と、遅延出力をアクセス対象のメモリを切り替える
ための切替信号として出力する切替信号出力手段とを備
えて構成したので、アドレスバスのアドレス空間以上の
メモリをコアブロックの変更なしでアクセスが可能とな
り、外付けメモリの容量を増やすことができ、したがっ
てユーザのニーズに短期間かつ低価格で対応できるとい
う効果が得られる。
【図１】この発明の一実施例に係るマイクロコンピュー
タ装置を用いて外部ＲＯＭをアクセスする時の構成を示
すブロック図である。
タ装置を用いて外部ＲＯＭをアクセスする時の構成を示
すブロック図である。
【図２】この実施例の動作を説明するためのタイミング
図である。
図である。
【図３】この実施例の動作を説明するためのプログラム
図である。
図である。
【図４】従来のマイクロコンピュータ装置を用いて外部
ＲＯＭをアクセスする時の構成を示すブロック図である
。
ＲＯＭをアクセスする時の構成を示すブロック図である
。
【図５】この従来例の動作を説明するためのタイミング
図である。
図である。
１ｂ ラッチ手段
１ｃ 遅延手段
１ｄ ドライバ（切替信号出力手段）８ インバー
タ（切替信号出力手段）１１ マイクロコンピュータ
装置 ２，６ ＲＯＭ（メモリ）
タ（切替信号出力手段）１１ マイクロコンピュータ
装置 ２，６ ＲＯＭ（メモリ）
Claims (2)
- 【請求項１】 装置外の複数のメモリを切替えてアク
セス可能としたマイクロコンピュータ装置において、デ
ータバス上のデータをラッチするラッチ手段と、上記ラ
ッチ値を少なくとも１命令サイル期間分遅延させて出力
する遅延手段と、上記遅延出力をアクセス対象のメモリ
を切り替えるための切替信号として出力する切替信号出
力手段とを備えたことを特徴とするマイクロコンピュー
タ装置。 - 【請求項２】 遅延手段は、マイクロコンピュータの
命令サイクル設定の一定周期の信号を、クロック信号と
するシフトレジスタで構成したことを特徴とする請求項
１のマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091596A JPH04303247A (ja) | 1991-03-29 | 1991-03-29 | マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091596A JPH04303247A (ja) | 1991-03-29 | 1991-03-29 | マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303247A true JPH04303247A (ja) | 1992-10-27 |
Family
ID=14030939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091596A Pending JPH04303247A (ja) | 1991-03-29 | 1991-03-29 | マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209876A (ja) * | 2005-01-28 | 2006-08-10 | Denso Corp | 電子制御装置 |
-
1991
- 1991-03-29 JP JP3091596A patent/JPH04303247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209876A (ja) * | 2005-01-28 | 2006-08-10 | Denso Corp | 電子制御装置 |
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