JPH0721035A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0721035A JPH0721035A JP5164623A JP16462393A JPH0721035A JP H0721035 A JPH0721035 A JP H0721035A JP 5164623 A JP5164623 A JP 5164623A JP 16462393 A JP16462393 A JP 16462393A JP H0721035 A JPH0721035 A JP H0721035A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- register
- interrupt
- address
- vector
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Links
- 239000013598 vector Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 レジスタセレクト信号のマルチファンクショ
ン化による、多数の割り込み要因を持つ割り込みコント
ローラの割り込みアクノリッジサイクル中の当該割り込
み要求の高速なクリア。 【構成】 マスタアドレスデコード手段３により生成さ
れたマスタアドレスデコード信号４と、受け付け割り込
み要因ベクタ２０をデコードする受け付け割り込み要因
ベクタデコード手段２１により生成された受け付け割り
込み要因ベクタデコード信号２２とを、受け付け割り込
み要因ベクタ読み出し信号１１で制御されるデコーダ出
力セレクト回路２３ａにより切替え、デコーダ出力セレ
クト回路２３ａからの出力をマルチファンクションレジ
スタセレクト信号２４として、各制御レジスタ５のレジ
スタセレクト入力に供給し、各制御レジスタ５のマルチ
ファンクションレジスタセレクト信号２４と、前記読み
出し信号１１との論理積を割り込み要求ラッチをクリア
するための信号とする。この間、前記読み出し信号１１
により、前記制御レジスタへの前記バスサイクル有効信
号はマスクされる。
ン化による、多数の割り込み要因を持つ割り込みコント
ローラの割り込みアクノリッジサイクル中の当該割り込
み要求の高速なクリア。 【構成】 マスタアドレスデコード手段３により生成さ
れたマスタアドレスデコード信号４と、受け付け割り込
み要因ベクタ２０をデコードする受け付け割り込み要因
ベクタデコード手段２１により生成された受け付け割り
込み要因ベクタデコード信号２２とを、受け付け割り込
み要因ベクタ読み出し信号１１で制御されるデコーダ出
力セレクト回路２３ａにより切替え、デコーダ出力セレ
クト回路２３ａからの出力をマルチファンクションレジ
スタセレクト信号２４として、各制御レジスタ５のレジ
スタセレクト入力に供給し、各制御レジスタ５のマルチ
ファンクションレジスタセレクト信号２４と、前記読み
出し信号１１との論理積を割り込み要求ラッチをクリア
するための信号とする。この間、前記読み出し信号１１
により、前記制御レジスタへの前記バスサイクル有効信
号はマスクされる。
Description
【０００１】
【産業上の利用分野】この発明は、多数のレジスタを有
するデータ処理装置に関し、特に多数の割り込み要因
を、ベクタで管理する割り込みコントローラにおいて、
アドレスとベクタ指定によるレジスタ内容の同時操作の
為のデータ処理装置に関する。
するデータ処理装置に関し、特に多数の割り込み要因
を、ベクタで管理する割り込みコントローラにおいて、
アドレスとベクタ指定によるレジスタ内容の同時操作の
為のデータ処理装置に関する。
【０００２】
【従来の技術】従来、多数の割り込み要因を、ベクタで
管理し、要因毎に制御レジスタを持つ割り込みコントロ
ーラにおいて、割り込みアクノリッジサイクルで受け付
け割り込みベクタを読み出し、当該要因の割り込み要求
フラグのクリアを行う場合、デイジーチェーンによる方
法がある。この方法を図５を用いて説明する。図５はｋ
個の割り込み要因を持つ割り込みコントローラの内部ブ
ロックの一部を表す。図において、１は割り込み要因で
あり、各割り込み要因１内に、固有の割り込みベクタ
と、制御レジスタ５、および、割り込み要求をラッチす
る割り込み要求ラッチ６を持つ。前記バスマスタ装置の
制御レジスタ５へのリードライト動作では、前記バスマ
スタ装置から出力されるアドレス２をマスタアドレスデ
コード手段３によりデコードし、生成されたマスタアド
レスデコード信号に４により対象となる制御レジスタ５
を選びだし、バスサイクル有効信号９がアサート状態な
らば、対象となる制御レジスタ５は、データバス１３上
にデータを入出力する。
管理し、要因毎に制御レジスタを持つ割り込みコントロ
ーラにおいて、割り込みアクノリッジサイクルで受け付
け割り込みベクタを読み出し、当該要因の割り込み要求
フラグのクリアを行う場合、デイジーチェーンによる方
法がある。この方法を図５を用いて説明する。図５はｋ
個の割り込み要因を持つ割り込みコントローラの内部ブ
ロックの一部を表す。図において、１は割り込み要因で
あり、各割り込み要因１内に、固有の割り込みベクタ
と、制御レジスタ５、および、割り込み要求をラッチす
る割り込み要求ラッチ６を持つ。前記バスマスタ装置の
制御レジスタ５へのリードライト動作では、前記バスマ
スタ装置から出力されるアドレス２をマスタアドレスデ
コード手段３によりデコードし、生成されたマスタアド
レスデコード信号に４により対象となる制御レジスタ５
を選びだし、バスサイクル有効信号９がアサート状態な
らば、対象となる制御レジスタ５は、データバス１３上
にデータを入出力する。
【０００３】各割り込み要因は１は、与えられる割り込
み入力に従って割り込み要求を割り込み要求ラッチ６で
ラッチし割り込みリクエスト状態となる。割り込み優先
順位制御手段７によって、受け付け割り込み要因を判定
し、割り込みベクタレジスタ８に前記受け付け割り込み
要因のベクタをラッチする。マスタ装置からのバスサイ
クル有効信号９と割り込みベクタレジスタ８のセレクト
信号１０の論理積より生成される、割り込みベクタレジ
スタ８の読みだし信号１１をチェーンの起点とし、順
次、次段割り込み要因１へとデイジーチェーン接続され
た割り込み要求クリア手段１２は、自要因が受け付けら
れた割り込み要因ではない場合、次段割り込み要因へ前
記読み出し信号１１が有効であることを伝え、自要因が
受け付けられら割り込み要因である場合、前記読み出し
信号１１を無効にし、自要因の割り込み要求ラッチ６を
クリアする。
み入力に従って割り込み要求を割り込み要求ラッチ６で
ラッチし割り込みリクエスト状態となる。割り込み優先
順位制御手段７によって、受け付け割り込み要因を判定
し、割り込みベクタレジスタ８に前記受け付け割り込み
要因のベクタをラッチする。マスタ装置からのバスサイ
クル有効信号９と割り込みベクタレジスタ８のセレクト
信号１０の論理積より生成される、割り込みベクタレジ
スタ８の読みだし信号１１をチェーンの起点とし、順
次、次段割り込み要因１へとデイジーチェーン接続され
た割り込み要求クリア手段１２は、自要因が受け付けら
れた割り込み要因ではない場合、次段割り込み要因へ前
記読み出し信号１１が有効であることを伝え、自要因が
受け付けられら割り込み要因である場合、前記読み出し
信号１１を無効にし、自要因の割り込み要求ラッチ６を
クリアする。
【０００４】
【発明が解決しようとする課題】従来の割り込みコント
ローラは以上のように構成されているので、割り込み要
因数が増加した場合、チェーンの最端の遅延量が、要因
一段当たりの遅延量の合計となるため、多数の割り込み
要因を高速で処理するには、信号の遅延時間が問題とな
り、信号の遅延時間が要因数の増加にあまり依存しない
方法が必要であった。
ローラは以上のように構成されているので、割り込み要
因数が増加した場合、チェーンの最端の遅延量が、要因
一段当たりの遅延量の合計となるため、多数の割り込み
要因を高速で処理するには、信号の遅延時間が問題とな
り、信号の遅延時間が要因数の増加にあまり依存しない
方法が必要であった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、割り込み要因数が増加しても、
受け付け割り込み要因の割り込み要求ラッチを高速にク
リアすることのできるデータ処理装置を提供することを
目的とする。
ためになされたもので、割り込み要因数が増加しても、
受け付け割り込み要因の割り込み要求ラッチを高速にク
リアすることのできるデータ処理装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】この発明に係るデータ処
理装置は、システムに対して能動的に動作するバスマス
タ装置からのアドレス（以下、一次アドレスと称する）
入力により特定される多数のレジスタを有し、前記レジ
スタ群に、一次アドレス以外のアドレス、又はベクタ
（以下、二次アドレスと称する）によっても特定される
レジスタ群と、二次アドレスによって特定されることの
ないレジスタ群をもつ半導体装置において、一次アドレ
スデコーダと、二次アドレスデコーダ、及び、前記一次
アドレスデコーダにより生成される前記二次アドレスに
よって特定されないレジスタのセレクト信号により制御
される前記デコーダ出力セレクト回路を具備し、レジス
タセレクト信号に複数の機能を持たせ、一次アドレス入
力中に、二次アドレスにより特定されるレジスタの記憶
内容の操作を行うことを特徴とする。
理装置は、システムに対して能動的に動作するバスマス
タ装置からのアドレス（以下、一次アドレスと称する）
入力により特定される多数のレジスタを有し、前記レジ
スタ群に、一次アドレス以外のアドレス、又はベクタ
（以下、二次アドレスと称する）によっても特定される
レジスタ群と、二次アドレスによって特定されることの
ないレジスタ群をもつ半導体装置において、一次アドレ
スデコーダと、二次アドレスデコーダ、及び、前記一次
アドレスデコーダにより生成される前記二次アドレスに
よって特定されないレジスタのセレクト信号により制御
される前記デコーダ出力セレクト回路を具備し、レジス
タセレクト信号に複数の機能を持たせ、一次アドレス入
力中に、二次アドレスにより特定されるレジスタの記憶
内容の操作を行うことを特徴とする。
【０００７】
【作用】レジスタセレクト信号を、前記バスマスタ装置
からのアドレスをデコードし生成したセレクト信号と、
割り込み要因ベクタをデコードし、生成したセレクト信
号とを、受け付け割り込みベクタ読み出し信号で制御さ
れるセレクト回路により切替え、当該割り込み要求フラ
グをクリアし得るようにする。
からのアドレスをデコードし生成したセレクト信号と、
割り込み要因ベクタをデコードし、生成したセレクト信
号とを、受け付け割り込みベクタ読み出し信号で制御さ
れるセレクト回路により切替え、当該割り込み要求フラ
グをクリアし得るようにする。
【０００８】
実施例１．図１は、本発明の一実施例を示す、割り込み
コントローラのブロック図である。前記バスマスタ装置
の、制御レジスタ５に対するリードライト動作、およ
び、割り込み要求発生から前記受け付け割り込み要因の
ベクタラッチまでの動作は従来例と同様である。
コントローラのブロック図である。前記バスマスタ装置
の、制御レジスタ５に対するリードライト動作、およ
び、割り込み要求発生から前記受け付け割り込み要因の
ベクタラッチまでの動作は従来例と同様である。
【０００９】マスタアドレスデコード手段３により生成
されたマスタアドレスデコード信号４と、受け付け割り
込み要因ベクタ２０をデコードする受け付け割り込み要
因ベクタデコード手段２１により生成された受け付け割
り込み要因ベクタデコード信号２２とを、受け付け割り
込み要因ベクタ読み出し信号１１で制御されるデコーダ
出力セレクト回路２３ａにより切替え、デコーダ出力セ
レクト回路２３ａからの出力をマルチファンクションレ
ジスタセレクト信号２４として、各制御レジスタ５のレ
ジスタセレクト入力に供給し、各制御レジスタ５のマル
チファンクションレジスタセレクト信号２４と、前記読
み出し信号１１との論理積を割り込み要求ラッチをクリ
アするための信号とする。この間、前記読み出し信号１
１により、前記制御レジスタへの前記バスサイクル有効
信号はマスクされる。
されたマスタアドレスデコード信号４と、受け付け割り
込み要因ベクタ２０をデコードする受け付け割り込み要
因ベクタデコード手段２１により生成された受け付け割
り込み要因ベクタデコード信号２２とを、受け付け割り
込み要因ベクタ読み出し信号１１で制御されるデコーダ
出力セレクト回路２３ａにより切替え、デコーダ出力セ
レクト回路２３ａからの出力をマルチファンクションレ
ジスタセレクト信号２４として、各制御レジスタ５のレ
ジスタセレクト入力に供給し、各制御レジスタ５のマル
チファンクションレジスタセレクト信号２４と、前記読
み出し信号１１との論理積を割り込み要求ラッチをクリ
アするための信号とする。この間、前記読み出し信号１
１により、前記制御レジスタへの前記バスサイクル有効
信号はマスクされる。
【００１０】以上のように、本実施例によれば、前記バ
スマスタ装置が、割り込みベクタレジスタ８をアクセス
中に、マルチファンクションレジスタセレクタ２４で直
接受け付け割り込み要因を指定し、割り込み要求ラッチ
のクリアを行うことが出来る。この結果、制御信号線の
面積をあまり増やすことなく、割り込み要因数が増大し
ても受け付け割り込み要因の割り込み要求ラッチをクリ
アする信号の遅延時間の影響を押えることが出来るとい
う効果がある。
スマスタ装置が、割り込みベクタレジスタ８をアクセス
中に、マルチファンクションレジスタセレクタ２４で直
接受け付け割り込み要因を指定し、割り込み要求ラッチ
のクリアを行うことが出来る。この結果、制御信号線の
面積をあまり増やすことなく、割り込み要因数が増大し
ても受け付け割り込み要因の割り込み要求ラッチをクリ
アする信号の遅延時間の影響を押えることが出来るとい
う効果がある。
【００１１】実施例１に加え、前記バスマスタ装置が１
６ビット幅のデータバス１３を持ち、前記バスマスタ装
置の１６ビットのアクセス単位内の上位バイト、下位バ
イトに各々制御レジスタ５を割り付け、上位バイトコン
トロール信号３０ａ、下位バイトコントロール信号３０
ｂにより８ビット幅の制御レジスタ５を２本同時、また
は一方のみにアクセスできる場合の実施例を図２に示
す。受け付け割り込み要因ベクタ２０の１ビットを、前
記バスマスタ装置の１６ビットのアクセス単位内の上位
下位、いずれの制御レジスタ５であるかを選択するため
に、ベクタ上位下位選択信号３１として直接デコーダ出
力セレクト回路２３ｂに供給し、デコーダ出力セレクト
回路２３ｂの詳細を表わした図３で示すように、割り込
みベクタレジスタ読みだし中の制御レジスタ５の上位下
位選択信号とする。残りのビットを受け付け割り込み要
因ベクタデコード手段２１でデコードする。図２におい
て、３２ａは上位レジスタセレクト信号、３２ｂは下位
レジスタセレクト信号であり、図３において、４０ａは
受け付け割り込み要因ベクタ読み出し信号１１により制
御される上位レジスタセレクト回路、４０ｂは下位レジ
スタセレクト回路である。
６ビット幅のデータバス１３を持ち、前記バスマスタ装
置の１６ビットのアクセス単位内の上位バイト、下位バ
イトに各々制御レジスタ５を割り付け、上位バイトコン
トロール信号３０ａ、下位バイトコントロール信号３０
ｂにより８ビット幅の制御レジスタ５を２本同時、また
は一方のみにアクセスできる場合の実施例を図２に示
す。受け付け割り込み要因ベクタ２０の１ビットを、前
記バスマスタ装置の１６ビットのアクセス単位内の上位
下位、いずれの制御レジスタ５であるかを選択するため
に、ベクタ上位下位選択信号３１として直接デコーダ出
力セレクト回路２３ｂに供給し、デコーダ出力セレクト
回路２３ｂの詳細を表わした図３で示すように、割り込
みベクタレジスタ読みだし中の制御レジスタ５の上位下
位選択信号とする。残りのビットを受け付け割り込み要
因ベクタデコード手段２１でデコードする。図２におい
て、３２ａは上位レジスタセレクト信号、３２ｂは下位
レジスタセレクト信号であり、図３において、４０ａは
受け付け割り込み要因ベクタ読み出し信号１１により制
御される上位レジスタセレクト回路、４０ｂは下位レジ
スタセレクト回路である。
【００１２】以上のように本実施例によれば、上記のよ
うな１ワード内に複数の制御レジスタを含む場合でも実
施例１と同様の効果を得ることができ、かつ、バイトコ
ントロール信号３０ａ、３０ｂを利用するので、マルチ
ファンクションレジスタセレクト信号２４の本数を半分
にすることができるという効果がある。
うな１ワード内に複数の制御レジスタを含む場合でも実
施例１と同様の効果を得ることができ、かつ、バイトコ
ントロール信号３０ａ、３０ｂを利用するので、マルチ
ファンクションレジスタセレクト信号２４の本数を半分
にすることができるという効果がある。
【００１３】実施例２において、前記バスマスタ装置が
同時にアクセスできる制御レジスタ５の組が、受け付け
割り込み要因デコード信号２２により指定される制御レ
ジスタ５の組とアライメントがとれていない場合、図３
に示す受け付け割り込み要因デコード信号２２に、図４
に示すベクタ上位下位選択信号３１により制御される１
ビットシフト回路５０を付加し、前記アライメントのず
れを調整することで、実施例２と同様の動作を可能とす
る。以上のように、受け付け割り込み要因デコード信号
２２により指定される制御レジスタ６の組が、ワード境
界をまたぐ関係にある場合でも、実施例２と同様の効果
を得ることができる。
同時にアクセスできる制御レジスタ５の組が、受け付け
割り込み要因デコード信号２２により指定される制御レ
ジスタ５の組とアライメントがとれていない場合、図３
に示す受け付け割り込み要因デコード信号２２に、図４
に示すベクタ上位下位選択信号３１により制御される１
ビットシフト回路５０を付加し、前記アライメントのず
れを調整することで、実施例２と同様の動作を可能とす
る。以上のように、受け付け割り込み要因デコード信号
２２により指定される制御レジスタ６の組が、ワード境
界をまたぐ関係にある場合でも、実施例２と同様の効果
を得ることができる。
【００１４】
【発明の効果】以上のように、この発明によれば、ベク
タのデコード結果を、レジスタセレクト信号にのせるこ
とで、直接受け付け割り込み要因を指定し、割り込み要
求ラッチのクリアを行うことが出来るので、割り込み要
因数が増大しても、制御信号線の面積をあまり増やすこ
となく、受けつけ割り込み要因の割り込み要求ラッチを
クリアする信号の遅延時間の影響を押えることが出来る
という効果がある。
タのデコード結果を、レジスタセレクト信号にのせるこ
とで、直接受け付け割り込み要因を指定し、割り込み要
求ラッチのクリアを行うことが出来るので、割り込み要
因数が増大しても、制御信号線の面積をあまり増やすこ
となく、受けつけ割り込み要因の割り込み要求ラッチを
クリアする信号の遅延時間の影響を押えることが出来る
という効果がある。
【図１】この発明の一実施例による割り込みコントロー
ラのブロック図
ラのブロック図
【図２】この発明の他の実施例を示す割り込みコントロ
ーラのブロック図
ーラのブロック図
【図３】図１のデコーダ出力セレクト回路の詳細を表わ
したブロック図
したブロック図
【図４】図２の実施例を応用したデコーダ出力セレクト
回路の詳細を表わしたブロック図
回路の詳細を表わしたブロック図
【図５】図５は従来装置を示す。
１ 割り込み要因 ２ マスタからのアドレス ３ マスタアドレスデコード手段 ４ マスタアドレスデコード信号 ５ 制御レジスタ ６ 割り込み要求ラッチ ７ 割り込み優先順位制御手段 ８ 割り込みベクタレジスタ ９ バスサイクル有効信号 １０ 割り込みベクタレジスタセレクト信号 １１ 割り込みベクタレジスタ読みだし信号 １２ 割り込み要求クリア手段 １３ データバス ２０ 受け付け割り込み要因ベクタ ２１ 受け付け割り込み要因ベクタデコード手段 ２２ 受け付け割り込み要因ベクタデコード信号 ２３ａ デコーダ出力セレクト回路 ２３ｂ デコーダ出力セレクト回路 ２４ マルチファンクションレジスタセレクト信号 ３０ａ 上位バイトコントロール信号 ３０ｂ 下位バイトコントロール信号 ３１ ベクタ上位下位選択信号 ３２ａ 上位レジスタセレクト信号 ３２ｂ 下位レジスタセレクト信号 ４０ａ 上位レジスタセレクト回路 ４０ｂ 下位レジスタセレクト回路 ５０ １ビットシフト回路
Claims (1)
- 【請求項１】 システムに対して能動的に動作するバス
マスタ装置からのアドレス（以下、一次アドレスと称す
る）入力により特定される多数のレジスタを有し、前記
レジスタ群に、一次アドレス以外のアドレス、又はベク
タ（以下、二次アドレスと称する）によっても特定され
るレジスタ群と、二次アドレスによって特定されること
のないレジスタ群をもつ半導体装置において、一次アド
レスデコーダと、二次アドレスデコーダ、及び、前記一
次アドレスデコーダにより生成される前記二次アドレス
によって特定されないレジスタのセレクト信号により制
御される前記デコーダ出力セレクト回路を具備し、レジ
スタセレクト信号に複数の機能を持たせ、一次アドレス
入力中に、二次アドレスにより特定されるレジスタの記
憶内容の操作を行うことを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164623A JPH0721035A (ja) | 1993-07-02 | 1993-07-02 | データ処理装置 |
| US08/269,514 US5481728A (en) | 1993-07-02 | 1994-07-01 | Data processor having circuitry for high speed clearing of an interrupt vector register corresponding to a selected interrupt request |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164623A JPH0721035A (ja) | 1993-07-02 | 1993-07-02 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721035A true JPH0721035A (ja) | 1995-01-24 |
Family
ID=15796719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164623A Pending JPH0721035A (ja) | 1993-07-02 | 1993-07-02 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481728A (ja) |
| JP (1) | JPH0721035A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3242508B2 (ja) * | 1993-11-05 | 2001-12-25 | 松下電器産業株式会社 | マイクロコンピュータ |
| DE69426625T2 (de) * | 1994-09-28 | 2001-09-06 | St Microelectronics Srl | Steuerungseinheit für Unterbrechungskanäle in einem Mikrokontroller |
| JP3208332B2 (ja) * | 1995-12-20 | 2001-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 割込み装置 |
| US6298410B1 (en) * | 1997-12-31 | 2001-10-02 | Intel Corporation | Apparatus and method for initiating hardware priority management by software controlled register access |
| US6606677B1 (en) | 2000-03-07 | 2003-08-12 | International Business Machines Corporation | High speed interrupt controller |
| DE10062996B4 (de) * | 2000-12-16 | 2005-09-29 | Micronas Gmbh | Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe |
| DE10062995A1 (de) * | 2000-12-16 | 2002-07-11 | Micronas Gmbh | Unterbrecher-Steuereinrichtung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812971A (en) * | 1983-10-03 | 1989-03-14 | Digital Equipment Corporation | Central processing unit for a digital computer |
| JPH0648461B2 (ja) * | 1987-07-09 | 1994-06-22 | 日本電気株式会社 | マイクロプログラムの転送レジスタ指定方式 |
| JPS6468838A (en) * | 1987-09-10 | 1989-03-14 | Hitachi Ltd | Level processing information processor |
| US5129067A (en) * | 1989-06-06 | 1992-07-07 | Advanced Micro Devices, Inc. | Multiple instruction decoder for minimizing register port requirements |
| JPH03122742A (ja) * | 1989-10-05 | 1991-05-24 | Oki Electric Ind Co Ltd | 割込み通知方式 |
| US5287523A (en) * | 1990-10-09 | 1994-02-15 | Motorola, Inc. | Method for servicing a peripheral interrupt request in a microcontroller |
| US5327566A (en) * | 1991-07-12 | 1994-07-05 | Hewlett Packard Company | Stage saving and restoring hardware mechanism |
-
1993
- 1993-07-02 JP JP5164623A patent/JPH0721035A/ja active Pending
-
1994
- 1994-07-01 US US08/269,514 patent/US5481728A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5481728A (en) | 1996-01-02 |
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