JP2600597B2

JP2600597B2 - 情報伝播用ダイナミック回路

Info

Publication number: JP2600597B2
Application number: JP5305197A
Authority: JP
Inventors: 進一平野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-06
Filing date: 1993-12-06
Publication date: 1997-04-16
Anticipated expiration: 2012-04-16
Also published as: JPH07161186A; US5440522A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報伝播用ダイナミッ
ク回路に関する。

【０００２】

【従来の技術】図３は、情報伝播用ダイナミック回路の
一従来例を示す接続回路図である。

【０００３】情報伝播用ダイナミック回路100 は、第１
の主記憶素子群110 と、第１の主記憶素子群110 の情報
の読み書きを制御する第１の制御回路120 と、第１の主
記憶素子群110 の入出力端と接続された第１の情報伝播
用ダイナミック線130 と、第２の主記憶素子群140 と、
第２の主記憶素子群140 の情報の読み書きを制御する第
２の制御回路150 と、第２の主記憶素子群140 の入出力
端と接続された第２の情報伝播用ダイナミック線160
と、第１の情報伝播用ダイナミック線130 と第２の情報
伝播用ダイナミック線160 との接続点に設けられた情報
伝播用ダイナミック線分割回路170 とを含む。以下、情
報伝播用ダイナミック回路100 の各構成要素について、
簡単に説明する。

【０００４】（１）第１の主記憶素子群110 および第２
の主記憶素子群140 第１の主記憶素子群110 は、３ビットの書込みアドレス
（Ａ，Ｂ，Ｃ）および３ビットの読出しアドレス（Ｄ，
Ｅ，Ｆ）により選択される４つの主記憶素子111₁〜111₄
からなる。ここで、図示左側の主記憶素子111₁は、５つ
のＮＭＯＳトランジスタ112₁〜116₁と２つのインバータ
117₁，118₁とからなる公知のものであり、クロック信号
ＣＬＫが”１”でかつ第１の制御回路120 から送られて
くる第１の書込制御信号Ｗ１が”１”のときに書込み動
作を行い、クロック信号ＣＬＫが”１”でかつ第１の制
御回路120 から送られてくる第１の読出制御信号Ｒ１
が”１”のときに読出し動作を行うものである。残りの
３つの主記憶素子111₂〜111₄についても、同様である。

【０００５】第２の主記憶素子群140 は、３ビットの書
込みアドレス（Ａ，Ｂ，Ｃ）および３ビットの読出しア
ドレス（Ｄ，Ｅ，Ｆ）により選択される４つの主記憶素
子141₁〜141₄からなる。ここで、図示左側の主記憶素子
141₁は、上述した第１の主記憶素子群110 の図示左側の
主記憶素子111₁と同様の構成を有するものであり、クロ
ック信号ＣＬＫが”１”でかつ第２の制御回路150 から
送られてくる第５の書込制御信号Ｗ５が”１”のときに
書込み動作を行い、クロック信号ＣＬＫが”１”でかつ
第２の制御回路150 から送られてくる第５の読出制御信
号Ｒ５が”１”のときに読出し動作を行うものである。
残りの３つの主記憶素子141₂〜141₄についても、同様で
ある。

【０００６】（２）第１の制御回路120 および第２の制
御回路150 第１の制御回路120 は、クロック信号ＣＬＫが”１”の
とき、書込みアドレス信号Ａ〜Ｃ，Ａ’〜Ｃ’（書込み
アドレス信号Ａ’〜Ｃ’は書込みアドレス信号Ａ〜Ｃの
反転信号）および読出しアドレス信号Ｄ〜Ｅ，Ｄ’〜
Ｆ’（読出しアドレス信号Ｄ’〜Ｆ’は読出しアドレス
信号Ｄ〜Ｆの反転信号）をデコードして第１の主記憶素
子群110 の各主記憶素子111₁〜111₄へ第１乃至第４の書
込制御信号Ｗ１〜Ｗ４および第１乃至第４の読出制御信
号Ｒ１〜Ｒ４を出力するものである。また、第２の制御
回路150 は、クロック信号ＣＬＫが”１”のとき、書込
みアドレス信号Ａ〜Ｃ，Ａ’〜Ｃ’および読出しアドレ
ス信号Ｄ〜Ｆ，Ｄ’Ｆ’をデコードして第２の主記憶素
子群140 の各主記憶素子141₁〜141₄へ第５乃至第８の書
込制御信号Ｗ５〜Ｗ８および第５乃至第８の読出制御信
号Ｒ５〜Ｒ８を出力するものである。表１に、書込みア
ドレス（Ａ，Ｂ，Ｃ）および読出しアドレス（Ｄ，Ｅ，
Ｆ）と第１乃至第８の書込制御信号Ｗ１〜Ｗ８および第
１乃至第８の読出制御信号Ｒ１〜Ｒ８との対応関係を示
す。

【０００７】

【表１】なお、第１の制御回路120 のデコード部は２４個のＮＭ
ＯＳトランジスタ121₁〜121₂₄からなる公知のものであ
り、第２の制御回路150 のデコード部は、２４個のＮＭ
ＯＳトランジスタ151₁〜151₂₄からなる公知のものであ
る。第１の制御回路120 の第１の書込制御信号Ｗ１の出
力部は、１個のＰＭＯＳトランジスタ122₁と１個のアナ
ログスイッチ123₁と１個のＮＭＯＳトランジスタ124₁と
１個のインバータ125₁とからなる公知のものであり、ク
ロック信号ＣＬＫが”１”のときに第１の書込制御信号
Ｗ１を出力するものである。第１の制御回路120 の第２
乃至第４の書込制御信号Ｗ２〜Ｗ４の出力部および第１
乃至第４の読出制御信号Ｒ１〜Ｒ４の出力部と、第２の
制御回路150 の第５乃至第８の書込制御信号Ｗ５〜Ｗ８
の出力部および第５乃至第８の読出制御信号Ｒ５〜Ｒ８
の出力部とについても、同様である。

【０００８】（３）情報伝播用ダイナミック線分割回路
170 情報伝播用ダイナミック線分割回路170 は、２個のＰＭ
ＯＳトランジスタ171，172と２個のＮＭＯＳトランジス
タ173，174と２個のＮＯＲゲート175，176とからなる公
知のものであり、第１および第２の情報伝播用ダイナミ
ック線130，160のプリチャージをクロック信号ＣＬＫ
が”０”のときに行い、第１の主記憶素子群110 と第２
の主記憶素子群140 との間の情報伝播（読み出し／書き
込み）をクロック信号ＣＬＫが”１”のときに行うもの
である。

【０００９】以上のような構成を有する情報伝播用ダイ
ナミック回路100 は、大容量の情報伝播用ダイナミック
線を情報伝播用ダイナミック線分割回路170 により第１
の情報伝播用ダイナミック線130 と第２の情報伝播用ダ
イナミック線160 とに分割して、動作速度を向上させる
ことを目的とするものである。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の情報伝播用ダイナミック回路100 は、情報伝播
用ダイナミック線を第１の情報伝播用ダイナミック線13
0 と第２の情報伝播用ダイナミック線160 とに分割する
ことにより確かに高速動作が可能になったが、情報伝播
用ダイナミック線分割回路170 はクロック信号ＣＬＫ
が”１”のときに第１の主記憶素子群110 と第２の主記
憶素子群140 との間の情報伝播をさせるように動作する
ため、たとえば第１の主記憶素子群110 内での情報伝播
時にも情報伝播用ダイナミック線分割回路170 が第１の
主記憶素子群110 と第２の主記憶素子群140 との間の情
報伝播をさせるなど、動作時の消費電力に対しては何ら
対策がなされていない。今日では、マイクロ・プロセッ
サの命令長の増加に伴い内部パス幅が増加しており（た
とえば、現在では６４ビット・バスの製品も存在す
る。）、また、性能向上の目的でその動作周波数も内部
では２００ＭＨｚ以上の製品が現れてきており、消費電
力が無視できないものとなってきている。消費電力が増
加すると、素子のジャンクション温度が上がり、製品化
がそれだけ困難になってくる。

【００１１】本発明の目的は、動作速度などの性能を維
持したまま低電力化が図れる情報伝播用ダイナミック回
路を提供するものである。

【００１２】

【課題を解決するための手段】本発明の情報伝播用ダイ
ナミック回路は、複数個の主記憶素子からなる第１の主
記憶素子群と複数個の主記憶素子からなる第２の主記憶
素子群との間の情報伝播を、前記第１の主記憶素子群の
入出力端と接続された第１の情報伝播用ダイナミック線
と前記第２の主記憶素子群の入出力端と接続された第２
の情報伝播用ダイナミック線との接続点に設けられた情
報伝播用ダイナミック線分割手段を介して行わせる情報
伝播用ダイナミック回路において、複数ビットの書込み
アドレスのうちの所定の１ビットの書込みアドレスの値
に応じて前記第１の主記憶素子群および前記第２の主記
憶素子群のいずれか一方を択一的に選択するとともに、
複数ビットの読出しアドレスのうちの所定の１ビットの
読出しアドレスの値に応じて前記第１の主記憶素子群お
よび前記第２の主記憶素子群のいずれか一方を択一的に
選択して、前記第１の主記憶素子群を構成する前記複数
個の主記憶素子の読み書きを制御する第１の制御手段お
よび前記第２の主記憶素子群を構成する前記複数個の主
記憶素子の読み書きを制御する第２の制御手段と、前記
所定の１ビットの書込みアドレスおよび前記所定の１ビ
ットの読出しアドレスの値に応じて、前記第１の制御手
段および前記第２の制御手段が前記第１の主記憶素子群
と前記第２の主記憶素子群との間で情報の伝播を行わせ
ているか否かを判断し、前記第１の制御手段および前記
第２の制御手段が前記第１の主記憶素子群と前記第２の
主記憶素子群との間で情報の伝播を行わせていると判断
した場合に、前記情報伝播用ダイナミック線分割手段に
前記第１の主記憶素子群と前記第２の主記憶素子群との
間の情報の伝播を行わせる情報伝播許可手段とを含むこ
とを特徴とする。

【００１３】または、本発明の情報伝播用ダイナミック
回路は、複数個の主記憶素子からなる第１の主記憶素子
群と複数個の主記憶素子からなる第２の主記憶素子群と
の間の情報伝播を、前記第１の主記憶素子群の入出力端
と接続された第１の情報伝播用ダイナミック線と前記第
２の主記憶素子群の入出力端と接続された第２の情報伝
播用ダイナミック線との接続点に設けられた情報伝播用
ダイナミック線分割手段を介して行わせる情報伝播用ダ
イナミック回路において、複数ビットの書込みアドレス
のうちの所定の１ビットの書込みアドレスの値に応じて
前記第１の主記憶素子群および前記第２の主記憶素子群
のいずれか一方を択一的に選択するとともに、複数ビッ
トの読出しアドレスのうちの所定の１ビットの読出しア
ドレスの値に応じて前記第１の主記憶素子群および前記
第２の主記憶素子群のいずれか一方を択一的に選択し
て、前記第１の主記憶素子群を構成する前記複数個の主
記憶素子の読み書きを制御する第１の制御手段および前
記第２の主記憶素子群を構成する前記複数個の主記憶素
子の読み書きを制御する第２の制御手段と、前記所定の
１ビットの書込みアドレスおよび前記所定の１ビットの
読出しアドレスの値に応じて、前記第１の制御手段およ
び前記第２の制御手段が前記第１の主記憶素子群から前
記第２の主記憶素子群への情報の伝播を行わせている
か、前記第２の主記憶素子群から前記第１の主記憶素子
群への情報の伝播を行わせているかを判断し、前記第１
の制御手段および前記第２の制御手段が前記第１の主記
憶素子群から前記第２の主記憶素子群への情報の伝播を
行わせていると判断した場合には、前記情報伝播用ダイ
ナミック線分割手段に前記第１の主記憶素子群から前記
第２の主記憶素子群への情報の伝播のみ行わせ、また、
前記第１の制御手段および前記第２の制御手段が前記第
２の主記憶素子群から前記第１の主記憶素子群への情報
の伝播を行わせていると判断した場合には、前記情報伝
播用ダイナミック線分割手段に前記第２の主記憶素子群
から前記第１の主記憶素子群への情報の伝播のみを行わ
せる情報伝播許可手段とを含むことを特徴とする。

【００１４】

【作用】本発明の情報伝播用ダイナミック回路では、第
１の制御手段および第２の制御手段が、複数ビットの書
込みアドレスのうちの所定の１ビットの書込みアドレス
の値に応じて第１の主記憶素子群および第２の主記憶素
子群のいずれか一方を択一的に選択するとともに、複数
ビットの読出しアドレスのうちの所定の１ビットの読出
しアドレスの値に応じて第１の主記憶素子群および第２
の主記憶素子群のいずれか一方を択一的に選択して、第
１の主記憶素子群を構成する複数個の主記憶素子および
第２の主記憶素子群を構成する複数個の主記憶素子の読
み書きを制御することにより、情報の伝播が第１の主記
憶素子群内，第２の主記憶素子群内または第１の主記憶
素子群と第２の主記憶素子群との間のいずれで行われて
いるかを、複数ビットの書込みアドレスのうちの所定の
１ビットの書込みアドレスの値および複数ビットの読出
しアドレスのうちの所定の１ビットの読出しアドレスの
値から判断することができる。したがって、情報伝播許
可手段が、前記所定の１ビットの書込みアドレスおよび
前記所定の１ビットの読出しアドレスの値に応じて、第
１の制御手段および第２の制御手段が第１の主記憶素子
群と第２の主記憶素子群との間で情報の伝播を行わせて
いるか否かを判断し、第１の制御手段および第２の制御
手段が第１の主記憶素子群と第２の主記憶素子群との間
で情報の伝播を行わせていると判断した場合に、情報伝
播用ダイナミック線分割手段に第１の主記憶素子群と第
２の主記憶素子群との間の情報の伝播を行わせることに
より、第１の主記憶素子群と第２の主記憶素子群との間
で情報の伝播を行うときにのみ情報伝播用ダイナミック
線分割手段を機能させることができる。

【００１５】また、情報伝播許可手段が、前記所定の１
ビットの書込みアドレスおよび前記所定の１ビットの読
出しアドレスの値に応じて、第１の制御手段および第２
の制御手段が第１の主記憶素子群から第２の主記憶素子
群への情報の伝播を行わせているか、第２の主記憶素子
群から第１の主記憶素子群への情報の伝播を行わせてい
るかを判断し、第１の制御手段および第２の制御手段が
第１の主記憶素子群から第２の主記憶素子群への情報の
伝播を行わせていると判断した場合には、情報伝播用ダ
イナミック線分割手段に第１の主記憶素子群から第２の
主記憶素子群への情報の伝播のみ行わせ、また、第１の
制御手段および第２の制御手段が第２の主記憶素子群か
ら第１の主記憶素子群への情報の伝播を行わせていると
判断した場合には、情報伝播用ダイナミック線分割手段
に第２の主記憶素子群から第１の主記憶素子群への情報
の伝播のみを行わせることにより、さらに効率的に情報
伝播用ダイナミック線分割手段を機能させることができ
る。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００１７】図１は、本発明の情報伝播用ダイナミック
回路の第１の実施例を示す接続回路図である。情報伝播
用ダイナミック回路１は、以下に示す点で、図３に示し
た従来の情報伝播用ダイナミック回路100 と異なる。

【００１８】（１）書込みアドレス（Ａ，Ｂ，Ｃ）およ
び読出しアドレス（Ｄ，Ｅ，Ｆ）と第１乃至第８の書込
制御信号Ｗ１〜Ｗ８および第１乃至第８の読出制御信号
Ｒ１〜Ｒ８との対応関係が、表２に示すものとなってい
る。

【００１９】

【表２】すなわち、書込みアドレス（Ａ，Ｂ，Ｃ）のＭＳＢであ
る書込みアドレス（Ａ）が”１”のときに、第１の制御
回路２０から第１乃至第４の書込制御信号Ｗ１〜Ｗ４が
出力され、読出しアドレス（Ｄ，Ｅ，Ｆ）のＭＳＢであ
る読出しアドレス（Ｄ）が”１”のときに、第１の制御
回路２０から第１乃至第４の読出制御信号Ｒ１〜Ｒ４が
出力されるとともに、書込みアドレス（Ａ，Ｂ，Ｃ）の
ＭＳＢである書込みアドレス（Ａ）が”０”のときに、
第２の制御回路５０から第５乃至第８の書込制御信号Ｗ
５〜Ｗ８が出力され、読出しアドレス（Ｄ，Ｅ，Ｆ）の
ＭＳＢである読出しアドレス（Ｄ）が”０”のときに、
第２の制御回路６０から第５乃至第８の読出制御信号Ｒ
５〜Ｒ８が出力されるように、第１の制御回路２０のデ
コーダ部および第２の制御回路６０のデコーダ部が構成
されている。

【００２０】（２）情報伝播用ダイナミック線分割回路
７０を構成する２つのＮＯＲゲート（第１のＮＯＲゲー
ト７５および第２のＮＯＲゲート７６）が、３入力ＮＯ
Ｒ回路からなっており、後述する第３の許可用ＮＯＲゲ
ート８５の出力信号も入力される。

【００２１】（３）第１の主記憶素子群１０から第２の
主記憶素子群４０へまたは第２の主記憶素子群４０から
第１の主記憶素子群１０へ情報伝播するときにのみ情報
伝播用ダイナミック線分割回路７０に対して情報伝播を
許可する情報伝播許可回路８０が、新たに設けられてい
る。

【００２２】ここで、情報伝播許可回路８０は、書込み
アドレス（Ａ’）と読出しアドレス（Ｄ）との論理和を
とるための第１の許可用ＮＯＲゲート８１と、書込みア
ドレス（Ａ）と読出しアドレス（Ｄ’）との論理和をと
るための第２の許可用ＮＯＲゲート８２と、クロック信
号ＣＬＫが”１”のときに第１の許可用ＮＯＲゲート８
１の出力信号を通過させる第１の許可用アナログスイッ
チ８３と、クロック信号ＣＬＫが”１”のときに第２の
許可用ＮＯＲゲート８２の出力信号を通過させる第２の
許可用アナログスイッチ８４と、第１の許可用アナログ
スイッチ８３を通過した信号と第２の許可用アナログス
イッチ８４を通過した信号との論理和をとるための第３
の許可用ＮＯＲゲート８５とからなる。なお、第３の許
可用ＮＯＲゲート８５の出力信号は、情報伝播用ダイナ
ミック線分割回路７０を構成する第１のＮＯＲゲート７
５と第２のＮＯＲゲート７６とに入力されており、第３
の許可用ＮＯＲゲート８５の出力信号が”０”のときに
のみ、情報伝播用ダイナミック線分割回路７０に対して
情報伝播を許可するようにされている。

【００２３】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（１，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（１，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（１，１，０）であるため、表２に
示したアドレス対応表より、第１の制御回路２０から第
２の読出制御信号Ｒ２が第１の主記憶素子群１０の図示
左から２番目の主記憶素子１１₂ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（１，０，１）である
ため、第１の制御回路２０から第１の書込制御信号Ｗ１
が第１の主記憶素子群１０の図示左側の主記憶素子１１
₁ へ出力される。その結果、第１の主記憶素子群１０の
図示左から２番目の主記憶素子１１₂ から第１の主記憶
素子群１０の図示左側の主記憶素子１１₁ へ第１の情報
伝播用ダイナミック線３０を介して情報の伝播が行われ
る。

【００２４】このとき、第１の許可用ＮＯＲゲート８１
の一方の入力信号である読出しアドレス（Ｄ）が”１”
となっているため、第１の許可用ＮＯＲゲート８１の出
力信号は”０”となっている。また、第２の許可用ＮＯ
Ｒゲート８２の一方の入力信号である書込みアドレス
（Ａ）が”１”となっているため、第２の許可用ＮＯＲ
ゲート８２の出力信号も”０”となっている。その結
果、情報伝播時（すなわち、クロック信号ＣＬＫが”
１”のとき）に第１の許可用アナログスイッチ８３を通
過してくる第１の許可用ＮＯＲゲート８１の出力信号と
第２の許可用アナログスイッチ８４を通過してくる第２
の許可用ＮＯＲゲート８２の出力信号との論理和をとる
第３の許可用ＮＯＲゲート８５の出力信号が”１”とな
るため、情報伝播用ダイナミック線分割回路７０の第１
のＮＯＲゲート７５の出力信号および第２のＮＯＲゲー
ト７６の出力信号はともに”０”となる。したがって、
第１のＮＯＲゲート７５の出力信号がゲートに入力され
るＮＭＯＳトランジスタ７３および第２のＮＯＲゲート
７６の出力信号がゲートに入力されるＮＭＯＳトランジ
スタ７４はともに非活性状態となるため、第１の主記憶
素子群１０と第２の主記憶素子群４０との間の情報伝播
が禁止される。

【００２５】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”１”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”１”であ
るときには、同様の動作を行う。したがって、情報伝播
用ダイナミック回路１においては、第１の主記憶素子群
１０内での情報伝播時には、第２の情報伝播用ダイナミ
ック線６０には何らの影響も与えられない。

【００２６】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（０，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（０，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（０，１，０）であるため、表２に
示したアドレス対応表より、第２の制御回路５０から第
７の読出制御信号Ｒ７が第２の主記憶素子群４０の図示
右から２番目の主記憶素子４１₃ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（０，０，１）である
ため、第２の制御回路５０から第８の書込制御信号Ｗ８
が第２の主記憶素子群４０の図示右側の主記憶素子４１
₄ へ出力される。その結果、第２の主記憶素子群４０の
図示右から２番目の主記憶素子４１₃ から第２の主記憶
素子群４０の図示右側の主記憶素子４１₄ へ第２の情報
伝播用ダイナミック線６０を介して情報の伝播が行われ
る。

【００２７】このとき、第１の許可用ＮＯＲゲート８１
の一方の入力信号である読出しアドレス（Ａ’）が”
１”となっているため、第１の許可用ＮＯＲゲート８１
の出力信号は”０”となっている。また、第２の許可用
ＮＯＲゲート８２の一方の入力信号である書込みアドレ
ス（Ｄ’）が”１”となっているため、第２の許可用Ｎ
ＯＲゲート８２の出力信号も”０”となっている。その
結果、情報伝播時（すなわち、クロック信号ＣＬＫが”
１”のとき）に第１の許可用アナログスイッチ８３を通
過してくる第１の許可用ＮＯＲゲート８１の出力信号と
第２の許可用アナログスイッチ８４を通過してくる第２
の許可用ＮＯＲゲート８２の出力信号との論理和をとる
第３の許可用ＮＯＲゲート８５の出力信号が”１”とな
るため、情報伝播用ダイナミック線分割回路７０の第１
のＮＯＲゲート７５の出力信号および第２のＮＯＲゲー
ト７６の出力信号はともに”０”となる。したがって、
第１のＮＯＲゲート７５の出力信号がゲートに入力され
るＮＭＯＳトランジスタ７３および第２のＮＯＲゲート
７６の出力信号がゲートに入力されるＮＭＯＳトランジ
スタ７４はともに非活性状態となるため、第１の主記憶
素子群１０と第２の主記憶素子群４０との間の情報伝播
が禁止される。

【００２８】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”０”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”０”であ
るときには、同様の動作を行う。したがって、情報伝播
用ダイナミック回路１においては、第２の主記憶素子群
４０内での情報伝播時には、第１の情報伝播用ダイナミ
ック線３０には何らの影響も与えられない。

【００２９】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（１，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（０，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（０，１，０）であるため、表２に
示したアドレス対応表より、第２の制御回路５０から第
７の読出制御信号Ｒ７が第２の主記憶素子群４０の図示
右から２番目の主記憶素子４１₃ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（１，０，１）である
ため、第１の制御回路２０から第１の書込制御信号Ｗ１
が第１の主記憶素子群１０の図示左側の主記憶素子１１
₁ へ出力される。

【００３０】このとき、第１の許可用ＮＯＲゲート８１
の２つの入力信号である書込みアドレス（Ａ’）および
読出しアドレス（Ｄ）がともに”０”となっているた
め、第１の許可用ＮＯＲゲート８１の出力信号は”１”
となっている。その結果、情報伝播時（すなわち、クロ
ック信号ＣＬＫが”１”のとき）に第１の許可用アナロ
グスイッチ８３を通過してくる第１の許可用ＮＯＲゲー
ト８１の出力信号と第２の許可用アナログスイッチ８４
を通過してくる第２の許可用ＮＯＲゲート８２の出力信
号との論理和をとる第３の許可用ＮＯＲゲート８５の出
力信号が”０”となるため、情報伝播用ダイナミック線
分割回路７０の第１のＮＯＲゲート７５の出力信号およ
び第２のＮＯＲゲート７６の出力信号はそれぞれ、第１
の情報伝播用ダイナミック線３０および第２の情報伝播
用ダイナミック線６０上に出力されている信号の論理値
に依存するようになり、第１の主記憶素子群１０と第２
の主記憶素子群４０との間の情報伝播が許可される。

【００３１】したがって、第２の主記憶素子群４０の図
示右から２番目の主記憶素子４１₃から第１の主記憶素
子群１０の図示左側の主記憶素子１１₁ へ第２の情報伝
播用ダイナミック線６０，情報伝播用ダイナミック線分
割回路７０および第１の情報伝播用ダイナミック線３０
を介して情報の伝播が行われる。なお、情報伝播用ダイ
ナミック回路１は、書込みアドレス（Ａ，Ｂ，Ｃ）のＭ
ＳＢである書込みアドレス（Ａ）が”１”で、かつ、読
出しアドレス（Ｄ，Ｅ，Ｆ）のＭＳＢである読出しアド
レス（Ｄ）が”０”であるときには、同様の動作を行
う。

【００３２】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（０，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（１，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（１，１，０）であるため、表２に
示したアドレス対応表より、第１の制御回路２０から第
２の読出制御信号Ｒ２が第１の主記憶素子群１０の図示
左から２番目の主記憶素子１１₂ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（０，０，１）である
ため、第２の制御回路５０から第８の書込制御信号Ｗ８
が第２の主記憶素子群４０の図示右側の主記憶素子４１
₄ へ出力される。

【００３３】このとき、第２の許可用ＮＯＲゲート８２
の２つの入力信号である書込みアドレス（Ａ）および読
出しアドレス（Ｄ’）がともに”０”となっているた
め、第２の許可用ＮＯＲゲート８２の出力信号は”１”
となっている。その結果、情報伝播時（すなわち、クロ
ック信号ＣＬＫが”１”のとき）に第１の許可用アナロ
グスイッチ８３を通過してくる第１の許可用ＮＯＲゲー
ト８３の出力信号と第２の許可用アナログスイッチ８４
を通過してくる第２の許可用ＮＯＲゲート８２の出力信
号との論理和をとる第３の許可用ＮＯＲゲート８５の出
力信号が”０”となるため、情報伝播用ダイナミック線
分割回路７０の第１のＮＯＲゲート７５の出力信号およ
び第２のＮＯＲゲート７６の出力信号はそれぞれ、第１
の情報伝播用ダイナミック線３０および第２の情報伝播
用ダイナミック線６０上に出力されている信号の論理値
に依存するようになり、第１の主記憶素子群１０と第２
の主記憶素子群４０との間の情報伝播が許可される。

【００３４】したがって、第１の主記憶素子群１０の図
示図示左から２番目の主記憶素子１１₂ から第２の主記
憶素子群４０の図示右側の主記憶素子４１₄ へ第１の情
報伝播用ダイナミック線３０，情報伝播用ダイナミック
線分割回路７０および第２の情報伝播用ダイナミック線
６０を介して情報の伝播が行われる。なお、情報伝播用
ダイナミック回路１は、書込みアドレス（Ａ，Ｂ，Ｃ）
のＭＳＢである書込みアドレス（Ａ）が”０”で、か
つ、読出しアドレス（Ｄ，Ｅ，Ｆ）のＭＳＢである読出
しアドレス（Ｄ）が”１”であるときには、同様の動作
を行う。

【００３５】図２は、本発明の情報伝播用ダイナミック
回路の第２の実施例を示す接続回路図である。

【００３６】本実施例の情報伝播用ダイナミック回路２
は、以下に示す点で、図１に示した第１の実施例の情報
伝播用ダイナミック回路１と異なる。

【００３７】（１）情報伝播用許可回路８０が、図１に
示した第３の許可用ＮＯＲゲート８５の代わりに、第１
の許可用アナログスイッチ８３を通過してくる第１の許
可用ＮＯＲゲート８３の出力信号が入力される第１の許
可用インバータ９１と、第２の許可用アナログスイッチ
８４を通過してくる第２の許可用ＮＯＲゲート８２の出
力信号が入力される第２の許可用インバータ９２とを有
する。

【００３８】（２）情報伝播用ダイナミック線分割回路
７０の第１のＮＯＲゲート７５には第２の許可用インバ
ータ９２の出力信号が入力され、また、情報伝播用ダイ
ナミック線分割回路７０の第２のＮＯＲゲート７６には
第１の許可用インバータ９１の出力信号が入力されてい
る。

【００３９】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（１，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（１，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（１，１，０）であるため、表２に
示したアドレス対応表より、第１の制御回路２０から第
２の読出制御信号Ｒ２が第１の主記憶素子群１０の図示
左から２番目の主記憶素子１１₂ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（１，０，１）である
ため、第１の制御回路２０から第１の書込制御信号Ｗ１
が第１の主記憶素子群１０の図示左側の主記憶素子１１
₁ へ出力される。その結果、第１の主記憶素子群１０の
図示左から２番目の主記憶素子１１₂ から第１の主記憶
素子群１０の図示左側の主記憶素子１１₁ へ第１の情報
伝播用ダイナミック線３０を介して情報の伝播が行われ
る。

【００４０】このとき、第１の許可用ＮＯＲゲート８１
の一方の入力信号である読出しアドレス（Ｄ）が”１”
となっているため、第１の許可用ＮＯＲゲート８１の出
力信号は”０”となっている。また、第２の許可用ＮＯ
Ｒゲート８２の一方の入力信号である書込みアドレス
（Ａ）が”１”となっているため、第２の許可用ＮＯＲ
ゲート８２の出力信号も”０”となっている。その結
果、情報伝播時（すなわち、クロック信号ＣＬＫが”
１”のとき）に第１の許可用アナログスイッチ８３を通
過してくる第１の許可用ＮＯＲゲート８１の出力信号が
入力される第１の許可用インバータ９１の出力信号およ
び第２の許可用アナログスイッチ８４を通過してくる第
２の許可用ＮＯＲゲート８２の出力信号が入力される第
２の許可用インバータ９２の出力信号はともに”１”と
なるため、情報伝播用ダイナミック線分割回路７０の第
１のＮＯＲゲート７５の出力信号および第２のＮＯＲゲ
ート７６の出力信号はともに”０”となる。したがっ
て、第１のＮＯＲゲート７５の出力信号がゲートに入力
されるＮＭＯＳトランジスタ７３および第２のＮＯＲゲ
ート７６の出力信号がゲートに入力されるＮＭＯＳトラ
ンジスタ７４はともに非活性状態となるため、第１の主
記憶素子群１０と第２の主記憶素子群４０との間の情報
伝播が禁止される。

【００４１】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”１”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”１”であ
るときには、同様の動作を行う。したがって、情報伝播
用ダイナミック回路１においては、第１の主記憶素子群
１０内での情報伝播時には、第２の情報伝播用ダイナミ
ック線６０には何らの影響も与えられない。

【００４２】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（０，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（０，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（０，１，０）であるため、表２に
示したアドレス対応表より、第２の制御回路５０から第
７の読出制御信号Ｒ７が第２の主記憶素子群４０の図示
右から２番目の主記憶素子４１₃ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（０，０，１）である
ため、第２の制御回路５０から第８の書込制御信号Ｗ８
が第２の主記憶素子群４０の図示右側の主記憶素子４１
₄ へ出力される。その結果、第２の主記憶素子群４０の
図示右から２番目の主記憶素子４１₃ から第２の主記憶
素子群４０の図示右側の主記憶素子４１₄ へ第２の情報
伝播用ダイナミック線６０を介して情報の伝播が行われ
る。

【００４３】このとき、第１の許可用ＮＯＲゲート８１
の一方の入力信号である読出しアドレス（Ａ’）が”
１”となっているため、第１の許可用ＮＯＲゲート８１
の出力信号は”０”となっている。また、第２の許可用
ＮＯＲゲート８２の一方の入力信号である書込みアドレ
ス（Ｄ’）が”１”となっているため、第２の許可用Ｎ
ＯＲゲート８２の出力信号も”０”となっている。その
結果、情報伝播時（すなわち、クロック信号ＣＬＫが”
１”のとき）に第１の許可用アナログスイッチ８３を通
過してくる第１の許可用ＮＯＲゲート８１の出力信号が
入力される第１の許可用インバータ９１の出力信号およ
び第２の許可用アナログスイッチ８４を通過してくる第
２の許可用ＮＯＲゲート８２の出力信号が入力される第
２の許可用インバータ９２の出力信号はともに”１”と
なるため、情報伝播用ダイナミック線分割回路７０の第
１のＮＯＲゲート７５の出力信号および第２のＮＯＲゲ
ート７６の出力信号はともに”０”となる。したがっ
て、第１のＮＯＲゲート７５の出力信号がゲートに入力
されるＮＭＯＳトランジスタ７３および第２のＮＯＲゲ
ート７６の出力信号がゲートに入力されるＮＭＯＳトラ
ンジスタ７４はともに非活性状態となるため、第１の主
記憶素子群１０と第２の主記憶素子群４０との間の情報
伝播が禁止される。

【００４４】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”０”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”０”であ
るときには、同様の動作を行う。したがって、情報伝播
用ダイナミック回路１においては、第２の主記憶素子群
４０内での情報伝播時には、第１の情報伝播用ダイナミ
ック線３０には何らの影響も与えられない。

【００４５】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（１，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（０，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（０，１，０）であるため、表２に
示したアドレス対応表より、第２の制御回路５０から第
７の読出制御信号Ｒ７が第２の主記憶素子群４０の図示
右から２番目の主記憶素子４１₃ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（１，０，１）である
ため、第１の制御回路２０から第１の書込制御信号Ｗ１
が第１の主記憶素子群１０の図示左側の主記憶素子１１
₁ へ出力される。

【００４６】このとき、第１の許可用ＮＯＲゲート８１
の２つの入力信号である書込みアドレス（Ａ’）および
読出しアドレス（Ｄ）がともに”０”となっているた
め、第１の許可用ＮＯＲゲート８１の出力信号は”１”
となっている。その結果、情報伝播時（すなわち、クロ
ック信号ＣＬＫが”１”のとき）に第１の許可用アナロ
グスイッチ８３を通過してくる第１の許可用ＮＯＲゲー
ト８１の出力信号が入力される第１の許可用インバータ
９１の出力信号は”０”となるため、情報伝播用ダイナ
ミック線分割回路７０の第２のＮＯＲゲート７６の出力
信号は第２の情報伝播用ダイナミック線６０上に出力さ
れている信号の論理値に依存するようになり、第２の主
記憶素子群４０から第１の主記憶素子群１０への情報伝
播が許可される。したがって、第２の主記憶素子群４０
の図示右から２番目の主記憶素子４１₃ から第１の主記
憶素子群１０の図示左側の主記憶素子１１₁ へ第２の情
報伝播用ダイナミック線６０，情報伝播用ダイナミック
線分割回路７０および第１の情報伝播用ダイナミック線
３０を介して情報の伝播が行われる。

【００４７】なお、このとき、第２の許可用ＮＯＲゲー
ト８２の２つの入力信号である書込みアドレス（Ａ）お
よび読出しアドレス（Ｄ’）がともに”１”となってい
るため、第２の許可用ＮＯＲゲート８２の出力信号は”
０”となっている。その結果、情報伝播時（すなわち、
クロック信号ＣＬＫが”１”のとき）に第２の許可用ア
ナログスイッチ８４を通過してくる第２の許可用ＮＯＲ
ゲート８２の出力信号が入力される第２の許可用インバ
ータ９２の出力信号は”１”となるため、情報伝播用ダ
イナミック線分割回路７０の第１のＮＯＲゲート７５の
出力信号は”０”となる。したがって、第１のＮＯＲゲ
ート７５の出力信号がゲートに入力されるＮＭＯＳトラ
ンジスタ７３は非活性状態となるため、第１の主記憶素
子群１０から第２の主記憶素子群４０への情報伝播が禁
止される。

【００４８】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”１”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”０”であ
るときには、同様の動作を行う。

【００４９】次に、書込みアドレス（Ａ，Ｂ，Ｃ）＝
（０，０，１）および読出しアドレス（Ｄ，Ｅ，Ｆ）＝
（１，１，０）の場合の情報伝播用ダイナミック回路１
の動作について説明する。この場合には、読出しアドレ
ス（Ｄ，Ｅ，Ｆ）が（１，１，０）であるため、表２に
示したアドレス対応表より、第１の制御回路２０から第
２の読出制御信号Ｒ２が第１の主記憶素子群１０の図示
左から２番目の主記憶素子１１₂ へ出力される。また、
書込みアドレス（Ａ，Ｂ，Ｃ）が（０，０，１）である
ため、第２の制御回路５０から第８の書込制御信号Ｗ８
が第２の主記憶素子群４０の図示右側の主記憶素子４１
₄ へ出力される。

【００５０】このとき、第２の許可用ＮＯＲゲート８２
の２つの入力信号である書込みアドレス（Ａ）および読
出しアドレス（Ｄ’）がともに”０”となっているた
め、第２の許可用ＮＯＲゲート８２の出力信号は”１”
となっている。その結果、情報伝播時（すなわち、クロ
ック信号ＣＬＫが”１”のとき）に第２の許可用アナロ
グスイッチ８４を通過してくる第２の許可用ＮＯＲゲー
ト８２の出力信号が入力される第２の許可用インバータ
９２の出力信号は”０”となるため、ダイナミック線分
割回路７０の第１のＮＯＲゲート７５の出力信号は第１
の情報伝播用ダイナミック線３０上に出力されている信
号の論理値に依存するようになり、第１の主記憶素子群
１０から第２の主記憶素子群４０への情報伝播が許可さ
れる。したがって、第１の主記憶素子群１０の図示左か
ら２番目の主記憶素子１１₂ から第２の主記憶素子群４
０の図示右側の主記憶素子４１₄ へ第１の情報伝播用ダ
イナミック線３０，情報伝播用ダイナミック線分割回路
７０および第２の情報伝播用ダイナミック線６０を介し
て情報の伝播が行われる。

【００５１】なお、このとき、第１の許可用ＮＯＲゲー
ト８１の２つの入力信号である書込みアドレス（Ａ’）
および読出しアドレス（Ｄ）がともに”１”となってい
るた情報伝播時（すなわち、クロック信号ＣＬＫが”
１”のとき）に第１の許可用アナログスイッチ８３を通
過してくる第１の許可用ＮＯＲゲート８１の出力信号が
入力される第１の許可用インバータ９１の出力信号は”
１”となるため、情報伝播用ダイナミック線分割回路７
０の第２のＮＯＲゲート７６の出力信号は”０”とな
る。したがって、第２のＮＯＲゲート７６の出力信号が
ゲートに入力されるＮＭＯＳトランジスタ７４は非活性
状態となるため、第２の主記憶素子群４０から第１の主
記憶素子群１０への情報伝播が禁止される。

【００５２】情報伝播用ダイナミック回路１は、書込み
アドレス（Ａ，Ｂ，Ｃ）のＭＳＢである書込みアドレス
（Ａ）が”０”で、かつ、読出しアドレス（Ｄ，Ｅ，
Ｆ）のＭＳＢである読出しアドレス（Ｄ）が”１”であ
るときには、同様の動作を行う。

【００５３】ダイナミック線を分割して低電力化が図れ
る半導体メモリ装置として、特開平４−１７７６９２号
公報に提案されているものがあるが、この半導体メモリ
装置は、情報の一部について非選択主記憶素子群への情
報伝播を禁止することにより低電力化を実現する点で、
本発明の情報伝播用ダイナミック回路と異なる。また、
情報伝播用ダイナミック線の負荷を軽減する半導体装置
として、特開平４−７７８１１号公報に提案されている
ものがあるが、この半導体装置は、複数の主記憶素子群
をスイッチで情報伝播用ダイナミック線に接続すること
により高速動作を実現している点で、本発明の情報伝播
用ダイナミック回路と異なる。

【００５４】

【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。

【００５５】請求項１記載の発明は、第１の主記憶素子
群と第２の主記憶素子群との間で情報の伝播を行うとき
にのみ情報伝播用ダイナミック線分割手段を機能させる
ことができるため、動作速度などの性能を維持したまま
低電力化が図れる。

【００５６】請求項２記載の発明は、第１の主記憶素子
群から第２の主記憶素子群への情報の伝播と第２の主記
憶素子群から第１の主記憶素子群への情報の伝播とを区
別して情報伝播用ダイナミック線分割手段を機能させる
ことができるため、さらに低電力化が図れる。

【図面の簡単な説明】

【図１】本発明の情報伝播用ダイナミック回路の第１の
実施例を示す接続回路図である。

【図２】本発明の情報伝播用ダイナミック回路の第２の
実施例を示す接続回路図である。

【図３】情報伝播用ダイナミック回路の一従来例を示す
接続回路図である。

【符号の説明】

１，２情報伝播用ダイナミック回路１０第１の主記憶素子群１１₁〜１１₄，４１₁〜４１₄ 主記憶素子１２₁〜１６₁，２１₁〜２１₂₄，５１₁〜５１₂₄，２
４₁，７３，７４ＮＭＯＳトランジスタ１７₁，１８₁，２５₁ インバータ２０第１の制御回路２２₁，７１，７２ＰＭＯＳトランジスタ２３₁ アナログスイッチ３０第１の情報伝播用ダイナミック線４０第２の主記憶素子群５０第２の制御回路６０第２の情報伝播用ダイナミック線７０情報伝播用ダイナミック線分割回路７５，７６ＮＯＲゲート８０情報伝播許可回路８１第１の許可用ＮＯＲゲート８２第２の許可用ＮＯＲゲート８３第１の許可用アナログスイッチ８４第２の許可用アナログスイッチ８５第３の許可用ＮＯＲゲート９１第１の許可用インバータ９２第２の許可用インバータＣＬＫクロック信号Ｗ１〜Ｗ８書込制御信号Ｒ１〜Ｒ８読出制御信号

Claims

(57)【特許請求の範囲】

【請求項１】複数個の主記憶素子からなる第１の主記
憶素子群と複数個の主記憶素子からなる第２の主記憶素
子群との間の情報伝播を、前記第１の主記憶素子群の入
出力端と接続された第１の情報伝播用ダイナミック線と
前記第２の主記憶素子群の入出力端と接続された第２の
情報伝播用ダイナミック線との接続点に設けられた情報
伝播用ダイナミック線分割手段を介して行わせる情報伝
播用ダイナミック回路において、複数ビットの書込みアドレスのうちの所定の１ビットの
書込みアドレスの値に応じて前記第１の主記憶素子群お
よび前記第２の主記憶素子群のいずれか一方を択一的に
選択するとともに、複数ビットの読出しアドレスのうち
の所定の１ビットの読出しアドレスの値に応じて前記第
１の主記憶素子群および前記第２の主記憶素子群のいず
れか一方を択一的に選択して、前記第１の主記憶素子群
を構成する前記複数個の主記憶素子の読み書きを制御す
る第１の制御手段および前記第２の主記憶素子群を構成
する前記複数個の主記憶素子の読み書きを制御する第２
の制御手段と、前記所定の１ビットの書込みアドレスおよび前記所定の
１ビットの読出しアドレスの値に応じて、前記第１の制
御手段および前記第２の制御手段が前記第１の主記憶素
子群と前記第２の主記憶素子群との間で情報の伝播を行
わせているか否かを判断し、前記第１の制御手段および
前記第２の制御手段が前記第１の主記憶素子群と前記第
２の主記憶素子群との間で情報の伝播を行わせていると
判断した場合に、前記情報伝播用ダイナミック線分割手
段に前記第１の主記憶素子群と前記第２の主記憶素子群
との間の情報の伝播を行わせる情報伝播許可手段とを含
むことを特徴とする情報伝播用ダイナミック回路。
【請求項２】複数個の主記憶素子からなる第１の主記
憶素子群と複数個の主記憶素子からなる第２の主記憶素
子群との間の情報伝播を、前記第１の主記憶素子群の入
出力端と接続された第１の情報伝播用ダイナミック線と
前記第２の主記憶素子群の入出力端と接続された第２の
情報伝播用ダイナミック線との接続点に設けられた情報
伝播用ダイナミック線分割手段を介して行わせる情報伝
播用ダイナミック回路において、複数ビットの書込みアドレスのうちの所定の１ビットの
書込みアドレスの値に応じて前記第１の主記憶素子群お
よび前記第２の主記憶素子群のいずれか一方を択一的に
選択するとともに、複数ビットの読出しアドレスのうち
の所定の１ビットの読出しアドレスの値に応じて前記第
１の主記憶素子群および前記第２の主記憶素子群のいず
れか一方を択一的に選択して、前記第１の主記憶素子群
を構成する前記複数個の主記憶素子の読み書きを制御す
る第１の制御手段および前記第２の主記憶素子群を構成
する前記複数個の主記憶素子の読み書きを制御する第２
の制御手段と、前記所定の１ビットの書込みアドレスおよび前記所定の
１ビットの読出しアドレスの値に応じて、前記第１の制
御手段および前記第２の制御手段が前記第１の主記憶素
子群から前記第２の主記憶素子群への情報の伝播を行わ
せているか、前記第２の主記憶素子群から前記第１の主
記憶素子群への情報の伝播を行わせているかを判断し、
前記第１の制御手段および前記第２の制御手段が前記第
１の主記憶素子群から前記第２の主記憶素子群への情報
の伝播を行わせていると判断した場合には、前記情報伝
播用ダイナミック線分割手段に前記第１の主記憶素子群
から前記第２の主記憶素子群への情報の伝播のみを行わ
せ、また、前記第１の制御手段および前記第２の制御手
段が前記第２の主記憶素子群から前記第１の主記憶素子
群への情報の伝播を行わせていると判断した場合には、
前記情報伝播用ダイナミック線分割手段に前記第２の主
記憶素子群から前記第１の主記憶素子群への情報の伝播
のみを行わせる情報伝播許可手段とを含むことを特徴と
する情報伝播用ダイナミック回路。