JP3147432B2 - パイプライン処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン処理装置に
関し、特にＵＬＳＩ（超大規模半導体集積回路）構造に
適したデータ処理装置及び記憶装置のパイプライン処理
装置に関する。

【０００２】

【従来の技術】今日、マイクロプロセッサを始めとする
データ処理装置や記憶装置では、高性能化を実現するた
めにパイプライン処理技術が多用されている。パイプラ
イン処理マイクロプロセッサの例がIEEE JOURNAL OF SO
LID−STATE CIRCUITS,VOL SC−19 NO.5,OCT.1984 pp682
-689他に示されている。また、パイプライン処理記憶装
置の例がISSCC87 Feb.27 1987 pp256−257他に開示され
ている。

【０００３】図２３は従来のパイプラインデータ処理装
置の一般的な構成を示している。図において、２３００
はデータ処理装置全体を示し、その中に機能ブロック23
10と２３２０が含まれている。機能ブロック２３１０と
２３２０はそれぞれ内部に入力ラッチ２３１１，２３２
１と機能回路２３１２，２３２２を含み、両者は配線抵
抗２４１，配線容量２４２の等価モデルで示される信号
伝送路２４０で結合されている。

【０００４】図２４は図２３のパイプライン動作を示し
ている。図中、Ａは機能ブロック２３１０の処理と信号
伝送路２４０による信号伝送を行うサイクル、Ｂは機能
ブロック２３２０の処理を行うサイクルである。ここ
で、従来技術に共通する特徴点は処理サイクルＡのなか
には機能ブロック２３１０の処理時間ばかりでなく、信
号伝送路２４０の信号伝送時間が含まれていることであ
る。

【０００５】図２５は一般的な半導体記憶装置の代表的
なチップレイアウトを示したものである。図において、
２５００は半導体記憶装置の全体チップを示し、２５１
０−１〜２５１０−８はメモリアレイ、２５２０−１〜
２５２０−７はアドレスデコーダ、２５３０−１〜２５
３０−８は列選択スイッチ，センス増幅回路他を含む直
接周辺回路、２５４０−１，２５４０−２はパッドエリ
ア、２５５０−１はアドレス入力回路を含む周辺回路エ
リア、２５５０−２は出力ドライバ回路を含む周辺回路
エリアである。ここで、信号線２５６０は周辺回路２５
５０−１からアドレスデコーダ２５２０−１〜２５２０
−７のそれぞれに分配されるアドレス信号であり、チッ
プ２５００の長辺方向に沿った長い配線になってる。ま
た、信号線２５７０は直接周辺回路２５３０−１〜２５
３０−８のそれぞれから周辺回路２５５０−２に出力さ
れる信号線および周辺回路２５５０−２から直接周辺回
路２５３０−１〜２５３０−８のそれぞれへ出力される
信号線であり、チップ2500の長辺方向に沿った長い配線
になってる。このような長い配線を含む半導体記憶装置
をパイプライン処理する場合、前述のデータ処理装置の
場合と同様に、ひとつのパイプラインサイクルの中に機
能回路の動作時間ばかりでなく信号線2560や２５７０の
信号伝送時間が含まれることになる。

【０００６】

【発明が解決しようとする課題】上記した従来技術の重
大な問題点は、１つのパイプラインサイクルの中にデバ
イスの性能や回路方式に依存する機能回路の処理時間ば
かりでなく配線の材料や構造，配線の長さに依存する信
号伝送時間が含まれていることである。このため、微細
化技術の進歩によるデバイスの性能向上や高速回路方式
の開発により機能回路部分の性能が向上しても逆に配線
抵抗と配線容量は微細化が進むほど増大するため信号の
伝送時間が長くなり、パイプラインサイクルを期待どお
りに短縮できないか又は、パイプラインサイクルを伸ば
さなければならなくなる問題がある。

【０００７】図２６は従来方式のパイプラインデータ処
理装置に於いて、配線による信号伝送時間の増大が今後
の超高速ＵＬＳＩを実現する上で如何に重大な障害にな
るかを例示する図である。図においては、微細化の世代
Ｓ０の動作周波数を３３MHz回路遅延時間２７.９ns，配
線遅延時間２.１ns）と仮定し、スケーリングによって
回路性能は世代毎に１５０％向上し、配線遅延時間は控
えめに見た値であるが世代毎に１５０％ずつ増加するも
のと仮定している。

【０００８】図中、実線は配線遅延時間を無視したとき
に微細化技術の進歩によるデバイスの性能向上によって
実現できる理想的な動作周波数であり、点線は配線遅延
時間を含むときに実現できる動作周波数である。図より
明らかなように、配線遅延時間を無視した理想的な場
合、世代Ｓ５では動作周波数を約２７０MHz まで高速化
できるが、配線遅延時間を考慮した場合は、世代Ｓ０の
３３MHz から世代Ｓ３でのピーク性能約６５MHz までの
３世代で約２倍しか性能向上できない。その上、さらに
微細化が進んだ世代Ｓ４からは逆に動作周波数が低下し
はじめ、世代Ｓ５では理想的な場合の約５分の１の約５
１MHz の動作周波数しか実現できないという問題があ
る。以上の配線遅延に起因する問題にたいして、以下の
対策案が考えられる。

【０００９】（１）幅の広い配線を用い、高速且つ高負
荷駆動能力のバッフアで駆動する。 （２）抵抗と容量の小さい新しい配線材料を開発する。

【００１０】（３）三次元配置など配線長を短くできる
新しい配置法を開発する。

【００１１】（４）配線長を短くするためのシステム上
の工夫をする。

【００１２】しかしながら、（１）は部分的には可能で
あるが、ＵＬＳＩチップ全体で見たとき高集積度を犠牲
にすることになり、根本的な解決策にはならない。ま
た、（２），（３）は今後長い年月をかけた研究開発の
成果を待たなければならず、現時点においてはこれら技
術の確立はなされていない。（４）は具体的且つ根本的
な解決策はまだ見つかっていない。

【００１３】

【課題を解決するための手段】上記の問題点を解決する
ために、本発明では、以下の点を特徴とする。

【００１４】（１）機能処理と伝送処理からなるパイプ
ラインステージの処理をクロックに同期して行うパイプ
ライン処理装置において、機能処理と伝送処理とを異な
るステージに割り当てたことを特徴とする。

【００１５】（２）機能処理を行う機能ブロックの前後
にラッチを設けたことを特徴とする。 （３）伝送処理を行う伝送路の前後にラッチを設けたこ
とを特徴とする。

【００１６】（４）上記伝送路を任意の数に分割したこ
とを特徴とする。

【００１７】（５）上記伝送路を任意の長さに分割した
ことを特徴とする。

【００１８】（６）上記伝送路をラッチによって分割し
たことを特徴とする。

【００１９】（７）第１の機能ブロックと第２の機能ブ
ロック間の信号伝送路を１／Ｎ（Ｎ≧１）の長さにラッ
チを用いて分割し、上記分割された信号伝送路は上記ラ
ッチによって挾まれ、ラッチからラッチに信号が伝送さ
れる時間は上記クロックの周期に一致してパイプライン
処理を実行することを特徴とする。

【００２０】（８）１／Ｎ（Ｎ≧１）の長さに分割され
た信号伝送路の少なくとも１つに分岐信号伝送路を含む
ことを特徴とする。

【００２１】（９）Ｎ≧２のとき（Ｎ−１）個の分割点
のそれぞれに単方向パイプラインラッチを設けたことを
特徴とする。

【００２２】（１０）Ｎ≧２のとき（Ｎ−１）ケの分割
点のそれぞれに双方向パイプラインラッチを設けたこと
を特徴とする。

【００２３】（１１）パイプラインサイクル時間をＴ，
クロックのスキューをｔｋ，ラッチの遅延時間をｔｌ，
セットアップ時間をｔｓとしたとき、配線遅延時間ｔｘ
の信号伝送路を長さ方向に分割する信号伝送路の数Ｎ
は、Ｎ≧（ｔｘ／（Ｔ−（ｔｋ＋ｔｌ＋ｔｓ))) 組とす
ることを特徴とする。

【００２４】また、上記の手段をマイクロプロセッサに
応用したものとして、以下のような特徴点がある。

【００２５】（１）クロックに同期してＭ段（Ｍ≧２）
のパイプライン処理を行うマイクロプロセッサにおい
て、命令キヤッシュの読出しから、演算結果を記憶装置
に書き込むまでの複数ステージの少なくとも１つにＮ段
（Ｎ≧１）の信号伝送ステージを含むことを特徴とす
る。

【００２６】（２）Ｎ段の信号伝送ステージは命令キヤ
ッシュと命令制御部間に含むことを特徴とする。

【００２７】（３）Ｎ段（Ｎ≧１）の信号伝送ステージ
は命令制御部と演算器間に含むことを特徴とする。

【００２８】（４）Ｎ段（Ｎ≧１）の信号伝送ステージ
は演算器とレジスタファイル間に含むことを特徴とす
る。

【００２９】（５）Ｎ段（Ｎ≧１）の信号伝送ステージ
はレジスタファイルとデータキャッシュ間に含むことを
特徴とする。

【００３０】（６）Ｎ（Ｎ≧１）段の信号伝送ステージ
は内蔵メモリ部と入出力制御部間に含むことを特徴とす
る （７）信号伝送ステージに対応付けられた信号伝送路は
機能ブロック間を接続する配線だけで構成されているこ
とを特徴とする （８）信号伝送ステージに対応付けられた信号伝送路は
機能ブロック間を接続する配線と配線の途中に挿入され
た遅延素子及び又は再生バッフアとで構成されているこ
とを特徴とする。

【００３１】上記の手段をマルチマイクロプロセッサに
応用したものとして、以下のような特徴点がある。

【００３２】（１）半導体チップ上に集積されたＭ台の
マルチマイクロプロセッサにおいて、各マイクロプロセ
ッサとパイプラインラッチを含む中継装置との間の信号
伝送にＮ（Ｎ≧１）段の信号伝送ステージを含み各マイ
クロプロセッサ間の信号伝送に２Ｎ（Ｎ≧１）段の信号
伝送ステージを含むことを特徴とする。

【００３３】（２）信号伝送ステージに対応付けられた
信号伝送路は各マイクロプロセッサ間を接続する配線だ
けで構成されていることを特徴とする。

【００３４】（３）信号伝送ステージに対応付けられた
信号伝送路は各マイクロプロセッサ間を接続する配線と
配線の途中に挿入された遅延素子及び又は再生バッファ
とで構成されていることを特徴とする。

【００３５】（４）各マイクロプロセッサ間の信号伝送
路がパイプラインラッチを含む中継装置によりＭ組のバ
スに分離されていることを特徴とする。

【００３６】（５）各マイクロプロセッサをパイプライ
ンラッチを含む中継装置を取り囲むように配置したこと
を特徴とする。

【００３７】（６）各マイクロプロセッサ間の信号伝送
を制御する中継装置はパイプラインラッチを含むバスス
イッチ手段だけで構成されていることを特徴とする。

【００３８】（７）各マイクロプロセッサ間の信号伝送
を制御する中継装置はパイプラインラッチを含むバスス
イッチ手段とクロック分配器とを含むことを特徴とす
る。

【００３９】（８）各マイクロプロセッサ間の信号伝送
を制御する中継装置は該中継装置がデータ処理装置や記
憶装置又は任意の機能回路であって内部にパイプライン
ラッチを含むバススイッチ手段を包含していることを特
徴とする。

【００４０】上記手段を半導体記憶装置に応用したもの
として、以下のような特徴点がある。

【００４１】（１）クロックに同期してパイプライン処
理を行う半導体記憶装置において、アドレス入力回路か
ら読出しデータ出力回路までの間にＮ（Ｎ≧１）段の信
号伝送ステージに対応させたＮ組の信号伝送路を含むこ
とを特徴とする。

【００４２】（２）書込み制御信号入力回路及び書込み
データ入力回路から書き込み制御回路までの間の両方に
Ｎ（Ｎ≧１）段の信号伝送ステージに対応させたＮ組の
信号伝送路を含むことを特徴とする。

【００４３】（３）アドレス入力回路とデコーダ回路の
間にＮ（Ｎ≧１）段の信号伝送ステージに対応させたＮ
組の信号伝送路を含むことを特徴とする。

【００４４】（４）センス回路と出力回路の間にＮ（Ｎ
≧１）段の信号伝送ステージに対応させたＮ組の信号伝
送路を含むことを特徴とする。

【００４５】（５）アドレス入力回路とデコーダ回路の
間及びセンス回路と出力回路の間の両方にＮ（Ｎ≧１）
段の信号伝送ステージに対応させたＮ組の信号伝送路を
含むことを特徴とする。

【００４６】上記手段をマルチチップモジュールシステ
ムに応用したものとして、以下のような特徴点がある。

【００４７】（１）モジュール基板に複数のＬＳＩチッ
プを搭載したマルチチップモジュールシステムに於い
て、各ＬＳＩチップとパイプラインラッチを含む中継装
置チップとの間の信号伝送にＮ（Ｎ≧１）段の信号伝送
ステージを含み各ＬＳＩチップ間の信号伝送に２Ｎ（Ｎ
≧１）段の信号伝送ステージを含むことを特徴とする。

【００４８】（２）各ＬＳＩチップとパイプラインラッ
チを含む中継装置チップとの間の信号伝送にＮ（Ｎ≧
１）段の信号伝送ステージを含み各ＬＳＩ間の信号伝送
に２Ｎ（Ｎ≧１）段の信号伝送ステージを含み且つ複数
のＬＳＩチップのなかで公称最大動作周波数の最も低い
チップの公称最大動作周波数に基づいてシステムの最大
動作周波数を定めることを特徴とする。

【００４９】（３）各ＬＳＩチップ間の信号伝送を制御
する中継装置はパイプラインラッチを含むバススイッチ
手段だけで構成されていることを特徴とする。

【００５０】（４）各ＬＳＩチップ間の信号伝送を制御
する中継装置はパイプラインラッチを含むバススイッチ
手段とクロック分配器とを含むことを特徴とする。

【００５１】（５）各ＬＳＩチップ間の信号伝送を制御
する中継装置は自身がデータ処理装置や記憶装置又は任
意の機能回路であって内部にパイプラインラッチを含む
バススイッチ手段を包含していることを特徴とする。

【００５２】

【作用】本発明によると、回路性能で達成できるパイプ
ラインサイクルに見合って１／Ｎに分割された信号伝送
路はそれぞれが専用のパイプラインステージをアサイン
される。このため、分割されたそれぞれの信号伝送路は
所定サイクル以内に信号を伝送できれば良い。したがっ
て、それぞれの信号伝送路の伝送遅延がパイプラインサ
イクルの短縮化による性能向上を阻害する要因にはなら
ない。したがって、本発明によると、新しい技術の開発
を待つまでもなく、微細化によるデバイスの性能向上分
と高速回路方式の開発による性能向上分をそっくり動作
周波数の向上による高性能化に寄与させることができ
る。

【００５３】

【実施例】パイプライン処理とは、分割された各部分
（パイプラインステージ）をそれぞれの処理回路により
処理するが、それらを同時に処理するのではなく、処理
順序に応じて順次時間をずらして処理する一方、使われ
ていない処理回路で他のデータの処理を行うものであ
る。すなわち、同一の時刻では全回路はそれぞれ別のデ
ータ処理を行っており、この意味で並列処理が行われて
いるが、一つのデータについてみるとこの各部分の処理
は順次引き続いて行われており、直列処理になってい
る。各部分の処理時間をｔ、処理部分（回路又はステー
ジ）の数をｎとすると１データの処理時間はｎｔであっ
ても平均（全体）的にはｔ時間に一つのデータ処理が行
われる。ここで、上述したように、従来までは処理回路
（パイプラインステージ）にデータ等を処理する機能部
分とデータを伝送する伝送部分とを含んでいた。このた
め、微細化技術等によって、機能部分の高速化が図れて
も伝送部分の高速化が図れないという問題があった。そ
こで、本発明は処理回路の機能部分と伝送部分とを分割
し、異なったステージに割り当てることでパイプライン
処理としての高速化を図った。また、伝送部分を任意の
数又は任意の長さに分割し、分割されたそれぞれの伝送
部分をパイプラインステージに割り当てることでも同様
な効果が得られる。この発明は、パイプライン処理を行
う全てのデバイスに応用できる。

【００５４】以下、本発明の実施例について図面を参照
して説明する。

【００５５】図１は本発明のパイプラインデータ処理装
置の第１の実施例を示している。図において、１１０，
１２０，１３０はデータ処理装置に含まれる機能ブロッ
クであり、内部に入力ラッチ１１１，１２１，１３１，
機能回路１１２，１２２，１３２，出力ラッチ１１３，
１２３，１３３を含んでいる。１４１〜１４４はそれぞ
れの伝送遅延時間が所定の伝送時間になるように分割さ
れた信号伝送路であり、図７に示すような配線だけから
なる信号伝送路又は図８に示すような配線と配線の途中
に挿入された再生バッフア（単なる遅延回路も含む）等
を含む信号伝送路である。また、１５１，１５２は信号
伝送路１４１〜１４４の途中に設けられたパイプライン
ラッチであり、特に制限されないが図１２に示すような
回路が用いられる。このようなラッチ回路は周知であ
り、説明は省略する。

【００５６】信号伝送路の分割数Ｎは次のように決めら
れる。

【００５７】 Ｎ≧（ｔｘ／（Ｔ−（ｔｋ＋ｔｌ＋ｔｓ))) （Ｎ≧１） ここで、分割しないときの配線遅延時間はｔｘ、パイプ
ラインのサイクル時間はＴ，クロックのスキューはｔ
ｋ，ラッチの動作（遅延）時間はｔｌ，セットアップ時
間はｔｓである。すなわち、ｔｋ＋ｔｌ＋ｔｓはラッチ
の最低限必要な動作時間を表し、パイプラインのサイク
ル時間Ｔからこの動作時間（ｔｋ＋ｔｌ＋ｔｓ）を引い
たものは、伝送のためだけの時間を表す。分割しないと
きの配線遅延時間ｔｋを上記伝送時間で除することによ
って、分割数Ｎが定まる。

【００５８】また、サイクル時間Ｔは、原則として、機
能ブロック１１０，１２０，１３０の回路性能に基づい
て定められる。そのため、分割された伝送路の伝送時間
は機能ブロックの処理時間以下であることが望ましい。
そこで、これを満たすように分割数Ｎを設定することも
できる。また、サイクル時間Ｔは、どのパイプラインス
テージの処理においても同じサイクル時間である。

【００５９】図９は、機能ブロック１１０，１２０，１
３０と信号伝送路１４１，１４２，１４３，１４４の遅
延時間の一例を示している。すなわち、機能ブロック１
３０の遅延時間が最も大きく、この遅延時間に基づいて
サイクル時間Ｔが定まる。ただし、信号伝送路１４１，
１４２，１４３，１４４の中で伝送時間が機能ブロック
１３０の遅延時間を超える信号伝送路があれば、その遅
延時間に基づいてサイクル時間Ｔを定めることもでき
る。

【００６０】なお、一般的な論理回路と同様に、ラッチ
からラッチへの信号伝送にはレーシングを避けるための
最小遅延時間を考慮した設計が当然要求される。すなわ
ち、伝送時間を定めるにあたって、最小限必要な伝送時
間の条件（レーシングフリーの条件）は、以下に示す通
りである。

【００６１】ｔｘｄ＞ｔｋ＋ｔｈ−ｔｌ ここで、分割した信号伝送路の伝送時間をｔｘｄ，クロ
ックのスキューをｔｋ，ラッチの遅延時間をｔｌ，ホー
ルド時間をｔｈとする。また、１６０〜１６２はそれぞ
れ分岐信号伝送路を示している。

【００６２】本実施例では機能ブロック１１０から機能
ブロック１２０への信号伝送路はそれぞれがラッチでは
挾まれた３つの信号伝送路１４１，１４２，１４３に分
割されている。同様に、機能ブロック１１０から機能ブ
ロック１３０への信号伝送路はそれぞれがラッチで挾ま
れた３つの信号伝送路１４１，１４２，１４４に分割さ
れている。そして、それぞれの信号伝送路の信号伝送に
はパイプラインピッチの１サイクルがアサインされる。

【００６３】したがって、例えば、マシンサイクル５０
０MHz パイプラインデータ処理装置の場合、分割された
それぞれの信号伝送路には２ns弱までの伝送時間を要す
る長さの配線を許容することができる。

【００６４】図２は図１の実施例のパイプラインを示し
ている。図において、Ａは機能ブロック１１０の処理ス
テージ、Ｂは機能ブロック１２０及び１３０の処理ステ
ージ、Ｘ１，Ｘ２はそれぞれ信号伝送路１４１，１４２
の伝送ステージ、Ｘ３は信号伝送路１４３と１４４の伝
送ステージである。図より、機能ブロック１１０から出
力された信号は３ステージ後に機能ブロック１２０及び
１３０に取り込まれて処理される。機能ブロックＡは、
入力ラッチ１１１，機能回路１１２，出力ラッチ１１３
から構成されている。伝送ステージＸ１は、機能ブロッ
ク１１０の出力ラッチ１１３，信号伝送路１４１，伝送
のためのラッチ１５１から構成されている。ここで、機
能ブロック１１０の出力ラッチ１１３は伝送ステージＸ
１から見ると入力ラッチである。また伝送ステージＸ
２，Ｘ３も同様である。すなわち、本発明は信号伝送路
をラッチによって挾んだ位置関係にある。なお、図２及
び以後のパイプラインの説明では、各ラッチはクロック
の立上りで動作するエッジトリガ型を仮定している。

【００６５】図３は本発明のパイプラインデータ処理装
置の第２の実施例を示している。図において、３１０，
３２０はデータ処理装置に含まれる機能ブロックの一部
であり、内部に入力ラッチ３１１，３２１，機能回路３
１２，３２２，出力ラッチ３１３，３２３を含んでい
る。３３１，３３２は図７に示すような配線だけからな
る信号伝送路又は図８に示すような配線と配線の途中に
挿入された再生バッフア等を含む信号伝送路である。ま
た、３４０は信号伝送路３３１，３３２の途中に設けら
れたパイプラインラッチであり、特に制限されないが図
１２に示すような回路が用いられる。なお、３６０，３
６１はそれぞれ分岐信号伝送路を示している。本実施例
では機能ブロック３１０から機能ブロック３２０への信
号伝送路はそれぞれがラッチでは挾まれた２つの信号伝
送路３３１，３３２に分割されている。そして、それぞ
れの信号伝送路の信号伝送にはパイプラインピッチの１
サイクルがアサインされる。

【００６６】図４は図３の実施例のパイプラインを示し
ている。図において、Ａは機能ブロック３１０の処理ス
テージ、Ｂは機能ブロック３２０の処理ステージ、Ｘ
１，Ｘ２はそれぞれ信号伝送路３３１，３３２の伝送ス
テージである。図より、機能ブロック３１０から出力さ
れた信号は２ステージ後に機能ブロック３２０に取り込
まれて処理される。

【００６７】図５は本発明のパイプラインデータ処理装
置の第３の実施例を示している。図において、５１０，
５２０はデータ処理装置に含まれる機能ブロックの一部
であり、内部に入力ラッチ５１１，５２１、機能回路５
１２，５２２、出力ラッチ５１３，５２３を含んでい
る。５３０は図７に示すような配線だけからなる信号伝
送路又は図８に示すような配線と配線の途中に挿入され
た再生バッファ等を含む信号伝送路である。なお、５６
０は分岐信号伝送路を示している。本実施例では機能ブ
ロック５１０から機能ブロック５２０への信号伝送路は
５３０だけであり、途中で分割されていない。しかし、
伝送路の前後はラッチによって挾まれている。そして、
信号伝送路５３０の信号伝送にはパイプラインピッチの
１サイクルがアサインされる。

【００６８】図６は図５の実施例のパイプラインを示し
ている。図において、Ａは機能ブロック５１０の処理ス
テージ、Ｂは機能ブロック５２０の処理ステージ、Ｘ１
は信号伝送路５３０の伝送ステージである。図より、機
能ブロック５１０から出力された信号は１ステージ後に
機能ブロック５２０に取り込まれて処理される。

【００６９】図１０は本発明のパイプラインデータ処理
装置の第４の実施例を示している。図において、１０１
０，１０２０はデータ処理装置に含まれる機能ブロック
の一部であり、内部に出力ラッチ１０１１,１０２１,入
力ラッチ１０１２，１０２２を含んでおり、それぞれの
内部機能回路は省略されている。１０３１，１０３２は
信号伝送路である。また、１０４０は信号伝送路１０３
１，１０３２の途中に設けられた双方向ラッチであり、
特に制限されないが図１３に示すような回路が用いられ
る。このようなラッチ回路は周知であり、説明は省略す
る。本実施例では機能ブロック１０１０と１０２０相互
間の信号伝送路はそれぞれが双方向ラッチで挾まれた２
つの信号伝送路１０３１と１０３２に分割されている。
そして、それぞれの信号伝送路の信号伝送にはパイプラ
インピッチの１サイクルがアサインされる。

【００７０】図１１は図１０の実施例のパイプラインを
示している。図において、Ａは機能ブロック１０１０の
処理ステージ、Ｂは機能ブロック１０２０の処理ステー
ジ、Ｘ１，Ｘ２はそれぞれ信号伝送路１０３１，１０３
２の伝送ステージである。図より、機能ブロック１０１
０から出力された信号は２ステージ後に機能ブロック１
０２０に取り込まれて処理される。同様に、機能ブロッ
ク１０２０から出力された信号は２ステージ後に機能ブ
ロック１０１０に取り込まれて処理される。

【００７１】図１４は本発明のマイクロプロセッサの実
施例である。図において、１４００はマイクロプロセッ
サチップである。１４０５はチップ内の機能回路（ラッ
チを含む）にクロックを供給するクロック分配器、１４
１０は命令キャッシュ1420の読出しアドレスを出力する
プログラムカウンタ，１４２０，１４３０はそれぞれ命
令キャッシュとデータキャッシュであり、それぞれ命令
データとオペランドを記憶している。１４４０は命令制
御回路であり、命令キャッシュ１４２０の出力を解釈し
て各種の演算制御信号を出力する。１４５０は演算器で
あり、レジスタファイル１４６０から演算データを受取
って各種の演算を行い、結果をレジスタファイル１４６
０に書き込む。１４７１〜１４７５はそれぞれ信号伝送
路である。信号伝送路は、上記各機能ブロックに内蔵さ
れているラッチによって、又は伝送用のラッチによって
挾まれている。

【００７２】なお、マイクロプロセッサには上記の他に
も多くの機能回路が含まれているが、本発明の説明に支
障のないものは省略されている。ここで、信号伝送路14
71〜１４７５はマシンサイクルと信号伝送路の伝送時間
に関連して特許請求項１１に記載されているように分割
の有無、分割した場合の分割数Ｎがそれぞれの信号伝送
路ごとに決められる。

【００７３】図１５は図１４の信号伝送路１４７１〜１
４７５の分割数を一律にＮ＝１としたときのマイクロプ
ロセッサのパイプラインを示す。図において、Ｉは命令
キャッシュ１４２０の読出しステージ、Ｄは命令制御回
路１４４０の処理ステージ、Ｅは演算器１４５０の実行
ステージ、Ｗはレジスタファイル１４６０への書込みス
テージである。また、Ｘ１，Ｘ２，Ｘ３はそれぞれ信号
伝送路１４７１，1472，１４７３の伝送ステージであ
り、７段のパイプラインによって演算処理が実行されて
いる。

【００７４】図１６は信号伝送路１４７５の分割数をＮ
＝１としたときの入出力制御回路１４８０とデータキャ
ッシュ１４３０間のパイプラインデータ伝送を示す。図
において、ＩＯは入出力回路の処理ステージ、Ｍはデー
タキャッシュ１４３０の読出し／書込みステージであ
る。また、Ｘ１は信号伝送路１４７５の伝送ステージで
あり、３段のパイプラインによって入出力回路と内蔵メ
モリ間のデータ伝送が行われている。

【００７５】図１７はオンチップマルチプロセッサの実
施例である。図において、１７００は半導体チップ、１
７１０〜１７４０はプロセッサ、１７６０は例えば図１
９に示すようなバススイッチやクロック分配器含む中継
装置である。また、１７５１〜１７５４はそれぞれ信号
伝送路である。ここで、中継装置１７６０は例えば図１
９に示した回路だけを含むものであっても良いし、それ
自身がプロセッサ又はある種の制御回路であって、その
中に図１９のような回路を含むものであっても良い。

【００７６】図１８は２つのプロセッサ間、例えば、プ
ロセッサ１７１０から１７４０への信号伝送のパイプラ
インを示す。図において、Ａはプロセッサ１７１０の処
理ステージ、Ｂはプロセッサ１７４０の処理ステージ、
Ｘ１とＸ２はそれぞれ信号伝送路１７５１と１７５４の
伝送ステージである。図よりプロセッサ１７１０から出
力された信号は２ステージ後にプロセッサ１７４０に取
り込まれて処理される。

【００７７】図１９は図１７の実施例で示した中継装置
１７６０の実施例である。図において、１９００は中継
器装置全体を示し、内部の回路要素は本発明の説明に必
要なものだけを開示し、その他は省略されている。１９
１１〜１９１４は３ステートラッチであり、ｂｕｓＡ〜
Ｄの信号をクロック信号ＣＫで取り込み、この時対応す
る出力制御信号ＳＡ〜ＳＤが高レベルであれば、共通接
続線１９０５に出力する。ＳＡ〜ＳＤが“０”レベルの
とき、対応するラッチの出力は高インピーダンス状態に
なる。１９２１〜１９２４は３ステートドライバであ
り、それぞれの制御信号ＳＡ〜ＳＤが低レベルのとき、
共通接続線１９０５の信号を対応するbusA〜Ｄに出力
し、高レベルのとき３ステートドライバの出力は高イン
ピーダンス状態になる。例えば、ｂｕｓＡの信号をｂｕ
ｓＢ〜Ｄに出力する場合、ＳＡを高レベルにし、ＳＢ〜
ＳＤを“０”レベルにする。なお、本実施例では３ステ
ートラッチ１１９１〜１１９４と３ステートドライバ１
９２１〜１９２４はそれぞれ対応する制御信号ＳＡ,Ｓ
Ｂ,ＳＣ，ＳＤによって排他的に制御されているが、必
要に応じて３ステートラッチと３ステートドライバのそ
れぞれに専用の制御信号を設けても良い。１９３０はク
ロック分配器であり、中継装置１９００用のクロック信
号ＣＫと図１７のプロセッサ１７１０〜１７４０用のク
ロック信号ＣＫＡ〜ＣＫＤを出力する。中継装置内にク
ロック分配器があると各プロセッサへの配線がより短く
なり長さも揃えやすくなるためクロックスキューを効果
的に低減できる。

【００７８】図２０は本発明のパイプライン半導体記憶
装置の実施例である。図において、２０００はメモリチ
ップであり、アドレス信号Ａｉ，データ信号Ｄｉ，書込
み信号ＷＥ＃を入力し、クロック信号ＣＫに同期して内
部のパイプライン動作を行い、読出しアクセスの場合、
データ出力Ｄｏを出力するものである。２０１０〜２０
１２は入力ラッチ、２０２０〜２０２２，２０４０〜２
０４２及び２０７０は中間ラッチ、２０８０は出力ラッ
チである。また、２０３０はデコーダ、2050はメモリア
レイ、２０６０はセンス回路、２０９０は書込み制御回
路であり、これらによって半導体記憶装置の主要機能回
路が構成されている。なお、２０９１〜２０９６は図７
や図８の等価モデルで示す信号伝送路である。ここで、
読出しアクセス動作に着目してみると、まず、アドレス
入力Ａｉとデコーダ２０３０の間には２つのラッチ２０
１０と２０２０に挾まれた信号伝送路２０９１があり、
この部分にパイプラインサイクルの１ステージがアサイ
ンされている。次に、２つのラッチ２０２０と２０４０
で挾まれたデコーダ２０３０及び２つのラッチ２０４０
と２０７０で挾まれたメモリアレイ２０５０からセンス
回路２０６０にもそれぞれ１ステージがアサインされて
いる。また、センス回路２０６０と読出し出力Ｄｏの間
には２つのラッチ２０７０と２０８０で挾まれた信号伝
送路2092があり、この部分にも１ステージがアサインさ
れている。これらにより、記憶装置内部の動作を４つの
ステージで行い、読出しデータＤｏの出力を１つのステ
ージで行う。

【００７９】書込みアクセスの場合、データ入力Ｄｉは
それぞれがラッチで挾まれた信号伝送路２０９３と２０
９５を通して２ステージ後に書込み制御回路２０９０に
到達する。同様に、書込み制御信号ＷＥ＃もそれぞれが
ラッチで挾まれた信号伝送路２０９４と２０９６を通し
て２ステージ後に書込み制御回路２０９０に到達し、メ
モリアレイ２０５０の所定のアドレスにデータを書き込
む。

【００８０】図２１は前記信号伝送路のすべてにパイプ
ラインの１ステージをアサインしたときの読出しアクセ
ス及び書込みアクセス動作のパイプラインを示す。図に
おいて、Ｄはデコーダ２０３０の動作ステージ、Ｓはメ
モリアレイ２０５０とセンス回路２０６０の動作ステー
ジ、Ｏは読出しデータＤｏを出力するステージ、Ｗは書
込み制御回路２０９０が動作するステージである。ま
た、Ｘ１，Ｘ２はそれぞれ信号伝送路の伝送ステージで
ある。

【００８１】図２２は図２０のメモリアレイ２０５０か
ら読出しデータ出力Ｄｏまでをより詳細に示したもので
ある。図において、２２１１〜２２１３はメモリアレ
イ、２２２１〜２２２３は列選択回路、２２３１〜２２
３３はセンス回路、２２４１〜２２４３はラッチ、２２
５０は上記ラッチの出力を出力ラッチ２２６０に送る信
号伝送路、２２７０は出力バッフアである。ここで、信
号伝送路２２５０は図２５の従来技術で説明したように
チップの長辺方向に延びた長い配線になるため、その両
端にラッチ配置し、信号伝送のためにパイプラインのＮ
（Ｎ≧１）ステージがアサインされる。

【００８２】図２７はマルチチップモジュールシステム
の実施例である。図において、2700はシリコンやセラミ
ックによるモジュール基板、２７１０〜２７４０は例え
ばデータ処理装置や記憶装置からなるＬＳＩチップ、２
７６０は例えば図１９に示すようなバススイッチを少な
くとも含む中継装置チップである。また、２７５１〜２
７５４はそれぞれ各ＬＳＩチップと中継装置チップを接
続するための信号伝送路である。ここで、中継装置チッ
プ２７６０は例えば図１９に示したバススイッチだけの
回路であっても良いし、それ自身がデータ処理装置や記
憶装置又はある種の制御回路であって、その中に図１９
のようなバススイッチ他を含むものであっても良い。一
般に、モジュール基板上の信号伝送路２７５１〜２７５
４はLSI基板上の信号伝送路より長く、伝送遅延も大き
いためマルチチップモジュールシステム全体としての性
能低下の大きな要因になってる。本実施例では、ＬＳＩ
チップ２７１０〜２７４０のすべてが対応可能な動作周
波数に合わせて、信号伝送路２７５１〜２７５４の分割
数Ｎを決め、分割されたそれぞれの信号伝送路に１つの
パイプラインステージをアサインする。このため、マル
チチップモジュールシステム全体として最大の性能を実
現することができる。

【００８３】以上のように、本発明によればパイプライ
ン処理の方法に特別な処理方法を用いなくても、パイプ
ライン処理としての動作周波数を高めることが容易にで
きる。

【００８４】

【発明の効果】本発明によると、パイプライン処理を行
うマイクロプロセッサを始めとする各種データ処理装
置，記憶装置などの高速化，高性能化を図２６のグラフ
の実線で示すように微細加工技術の進歩に伴う配線遅延
時間の増大の影響を受けないで実現することができる。
このため、新しい配線材料の開発や三次元配置技術の開
発など不確定の技術開発を待たずとも微細化技術の進歩
によるデバイスの性能向上と高速回路方式の開発による
性能向上が続く限りデータ処理装置，記憶装置などの高
速化，高性能化を続けられるという効果がある。

【００８５】配線による信号遅延を考慮することなく、
微細化配線を行えるので、高密度化を達成できる。

【００８６】長い配線を駆動するためのサイズの大きな
高速高駆動のバッファを必要としないので、高集積密度
を達成でき、さらに、バッファのスイッチングノイズを
低減できる。

【００８７】配線による信号遅延を考慮する必要がない
ので、設計段階において機能ブロックの配置の自由度が
高くなり、設計が容易になる。

【図面の簡単な説明】

【図１】データ処理装置の第１の実施例。

【図２】第１の実施例のパイプライン。

【図３】データ処理装置の第２の実施例。

【図４】第２の実施例のパイプライン。

【図５】データ処理装置の第３の実施例。

【図６】第３の実施例のパイプライン。

【図７】配線の等価モデル。

【図８】バッファを含む配線の等価モデル。

【図９】機能ブロックの遅延時間分布。

【図１０】双方向伝送の実施例。

【図１１】双方向伝送のパイプライン。

【図１２】単方向ラッチの具体例。

【図１３】双方向ラッチの具体例。

【図１４】マイクロプロセッサの実施例。

【図１５】マイクロプロセッサのパイプライン。

【図１６】入出力制御と内蔵メモリ間のパイプライン。

【図１７】マルチマイクロプロセッサの実施例。

【図１８】マルチマイクロプロセッサのパイプライン。

【図１９】中継器装置の実施例。

【図２０】半導体記憶装置の実施例。

【図２１】半導体記憶装置のパイプライン。

【図２２】半導体記憶装置センス系の実施例。

【図２３】従来のデータ処理装置。

【図２４】従来のデータ処理装置のパイプライン。

【図２５】従来の半導体記憶装置のレイアウト。

【図２６】スケーリングと動作周波数。

【図２７】マルチチップモジュールシステムの実施例。

【符号の説明】

１１０，１２０，１３０…機能ブロック、１１１，１２
１，１３１…入力ラッチ、１１２，１２２，１３２…機
能回路、１１３，１２３，１３３…出力ラッチ、１４１
〜１４４…信号伝送路、１５１，１５２…中間ラッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 辰美 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 森 和孝 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (56)参考文献 特開 昭63−20538（ＪＰ，Ａ) 特開 昭63−273119（ＪＰ，Ａ) 特開 平３−211613（ＪＰ，Ａ) 特開 平２−208727（ＪＰ，Ａ) 特開 平１−255036（ＪＰ，Ａ) 特開 昭64−108637（ＪＰ，Ａ) 特開 昭63−140378（ＪＰ，Ａ) 特開 昭62−290949（ＪＰ，Ａ) 特開 平４−32926（ＪＰ，Ａ) 特開 平４−314161（ＪＰ，Ａ) 特開 平５−40626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】一連の処理を複数の処理回路に分割し、ク
   ロックに同期して分割された処理回路を処理するパイプ
   ライン処理装置において、前記処理回路は機能処理と伝送処理に分割され、 分割された機能処理と伝送処理は、それぞれ独立した専
   用のパイプラインステージに割り当てられて処理され、 前記伝送処理の伝送時間が、前記機能処理の処理時間以
   下にする パイプライン処理装置。
2. 【請求項２】一連の処理を複数の処理回路に分割し、ク
   ロックに同期して分割された処理回路を処理するパイプ
   ライン処理装置において、前記処理回路は機能処理を有する機能ブロックと伝送処
   理を有する信号伝送路に分割され、 前記信号伝送路はラッチを用いてＮ個（Ｎ≧２）に分割
   され、 前記機能ブロックの機能処理と前記信号伝送路の伝送処
   理は、それぞれ独立した専用のパイプラインステージに
   割り当てられて処理される パイプライン処理装置。
3. 【請求項３】請求項２において、分割された上記信号伝
   送路の少なくとも１つに分岐信号伝送路を含むパイプラ
   イン処理装置。
4. 【請求項４】請求項１乃至３のいずれかにおいて、パイ
   プラインサイクル時間をＴ，クロックのスキューをｔ
   ｋ，ラッチの遅延時間をｔｌ，セットアップ時間をｔｓ
   としたとき、配線遅延時間ｔｘの信号伝送路を長さ方向
   に分割する信号伝送路の数Ｎは、Ｎ≧（ｔｘ／（Ｔ−
   (ｔｋ＋ｔｌ＋ｔｓ)))組とするパイプライン処理装置。