JPS63204355A - デ−タ転送制御回路 - Google Patents
デ−タ転送制御回路Info
- Publication number
- JPS63204355A JPS63204355A JP62036551A JP3655187A JPS63204355A JP S63204355 A JPS63204355 A JP S63204355A JP 62036551 A JP62036551 A JP 62036551A JP 3655187 A JP3655187 A JP 3655187A JP S63204355 A JPS63204355 A JP S63204355A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- flop
- data transfer
- transfer control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims 2
- 230000010355 oscillation Effects 0.000 abstract description 11
- 230000004044 response Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3864—Clockless, i.e. asynchronous operation used as a design principle
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データのハンドシェイク転送を制御するた
めの制御回路に関するものである。
めの制御回路に関するものである。
従来、この種の回路としてはＦ Ｉ Ｆ Ｏ（Ｆｉｒｓ
ｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ ；先入れ先出し）メ
モリにおけるデータ転送制御回路があった。第４図は、
テキサスインスツルメンツ社発行の「ザ バイポーラデ
ィジタル インチグレーティラド サーキッツデータ
ブック フォア デザイン エンジニアズ バート２Ｊ
（１９８２年版）第１７巻、 ６１頁（“Ｔｈｅ
Ｂｉｐｏｌａｒ Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔｓＤａｔａＢｏｏｋ ｆｏｒ Ｄｉ
ｓｉｇｎ Ｅｎｇｉｎｅｅｒｓ Ｐａｒｔ ２ ”、
ＴＥＸＡＳＩＮＳＴＲＵＭＥＮＴ３（１９８２） 、ｖ
ｏｌ、１？ 、 ｐｐ、６１ ）に示されている非同期
ＦＩＦＯメモリの構成図の部分を示している。
ｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ ；先入れ先出し）メ
モリにおけるデータ転送制御回路があった。第４図は、
テキサスインスツルメンツ社発行の「ザ バイポーラデ
ィジタル インチグレーティラド サーキッツデータ
ブック フォア デザイン エンジニアズ バート２Ｊ
（１９８２年版）第１７巻、 ６１頁（“Ｔｈｅ
Ｂｉｐｏｌａｒ Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔｓＤａｔａＢｏｏｋ ｆｏｒ Ｄｉ
ｓｉｇｎ Ｅｎｇｉｎｅｅｒｓ Ｐａｒｔ ２ ”、
ＴＥＸＡＳＩＮＳＴＲＵＭＥＮＴ３（１９８２） 、ｖ
ｏｌ、１？ 、 ｐｐ、６１ ）に示されている非同期
ＦＩＦＯメモリの構成図の部分を示している。
４ビツトの入力データ“Ｄｌ”の値が確定している時に
書込みパルス（転送要求信号）ＰＵＳＨ゛を与えると、
このパルス信号は図の左から右に′Ｓ１゛−“Ｓ２”−
“Ｓ３”と順次伝送されて行くと同時に、入力データは
パルス信号の伝送に呼応してデータランチ４２．４３に
順次伝送される。この動作は第５図に示されている。
書込みパルス（転送要求信号）ＰＵＳＨ゛を与えると、
このパルス信号は図の左から右に′Ｓ１゛−“Ｓ２”−
“Ｓ３”と順次伝送されて行くと同時に、入力データは
パルス信号の伝送に呼応してデータランチ４２．４３に
順次伝送される。この動作は第５図に示されている。
ところで、第４図の非同期ＦＩＦＯメそりは３入力ＮＡ
ＮＤψ−ト４４と組合わせてワンショットパルス信号を
発生するためのフリップフロ７プ４１を備えている。こ
れは、“ＰＵＳＨ″信号の入力パルス幅を一定時間以内
に抑えるための回路であり、もし本回路がなく“ＰＵＳ
Ｈ″信号が“Ｓｌ”信号と等しければ、パルス幅の長い
“ＰＵＳ Ｈ”信号に対しては１つのパルスに対して２
つ以上のパルスを伝送してしまう、いわゆる発振現象を
引き起こす。この発振現象の様子を第６図のタイミング
チャートに示す。
ＮＤψ−ト４４と組合わせてワンショットパルス信号を
発生するためのフリップフロ７プ４１を備えている。こ
れは、“ＰＵＳＨ″信号の入力パルス幅を一定時間以内
に抑えるための回路であり、もし本回路がなく“ＰＵＳ
Ｈ″信号が“Ｓｌ”信号と等しければ、パルス幅の長い
“ＰＵＳ Ｈ”信号に対しては１つのパルスに対して２
つ以上のパルスを伝送してしまう、いわゆる発振現象を
引き起こす。この発振現象の様子を第６図のタイミング
チャートに示す。
即ち、第４図に示す回路は、Ｄフリップフロップ４１が
なければＰＵＳＨ”信号を受けて“ＡＩ”を“０”に変
化させてパルス信号“８２″を発生するが、配線遅延等
により”ＰＵＳＨ”信号パルス幅が長い場合には、”Ｐ
ＵＳＨ’信号が“１″を保持している間に３入力ＮＡＮ
Ｄゲート４４の他の入力である“Ａ２″と“ＩＲ”とが
再び“１″となる（第６図の時刻ｔ）ため、“Ａ１”を
再び０′に変化させて１つの”ＰＵＳＨ”信号に対して
２つ目のパルス信号“Ｓ２”を発生させることになる。
なければＰＵＳＨ”信号を受けて“ＡＩ”を“０”に変
化させてパルス信号“８２″を発生するが、配線遅延等
により”ＰＵＳＨ”信号パルス幅が長い場合には、”Ｐ
ＵＳＨ’信号が“１″を保持している間に３入力ＮＡＮ
Ｄゲート４４の他の入力である“Ａ２″と“ＩＲ”とが
再び“１″となる（第６図の時刻ｔ）ため、“Ａ１”を
再び０′に変化させて１つの”ＰＵＳＨ”信号に対して
２つ目のパルス信号“Ｓ２”を発生させることになる。
そして“ＰＵＳＨ″信号が“１”に保持されている間、
この発振現象が続き、同一のデータが繰り返し伝送され
る。上でも述べたように、発振現象を抑えるために従来
例では初段の転送信号入力部のみにＤフリップフロップ
４１を用いたワンショットパルス発生回路を設けている
。
この発振現象が続き、同一のデータが繰り返し伝送され
る。上でも述べたように、発振現象を抑えるために従来
例では初段の転送信号入力部のみにＤフリップフロップ
４１を用いたワンショットパルス発生回路を設けている
。
ところが、順次伝送される５ｅｎｄ信号のパルス幅は、
例えば“Ｓ２”信号の立上り時点から考えると、 （Ｓ ａ ｎ ｄ信号線の配線遅延）＋（３入力ＮＡＮ
Ｄゲート４７の伝搬遅延）＋（Ａｃｋ信号線の配線遅延
）＋（３入力ＮＡＮＤゲート４４と４６の伝搬遅延の長
い方）＋（２入力ＮＡＮＤゲート４５の伝搬遅延） で決定される。従って、５ｅｎｄおよびＡｃｋ信号線の
配線長が長くなり遅延時間が増大すると、５ｅｎｄ信号
パルス幅が長（なり上記の発振現象が発生する。
例えば“Ｓ２”信号の立上り時点から考えると、 （Ｓ ａ ｎ ｄ信号線の配線遅延）＋（３入力ＮＡＮ
Ｄゲート４７の伝搬遅延）＋（Ａｃｋ信号線の配線遅延
）＋（３入力ＮＡＮＤゲート４４と４６の伝搬遅延の長
い方）＋（２入力ＮＡＮＤゲート４５の伝搬遅延） で決定される。従って、５ｅｎｄおよびＡｃｋ信号線の
配線長が長くなり遅延時間が増大すると、５ｅｎｄ信号
パルス幅が長（なり上記の発振現象が発生する。
従来例に示したＦＩＦＯメモリは、駆動能力の大きいバ
イポーラ素子を用いており、またパターンレイアウトも
規則的配置であるために、配線遅延が論理ゲートの遅延
に対して支配的になることはない。しかし、高集積・低
消費電力化のためには、駆動能力の小さいＭＯ３素子を
用いる必要がある。また、第４図に示したような転送制
御回路を、単なるＦＩＦＯメモリのデータ転送制御に用
いるだけでなく、データラッチ４２と４３との間で何ら
かのデータ処理を施し、このような要素処理部を多段に
カスケード接続したような、第７図に示すパイプライン
処理機構の構成要素として用いることを想定すると、股
間の物理的距離が大きくなるために５ｅｎｄの信号線や
Ａｃｋ信号線の配線長が長くなる。このような場合に配
線長に比例して増大する配線容量をＭＯ３素子で駆動す
ることを考えると、配線による遅延時間は無視できない
。
イポーラ素子を用いており、またパターンレイアウトも
規則的配置であるために、配線遅延が論理ゲートの遅延
に対して支配的になることはない。しかし、高集積・低
消費電力化のためには、駆動能力の小さいＭＯ３素子を
用いる必要がある。また、第４図に示したような転送制
御回路を、単なるＦＩＦＯメモリのデータ転送制御に用
いるだけでなく、データラッチ４２と４３との間で何ら
かのデータ処理を施し、このような要素処理部を多段に
カスケード接続したような、第７図に示すパイプライン
処理機構の構成要素として用いることを想定すると、股
間の物理的距離が大きくなるために５ｅｎｄの信号線や
Ａｃｋ信号線の配線長が長くなる。このような場合に配
線長に比例して増大する配線容量をＭＯ３素子で駆動す
ることを考えると、配線による遅延時間は無視できない
。
このような配線遅延時間の増大に伴う発振現象を抑える
ためには、第４図のように全段の５ｅｎｄ信号線上にワ
ンショットパルス回路４１を挿入することが効果的であ
る。
ためには、第４図のように全段の５ｅｎｄ信号線上にワ
ンショットパルス回路４１を挿入することが効果的であ
る。
ところが、全段にワンショットパルス回路を挿入するこ
とは、 （１） ハードウェア規模の増大、 （２）Ｓｅｎｄ信号パルスの転送速度の低下、を招き、
望ましくない。
とは、 （１） ハードウェア規模の増大、 （２）Ｓｅｎｄ信号パルスの転送速度の低下、を招き、
望ましくない。
本発明は、上記のような問題点を解消するためになされ
たものであり、 （１） ハードウェア規模を抑え、 （２）Ｓｅｎｄ信号パルスの転送速度を高速に維持し、 （３）シかも発振現象などの誤動作を起こさない、デー
タ転送制御回路を提供することを目的としている。
たものであり、 （１） ハードウェア規模を抑え、 （２）Ｓｅｎｄ信号パルスの転送速度を高速に維持し、 （３）シかも発振現象などの誤動作を起こさない、デー
タ転送制御回路を提供することを目的としている。
本発明は、データのハンドシェイク転送を制御するため
のデータ転送制御回路において、制御回路が５ｅｎｄ信
号のアクティブ状態を受信した後、５ｅｎｄ信号入力が
ノンアクティブ状態に変化したかどうかを記憶するセフ
］・・リセット・ソリツブ・フロップを設け、このセッ
ト・リセット・フリップ・フリップの出力状態によって
次の５ｅｎｄ入力信入力光信するか否かを決めるように
制御するようにしたものである。
のデータ転送制御回路において、制御回路が５ｅｎｄ信
号のアクティブ状態を受信した後、５ｅｎｄ信号入力が
ノンアクティブ状態に変化したかどうかを記憶するセフ
］・・リセット・ソリツブ・フロップを設け、このセッ
ト・リセット・フリップ・フリップの出力状態によって
次の５ｅｎｄ入力信入力光信するか否かを決めるように
制御するようにしたものである。
本発明においては、上記のようにセント・リセット・フ
リップ・フロップの出力状態によって次の５ｅｎｄ入力
信入力光信するか否かを決めるように制御するようにし
たので、パルス幅の長いＳｅ ｒｉ ｄ入力信号を受信
した場合でも発振現象を起こさないようにすることがで
き、ハードウェア量の増加を小さくとどめたまま安定か
つ高速にデータ転送を行なえる効果がある。
リップ・フロップの出力状態によって次の５ｅｎｄ入力
信入力光信するか否かを決めるように制御するようにし
たので、パルス幅の長いＳｅ ｒｉ ｄ入力信号を受信
した場合でも発振現象を起こさないようにすることがで
き、ハードウェア量の増加を小さくとどめたまま安定か
つ高速にデータ転送を行なえる効果がある。
以下本発明の実施例を図について説明する。
第１図は本発明の一実施例によるデータ転送制御回路の
論理図である。図において、１１（１２）は４０ビット
分のデータラッチであり、１ピツトノラツチｌｌｏ
（１２０）はインバータバッファ１１１．１１２，１１
３ （１２１，１２２，１２３）及びトランスファゲ
ート１１４，１１５． （１２４，１２５）により構
成されている。
論理図である。図において、１１（１２）は４０ビット
分のデータラッチであり、１ピツトノラツチｌｌｏ
（１２０）はインバータバッファ１１１．１１２，１１
３ （１２１，１２２，１２３）及びトランスファゲ
ート１１４，１１５． （１２４，１２５）により構
成されている。
また１３（１４）は転送制御回路であり、Ｒ−Ｓフリッ
プフロップ（第１．第２のフリップフロップ回路）１５
．１６ （１７，１８）及び４入力ＮＡＮＤゲート１３
１（１４１）、インバータバッファ１３４，１３５．１
３９ （１４４，１４５゜１４９）、２入力ＮＡＮＤ
ゲート１３８ （１４８）から構成されている。
プフロップ（第１．第２のフリップフロップ回路）１５
．１６ （１７，１８）及び４入力ＮＡＮＤゲート１３
１（１４１）、インバータバッファ１３４，１３５．１
３９ （１４４，１４５゜１４９）、２入力ＮＡＮＤ
ゲート１３８ （１４８）から構成されている。
次に動作について説明する。
初期状態において、リセット信号“ＲＥＳＥＴ”を“ビ
にすると全信号線が直接初期化される。
にすると全信号線が直接初期化される。
５ｅｎｄ信号パルス“ｓｌ”が転送制御回路１３に入力
されると、転送制御回路１３はＮＡＮＤゲート１３２お
よび１３３からなるセント・リセット・ソリツブ・フロ
ップ１５をセット状態にして、５ｅｎｄ信号（転送要求
信号）“ｓ２”を“ｌ”に変化させ、またその反転出力
を“０”に変化させることによって、この転送制御回路
１３に対応する４０ビット幅のデータラッチ１１をラッ
チ状態（入力変化禁止状態）にしてラッチ出刃を確定さ
せる。また、これと同時に、次段の転送制御回路１４に
対する５ｅｎｄ信号″ｓ２”がアクティブ状態“１”に
なったことによって、次段では４入力ＮＡＮＤゲート１
４１の４入力が全て１”となり、ＮＡＮＤゲート１４２
および１４３からなるセット・リセット・フリップ・フ
ロップ１７とＮＡＮＤゲート１４６および１４７からな
るセット・リセット・フリップ・フロップ１８の両方を
セント状態とし、応答信号“−Ａ２”をアクティブ状態
“０”にする、これにより、初段の転送制御回路１３の
セント・リセット・フリップ・フロップ１５をリセット
状態として、５ｅｎｄ信号“Ｓ２”をノンアクティブ状
態“０”とする。
されると、転送制御回路１３はＮＡＮＤゲート１３２お
よび１３３からなるセント・リセット・ソリツブ・フロ
ップ１５をセット状態にして、５ｅｎｄ信号（転送要求
信号）“ｓ２”を“ｌ”に変化させ、またその反転出力
を“０”に変化させることによって、この転送制御回路
１３に対応する４０ビット幅のデータラッチ１１をラッ
チ状態（入力変化禁止状態）にしてラッチ出刃を確定さ
せる。また、これと同時に、次段の転送制御回路１４に
対する５ｅｎｄ信号″ｓ２”がアクティブ状態“１”に
なったことによって、次段では４入力ＮＡＮＤゲート１
４１の４入力が全て１”となり、ＮＡＮＤゲート１４２
および１４３からなるセット・リセット・フリップ・フ
ロップ１７とＮＡＮＤゲート１４６および１４７からな
るセット・リセット・フリップ・フロップ１８の両方を
セント状態とし、応答信号“−Ａ２”をアクティブ状態
“０”にする、これにより、初段の転送制御回路１３の
セント・リセット・フリップ・フロップ１５をリセット
状態として、５ｅｎｄ信号“Ｓ２”をノンアクティブ状
態“０”とする。
この時点において、３ｅｎｄ入方信号“８１′が依然と
してアクティブ状態“ｌ゛であってもセット・リセット
・フリップ・フロップ１６はまだセット状態を保持して
いるため、インパーク１３９の出力は“０”であり、４
人カＮＡＮＤゲート１３１の全入力が“１″とはならな
いので、再度セット・リセット・フリップ・フロップ１
５をセットして余分な５ｅｎｄ信号“ｓ２”を発生させ
ることはない。
してアクティブ状態“ｌ゛であってもセット・リセット
・フリップ・フロップ１６はまだセット状態を保持して
いるため、インパーク１３９の出力は“０”であり、４
人カＮＡＮＤゲート１３１の全入力が“１″とはならな
いので、再度セット・リセット・フリップ・フロップ１
５をセットして余分な５ｅｎｄ信号“ｓ２”を発生させ
ることはない。
５ｅｎｄ信号入力“ｓｌ”がこの後一旦、ノンアクティ
ブ状態“０”に変化すると、この時セット・リセット・
フリップ・フロップ１６がリセットされて、インバータ
１３９の出方は“１″となる。従って、この時またはこ
の後５ｅｎｄ信号“８１″がアクティブ状態となれば、
４入力ＮＡＮＤゲート１３１の全入力が′１″となり、
フリッブフロンプ１５および１６をセットして新たな５
ｅｎｄ信号“Ｓ２”を発生する。
ブ状態“０”に変化すると、この時セット・リセット・
フリップ・フロップ１６がリセットされて、インバータ
１３９の出方は“１″となる。従って、この時またはこ
の後５ｅｎｄ信号“８１″がアクティブ状態となれば、
４入力ＮＡＮＤゲート１３１の全入力が′１″となり、
フリッブフロンプ１５および１６をセットして新たな５
ｅｎｄ信号“Ｓ２”を発生する。
上記の一連の回路動作を第２図のタイミングチャートで
示す、第２図を見ると、時刻Ｕにおいて、４入力ＮＡＮ
Ｄゲート１３１ （第１図）の入力のうち、“Ｈｌ”
と“Ｘ７”とは“１”に復帰しているが、“Ａ１”が“
Ｏ”を保持し続けているので、新たな“−Ｍｌ”パルス
の発生、即ち発振現象が抑えられていることがわかる。
示す、第２図を見ると、時刻Ｕにおいて、４入力ＮＡＮ
Ｄゲート１３１ （第１図）の入力のうち、“Ｈｌ”
と“Ｘ７”とは“１”に復帰しているが、“Ａ１”が“
Ｏ”を保持し続けているので、新たな“−Ｍｌ”パルス
の発生、即ち発振現象が抑えられていることがわかる。
“１丁”信号は、“Ｓｌ”入力信号がノンアクティブ状
態“０”に変化したことに′呼応して“１′″に復帰し
、従って時刻Ｖにおいてワード２に対応する“Ｓｌ”パ
ルス信号が入力された時には、４入力ＮＡＮＤゲート１
３１の全入力が“１”となり、ワード２に対応する正規
の“Ｍ２”パルス信号を発生ずる。
態“０”に変化したことに′呼応して“１′″に復帰し
、従って時刻Ｖにおいてワード２に対応する“Ｓｌ”パ
ルス信号が入力された時には、４入力ＮＡＮＤゲート１
３１の全入力が“１”となり、ワード２に対応する正規
の“Ｍ２”パルス信号を発生ずる。
第１図の論理回路では、転送制御信号の伝搬と、データ
自体の転送の時間的なずれを小さくするために、次段へ
の転送制御信号（例えば“Ｓ２”）をもって、データラ
ッチ制御をも行うように構成したが、転送制御信号とデ
ータ転送の時間的なずれが許容範囲におさまれば必ずし
もこのような構成にする必要はなく、第３図に示す構成
も等価な動作を行う、この第３図の構成は、第１図のイ
ンバータバッファ１３５の出力と２入力ＮＡＮＤゲー）
１３２の出力は論理的に等価であるので、次段への転送
制御信号“Ｓ２”を２入力ＮＡＮＤゲート１３２の出力
からとるようにしたものである。
自体の転送の時間的なずれを小さくするために、次段へ
の転送制御信号（例えば“Ｓ２”）をもって、データラ
ッチ制御をも行うように構成したが、転送制御信号とデ
ータ転送の時間的なずれが許容範囲におさまれば必ずし
もこのような構成にする必要はなく、第３図に示す構成
も等価な動作を行う、この第３図の構成は、第１図のイ
ンバータバッファ１３５の出力と２入力ＮＡＮＤゲー）
１３２の出力は論理的に等価であるので、次段への転送
制御信号“Ｓ２”を２入力ＮＡＮＤゲート１３２の出力
からとるようにしたものである。
第３図に示す構成をとると、転送制御信号の１段当りの
遅延は２論理ゲート遅延となり、第４図に示す従来例に
対して遜色のない高速転送が可能となる。
遅延は２論理ゲート遅延となり、第４図に示す従来例に
対して遜色のない高速転送が可能となる。
また、第１図または第２図中の２つのセット・リセット
・フリップ・フロップ１５．１６を初期化信号ＲＥＳＥ
Ｔによってリセット状態に設定するための回路要素であ
る２入力ＮＡＮＤゲート１３８およびインバータ１３９
を、応答信号“Ａｔ”を伝搬するクリティカルパスから
除いて、第８図の８０に示す位置に移すようにすれば、
５ｅｎｄ信号と応答信号の伝搬遅延とによって決定され
る最小ワード投入間隔を短縮でき、密度の高い転送が可
能となる。
・フリップ・フロップ１５．１６を初期化信号ＲＥＳＥ
Ｔによってリセット状態に設定するための回路要素であ
る２入力ＮＡＮＤゲート１３８およびインバータ１３９
を、応答信号“Ａｔ”を伝搬するクリティカルパスから
除いて、第８図の８０に示す位置に移すようにすれば、
５ｅｎｄ信号と応答信号の伝搬遅延とによって決定され
る最小ワード投入間隔を短縮でき、密度の高い転送が可
能となる。
さらに、第９図に示すように４入力ＮＡＮＤゲート１３
１の出力をもって前段への応答信号“τＴ”とするよう
にすれば、応答信号の伝搬経路を、一層短縮化でき、極
めて密度の高い転送が実現できる。
１の出力をもって前段への応答信号“τＴ”とするよう
にすれば、応答信号の伝搬経路を、一層短縮化でき、極
めて密度の高い転送が実現できる。
また一方、本発明では５ｅｎｄ信号パルス幅によらず、
安定に転送制御信号が伝搬するので、５ｅｎｄ信号など
の信号線（例えばＳ２”）の伝搬経路上に、意図的に遅
延を挿入することが可能であり、この特性は、第７図に
示すように処理論理が股間に挿入された場合に、制御信
号の伝搬時間と処理データの伝搬時間とを均衡させるた
めに有効である。
安定に転送制御信号が伝搬するので、５ｅｎｄ信号など
の信号線（例えばＳ２”）の伝搬経路上に、意図的に遅
延を挿入することが可能であり、この特性は、第７図に
示すように処理論理が股間に挿入された場合に、制御信
号の伝搬時間と処理データの伝搬時間とを均衡させるた
めに有効である。
なお、本発明は、従来例（第４図）に示すような単なる
ＦＩＦＯメそりに通用可能であるばかりでなく、転送要
求信号の股間遅延時間に対する自由度が大きいことから
、第７図のような機能的な処理回路に適用することが可
能である。
ＦＩＦＯメそりに通用可能であるばかりでなく、転送要
求信号の股間遅延時間に対する自由度が大きいことから
、第７図のような機能的な処理回路に適用することが可
能である。
以上のように、この発明によれば、データのハンドシェ
イク転送を制御する転送制御回路において、転送を要求
する信号パルス幅が長くなった場合に１つの転送要求パ
ルスを受けて複数の転送要求パルスを発生する、いわゆ
る発振現象を、セット・リセット・フリレ゛ブ・フロッ
プ１個によゲζ抑制するようにしたので、ハードウェア
量の増加を小さくとどめたまま、安定かつ高速にデータ
転送が行える効果がある。
イク転送を制御する転送制御回路において、転送を要求
する信号パルス幅が長くなった場合に１つの転送要求パ
ルスを受けて複数の転送要求パルスを発生する、いわゆ
る発振現象を、セット・リセット・フリレ゛ブ・フロッ
プ１個によゲζ抑制するようにしたので、ハードウェア
量の増加を小さくとどめたまま、安定かつ高速にデータ
転送が行える効果がある。
また、ＭＯ３素子のような比較的駆動能力の小さいデバ
イスを用いて回路を構成しても安定に動作するという利
点がある。
イスを用いて回路を構成しても安定に動作するという利
点がある。
第１図は本発明の一実施例によるデータ転送制御回路を
用いたデータ転送路の一例を示す論理回路図、第２図は
第１図に示した回路の動作を示すタイミングチャート図
、第３図は本発明の他の実施例によるデータ転送制御回
路を用いたデータ転送路を示す論理回路図、第４図は従
来例のＦＩＦＯメそりの一部を示す論理回路図、第５図
は第４図に示したＦＩＦＯメモリ内においてデータが正
常に転送されている様子を示すタイミングチャート図、
第６図は第４図に示したＦＩＦＯメモリ内゛において人
カバルス幅短縮のためのワンシッット回路４１がない場
合に転送制御回路の発振現象が起きた場合を示すタイミ
ングチャート図、第７図は本発明の一実施例によるデー
タ転送制御回路を用いた処理装置の一部を示すブロック
図、第８図。 第９図は本発明の他の実施例によるデータ転送制御回路
の論理回路図である。 図において、１１．１２はデータラッチ、１３゜１４は
転送制御回路、１５．１７はＲ−Ｓフリップフロップ（
第１のフリップフロップｌ路）、１６．１８はＲ−Ｓフ
リップフロップ（第２のフリップフロップｌ路）である
。
用いたデータ転送路の一例を示す論理回路図、第２図は
第１図に示した回路の動作を示すタイミングチャート図
、第３図は本発明の他の実施例によるデータ転送制御回
路を用いたデータ転送路を示す論理回路図、第４図は従
来例のＦＩＦＯメそりの一部を示す論理回路図、第５図
は第４図に示したＦＩＦＯメモリ内においてデータが正
常に転送されている様子を示すタイミングチャート図、
第６図は第４図に示したＦＩＦＯメモリ内゛において人
カバルス幅短縮のためのワンシッット回路４１がない場
合に転送制御回路の発振現象が起きた場合を示すタイミ
ングチャート図、第７図は本発明の一実施例によるデー
タ転送制御回路を用いた処理装置の一部を示すブロック
図、第８図。 第９図は本発明の他の実施例によるデータ転送制御回路
の論理回路図である。 図において、１１．１２はデータラッチ、１３゜１４は
転送制御回路、１５．１７はＲ−Ｓフリップフロップ（
第１のフリップフロップｌ路）、１６．１８はＲ−Ｓフ
リップフロップ（第２のフリップフロップｌ路）である
。
Claims (3)
- （１）ハンドシェイク方式によってデータの転送を制御
するデータ転送制御回路であって、 該データ転送制御回路によって制御されるデータラッチ
部に有意なデータが保持されているか否かを記憶する第
１のフリップフロップ回路と、該データ転送制御回路に
入力される転送要求信号がアクティブ状態になり、該デ
ータ転送制御回路がこの転送要求信号を受理した後この
転送要求信号が非アクティブ状態に戻ったかどうかを記
憶する第２のフリップフロップ回路とを備え、上記第１
のフリップフロップ回路および第２のフリップフロップ
回路の出力状態の組合せが所定の状態であるときのみ入
力される転送要求信号を受理するようにしたことを特徴
とするデータ転送制御回路。 - （２）回路全体がＭＯＳプロセスを用いて形成されたも
のであることを特徴とする特許請求の範囲第１項記載の
データ転送制御回路。 - （３）上記第２のフリップフロップ回路は、Ｒ−Ｓフリ
ップフロップであることを特徴とする特許請求の範囲第
１項または第２項記載のデータ転送制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036551A JPS63204355A (ja) | 1987-02-18 | 1987-02-18 | デ−タ転送制御回路 |
| US07/157,194 US4882704A (en) | 1987-02-18 | 1988-02-17 | Hand-shake type data transfer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036551A JPS63204355A (ja) | 1987-02-18 | 1987-02-18 | デ−タ転送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204355A true JPS63204355A (ja) | 1988-08-24 |
Family
ID=12472898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036551A Pending JPS63204355A (ja) | 1987-02-18 | 1987-02-18 | デ−タ転送制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4882704A (ja) |
| JP (1) | JPS63204355A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280597A (en) * | 1990-03-30 | 1994-01-18 | Mitsubishi Denki Kabushiki Kaisha | Pipeline processor with self timed data transfer |
| JP3251583B2 (ja) * | 1991-02-27 | 2002-01-28 | ロシュ ダイアグノスティックス コーポレーション | マイクロコンピュータ制御の器械と通信する方法 |
| JP3147432B2 (ja) * | 1991-10-09 | 2001-03-19 | 株式会社日立製作所 | パイプライン処理装置 |
| JP2747171B2 (ja) * | 1992-07-06 | 1998-05-06 | 株式会社 政治広報センター | 選挙端末装置及び投票確定方法 |
| US5371687A (en) * | 1992-11-20 | 1994-12-06 | Boehringer Mannheim Corporation | Glucose test data acquisition and management system |
| US5386585A (en) * | 1993-02-03 | 1995-01-31 | Intel Corporation | Self-timed data pipeline apparatus using asynchronous stages having toggle flip-flops |
| US6581126B1 (en) * | 1996-12-20 | 2003-06-17 | Plx Technology, Inc. | Method, system and apparatus for a computer subsystem interconnection using a chain of bus repeaters |
| US6247082B1 (en) * | 1998-11-03 | 2001-06-12 | 3Com Corporation | Method and circuit for providing handshaking to transact information across multiple clock domains |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191749A (en) * | 1981-05-20 | 1982-11-25 | Hitachi Ltd | Data transfer controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4229624A (en) * | 1978-12-21 | 1980-10-21 | Bell Telephone Laboratories, Incorporated | Switching network control arrangement |
-
1987
- 1987-02-18 JP JP62036551A patent/JPS63204355A/ja active Pending
-
1988
- 1988-02-17 US US07/157,194 patent/US4882704A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191749A (en) * | 1981-05-20 | 1982-11-25 | Hitachi Ltd | Data transfer controller |
Also Published As
| Publication number | Publication date |
|---|---|
| US4882704A (en) | 1989-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6016066A (en) | Method and apparatus for glitch protection for input buffers in a source-synchronous environment | |
| US5764710A (en) | Meta-stable-resistant front-end to a synchronizer with asynchronous clear and asynchronous second-stage clock selector | |
| GB1588779A (en) | Clock circuitry for computers | |
| US8144689B2 (en) | Controlling asynchronous clock domains to perform synchronous operations | |
| US5426380A (en) | High speed processing flip-flop | |
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| US10453520B2 (en) | Multi-port memory and semiconductor device | |
| TWI790088B (zh) | 處理器和計算系統 | |
| JPS63204355A (ja) | デ−タ転送制御回路 | |
| JPH11224144A (ja) | 信号変化加速バス駆動回路 | |
| US4578782A (en) | Asynchronous memory refresh arbitration circuit | |
| JPH0528289A (ja) | レジスタ制御回路 | |
| US6289065B1 (en) | FIFO status indicator | |
| US5838936A (en) | Elastic bus interface data buffer | |
| US5606526A (en) | Glitch-free dual clok read circuit | |
| US5249154A (en) | Data access controller and method | |
| US20210184657A1 (en) | Apparatus for Asynchronous Latch with Improved Performance and Associated Methods | |
| US5828872A (en) | Implementation of high speed synchronous state machines with short setup and hold time signals | |
| US6901528B2 (en) | Minimum latency propagation of variable pulse width signals across clock domains with variable frequencies | |
| US6255869B1 (en) | Method and apparatus for system resource negotiation | |
| JPH11108995A (ja) | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 | |
| JPH1153339A (ja) | パルス出力機能付マイクロコンピュータ | |
| KR900008237Y1 (ko) | 대기상태 신호 발생회로 | |
| KR930000670B1 (ko) | 메인 cpu와 서브 cpu의 공용램 인터페이스 회로 | |
| KR950001175B1 (ko) | 개선된 데이타 시프트 레지스터 |