JPH1153339A - パルス出力機能付マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 従来のパルス出力機能付マイクロコンピュー
タは、トリガ信号に応じてリアルタイムに出力パルスを
変化させるのに適した構成となっていなかった。 【解決手段】 パルス出力を制御するための各種の信号
をトリガ回路２のトリガ信号でラッチするように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パルスを出力す
る機能を有するマイクロコンピュータに係り、詳しく
は、当該マイクロコンピュータの演算処理装置に対して
割り込み用トリガ信号を入力し、当該演算処理装置は当
該割り込み用トリガ信号が入力されたら所定の処理を中
断して当該割り込み信号に応じた割り込み処理を実行す
るように構成されたパルス出力機能付マイクロコンピュ
ータに関するものである。

【０００２】

【従来の技術】図２４は従来のパルス出力機能付マイク
ロコンピュータを示すブロック図である。図において、
１は所定の処理を実行しつつ、割り込み用トリガ信号が
入力されたら当該所定の処理を中断して当該割り込み信
号に応じた割り込み処理を実行する演算処理装置であ
り、２は演算処理装置１に対してトリガ信号を出力する
トリガ回路であり、３は演算処理装置１が使用するデー
タバスであり、４は演算処理装置１によりパルス幅制御
データが書き込まれるとともに、当該パルス幅制御デー
タに応じたパルス幅制御信号を出力するパルス幅制御レ
ジスタであり、５は演算処理装置１によりパルス切替デ
ータが書き込まれるとともに、当該パルス切替データに
応じたパルス切替信号を出力するパルス切替制御レジス
タであり、６は演算処理装置１によりパルス出力期間デ
ータが書き込まれるとともに、パルス出力期間データに
応じたパルス出力期間信号を出力するパルス出力期間レ
ジスタであり、７は当該パルス出力期間信号を演算処理
装置１に入力されるトリガ信号にてサンプリングしてパ
ルス出力期間同期信号を出力するデータラッチ回路であ
り、８はパルス幅制御信号に応じたパルス幅のパルスを
パルス列として連続的に出力するパルス発生回路であ
り、９は当該パルス列を反転させるインバータであり、
１０は当該反転パルス列およびパルス切替信号が入力さ
れて、これらの反転論理和を第一の論理演算信号として
出力するＮＡＮＤ回路であり、１１は当該第一の論理演
算信号およびパルス出力期間同期信号が入力されて、こ
れらの論理和を第二の論理演算信号として出力するＡＮ
Ｄ回路である。

【０００３】次に動作を説明する。まず、トリガ回路２
が演算処理装置１に対してトリガ信号を出力する。する
と、このトリガ信号入力に応じて、演算処理装置１は所
定の処理を中断して当該割り込み信号に応じた割り込み
処理を実行する。この割り込み処理において演算処理装
置１はパルス幅制御レジスタ４、パルス切替制御レジス
タ５およびパルス出力期間レジスタ６に対して各種のデ
ータを書き込む。

【０００４】その結果、パルス発生回路８は、パルス幅
制御レジスタ４から出力されるパルス幅制御信号に応じ
た一定のパルス幅のパルス列を出力し、ＮＡＮＤ回路１
０からは当該パルス列を一定の期間毎に間引いた波形の
第一の論理演算信号が出力され、さらに、ＡＮＤ回路１
１からは当該第一の論理演算信号をラッチ信号と同期し
たパルス出力期間同期信号にて間引いた波形の第二の論
理演算信号が出力される。そして、この第二の論理演算
信号が出力パルスとして出力される。

【０００５】なお、トリガ回路２は、その内部タイマを
有して当該内部タイマに応じてトリガ信号を出力するよ
うに構成されていても、外部信号入力端子を有して当該
外部信号に応じてトリガ信号を出力するように構成され
ていてもよい。

【０００６】

【発明が解決しようとする課題】従来のパルス出力機能
付マイクロコンピュータは以上のように構成されている
ので、トリガ信号に応じてリアルタイムに出力パルスを
変化させようとした場合には各種の問題が生じ、リアル
タイム動作に適していないという課題があった。

【０００７】マイクロコンピュータにおいて割り込み処
理とは、演算処理装置が所定の処理を実行するのを妨げ
ないように発生させる必要があり、当然、トリガ回路が
演算処理装置に出力するトリガ信号も当該演算処理装置
の本来の処理の実行に支障を来すことが無いように設定
する必要がある。従って、従来のパルス出力機能付マイ
クロコンピュータのデータ書き替え動作によって出力パ
ルスを切り替えるように構成したものでは、当該割り込
みの発生周期に依存して上記出力パルスは比較的長い期
間毎に更新させることになってしまい、高速に出力パル
スを切り替えることは実質的にできなかった。

【０００８】また、従来のパルス出力機能付マイクロコ
ンピュータでは、他の割り込み処理との優先関係などに
起因してデータの書き替え動作がいつ実行されるのかを
特定することはできない。従って、このデータの書き替
え動作によって直ちに出力パルスを切り替えるように構
成したものでは、出力パルスの切り替えタイミングも特
定することはできず、同一の制御により同一の出力パル
ス列を得ることはできなかった。

【０００９】さらに、演算処理装置を占有した状態にし
たり、トリガ回路による割り込みレベルを上げたりして
これらの問題点をクリアしたとしても、トリガ回路から
トリガ信号が出力されてから各種のデータの切り替わり
タイミング、ひいては出力パルスの切り替わりタイミン
グまでの遅れが非常に長い。従って、１回のパルス出力
期間の間に出力パルスを切り替えようとしても、当該出
力パルスを非常に短い周期毎に切り替えてリアルタイム
動作させることは到底できなかった。

【００１０】以上のように、従来のパルス出力機能付マ
イクロコンピュータでは、演算処理装置の負担を増加す
ることなく、トリガ信号に応じてリアルタイムに出力パ
ルスを変化させることはできなかった。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、演算処理装置の負担を増加させる
ことなく、出力パルスをトリガ信号に応じてリアルタイ
ムに変化させることができるパルス出力機能付マイクロ
コンピュータを得ることを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明に係
るパルス出力機能付マイクロコンピュータは、トリガ回
路によるトリガ信号に応じて演算処理装置により所定の
第一のパルス制御データが書き込まれるとともに、当該
トリガ信号に応じて第一のパルス制御データに基づいた
第一のパルス制御信号を出力する第一の出力制御回路を
設けるとともに、当該第一のパルス制御信号を第一の二
入力論理回路に入力するものである。

【００１３】請求項２記載の発明に係るパルス出力機能
付マイクロコンピュータは、トリガ回路によるトリガ信
号に応じて演算処理装置により所定の第二のパルス制御
データが書き込まれるとともに、当該トリガ信号に応じ
て第二のパルス制御データに基づいた第二のパルス制御
信号を出力する第二の出力制御回路を設けたものであ
る。

【００１４】請求項３記載の発明に係るパルス出力機能
付マイクロコンピュータは、第一の出力制御回路および
第二の出力制御回路を有するものである。

【００１５】請求項４記載の発明に係るパルス出力機能
付マイクロコンピュータは、トリガ回路からのトリガ信
号に応じて演算処理装置により所定の第三のパルス制御
データが書き込まれるとともに、当該第三のパルス制御
データに応じた第三のパルス制御信号を当該トリガ回路
から出力されるトリガ信号に応じて切り替えて出力する
第三の出力制御回路と、第一の論理演算信号および第三
のパルス制御信号が入力されて、これらの論理演算結果
を第二の論理演算信号として出力する第二の二入力論理
回路とを設けたものである。

【００１６】請求項５記載の発明に係るパルス出力機能
付マイクロコンピュータは、第一の二入力論理回路は、
パルス列入力を反転するインバータ回路と、当該インバ
ータの出力と第一のパルス制御信号とが入力されるＮＡ
ＮＤ回路とからなるとともに、第二の二入力論理回路
は、ＡＮＤ回路からなるものである。

【００１７】請求項６記載の発明に係るパルス出力機能
付マイクロコンピュータは、第一の出力制御回路、第二
の出力制御回路および第三の出力制御回路のうちの少な
くとも１つは、演算処理装置によるパルス制御データの
書き込みがなされるかわりに、トリガ信号に応じて一定
のパターンで第二のパルス制御信号を切り替えて出力す
るものである。

【００１８】請求項７記載の発明に係るパルス出力機能
付マイクロコンピュータは、パルス発生回路は、第一の
出力制御回路、第二の出力制御回路および第三の出力制
御回路のうちの少なくとも１つに対しては、その他のも
のよりも少なくとも１回多くトリガ信号を出力するもの
である。

【００１９】請求項８記載の発明に係るパルス出力機能
付マイクロコンピュータは、パルス発生回路は、パルス
を出力する度にオーバフロー信号を出力するものであ
り、第一の出力制御回路、第二の出力制御回路および第
三の出力制御回路のうちの少なくとも１つは、パルス制
御データを記憶することができる複数のレジスタを有す
るとともに、上記オーバフロー信号をトリガとしてパル
ス制御信号を各パルス制御データに応じたものに順次切
り替えるものである。

【００２０】請求項９記載の発明に係るパルス出力機能
付マイクロコンピュータは、パルス発生回路は、パルス
を出力する度にオーバフロー信号を出力するものであ
り、第一の出力制御回路、第二の出力制御回路および第
三の出力制御回路のうちの少なくとも１つは、上記オー
バフロー信号をトリガとしてパルス制御データをカウン
トアップおよび／またはカウントダウンしてパルス制御
信号を順次切り替えるものである。

【００２１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるパ
ルス出力機能付マイクロコンピュータを示すブロック図
である。図において、１は所定の処理を実行しつつ、割
り込み用トリガ信号が入力されたら当該所定の処理を中
断して当該割り込み信号に応じた割り込み処理を実行す
る演算処理装置であり、２は演算処理装置１に対してト
リガ信号を出力するトリガ回路であり、３は演算処理装
置１が使用するデータバスであり、１２は演算処理装置
１の割り込み処理において所定の第一のパルス制御デー
タが書き込まれるとともに、当該第一のパルス制御デー
タに応じた第一の制御信号を出力する第一のパルス制御
レジスタ（第一の出力制御回路）であり、１３は当該第
一の制御信号を演算処理装置１へのトリガ信号にてラッ
チして第一のパルス制御信号を出力する第一のデータラ
ッチ回路（第一の出力制御回路）であり、１４は一定の
パルス幅のパルスからなるパルス列を出力するパルス発
生回路であり、９は当該パルス列を反転させる第一のイ
ンバータ（第一の二入力論理回路）であり、１０は当該
反転パルス列および第一のパルス制御信号が入力され
て、これらの反転論理和を第一の論理演算信号として出
力するＮＡＮＤ回路（第一の二入力論理回路）である。
そして、当該第一の論理演算信号が出力パルスとして外
部に出力される。

【００２２】次に動作について説明する。図２に示すよ
うに、初期状態として、第一のデータラッチ回路１３か
ら出力される第一のパルス制御信号はローレベルに制御
され、第一のパルス制御レジスタ１２には「１」が書き
込まれて第一の制御信号がハイレベルに制御された状態
とする。従って、パルス発生回路１４から出力されるパ
ルス列に拘らずＮＡＮＤ回路１０の第一の論理演算信号
はローレベルに制御され、出力パルスは出力されない状
態となっている。

【００２３】このような状態において、トリガ回路２か
ら演算処理装置１および第一のデータラッチ回路１３に
対して最初のトリガ信号が入力される。これに応じて、
当該第一のデータラッチ回路１３は第一の制御信号をラ
ッチしてその出力をハイレベルに制御する。すると、パ
ルス発生回路１４から出力されるパルス列と同相で変化
するパルス列がＮＡＮＤ回路１０から出力され、出力パ
ルスが出力される状態となる。またこれと同時に、演算
処理装置１は最初のトリガ信号に応じて割り込み処理を
行い、第一のパルス制御レジスタ１２に新たなデータを
書き込む。

【００２４】そして、この最初のトリガ信号に応じたデ
ータ書き込みにおいて演算処理装置１が第一のパルス制
御レジスタ１２に「０」を書き込んだ場合には、２番目
のトリガ信号がトリガ回路２から出力された際に第一の
データラッチ回路１３の出力はローレベルに戻り、その
結果、ＮＡＮＤ回路１０からは出力パルスが出力されな
い状態に戻る。

【００２５】また、この最初のトリガ信号に応じたデー
タ書き込みにおいて演算処理装置１が第一のパルス制御
レジスタ１２に「１」を書き込んだ場合には、２番目の
トリガ信号がトリガ回路２から出力されても第一のデー
タラッチ回路１３の出力はハイレベルの状態を維持し、
その結果、ＮＡＮＤ回路１０からは継続して出力パルス
が出力された状態となる。

【００２６】以上のように、この実施の形態１によれ
ば、第一のパルス制御レジスタ１２とＮＡＮＤ回路１０
との間に、トリガ信号でデータをラッチする第一のデー
タラッチ回路１３を設けたので、トリガ信号に応じて直
ちに且つ安定したタイミングにて出力パルスを切り替え
ることができ、リアルタイム動作を行うことができる。

【００２７】また、演算処理装置１は、１つ前のトリガ
信号に応じて第一のパルス制御レジスタ１２にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置１を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置１の負担は軽減さ
れる。

【００２８】実施の形態２．図３はこの発明の実施の形
態２によるパルス出力機能付マイクロコンピュータを示
すブロック図である。図において、１５は演算処理装置
１の割り込み処理において所定の第三のパルス制御デー
タが書き込まれるとともに、当該第三のパルス制御デー
タに応じた第三の制御信号を出力する第三のパルス制御
レジスタ（第三の出力制御回路）であり、１６は当該第
三の制御信号を演算処理装置１へのトリガ信号にてラッ
チして第三のパルス制御信号を出力する第三のデータラ
ッチ回路（第三の出力制御回路）であり、１７はＮＡＮ
Ｄ回路１０から出力される第一の論理演算信号および第
三のパルス制御信号が入力されて、これらの論理演算結
果を第二の論理演算信号として出力するＡＮＤ回路（第
二の二入力論理回路）であり、当該第二の論理演算信号
を出力パルスとして出力する。これ以外の構成は実施の
形態１と同様であるので同一符号を付して説明を省略す
る。

【００２９】次に動作について説明する。初期状態とし
て、第三のデータラッチ回路１６から出力される第三の
パルス制御信号および第一のデータラッチ回路１３から
出力される第一のパルス制御信号はローレベルに制御さ
れ、第三のパルス制御レジスタ１５および第一のパルス
制御レジスタ１２には「１」が書き込まれて第三のパル
ス制御信号および第一のパルス制御信号がハイレベルに
制御された状態とする。従って、パルス発生回路１４か
ら出力されるパルス列に拘らずＮＡＮＤ回路１０の第二
の論理演算信号はローレベルに制御され、出力パルスは
出力されない状態となっている。

【００３０】このような状態において、トリガ回路２か
ら演算処理装置１、第一のデータラッチ回路１３および
第三のデータラッチ回路１６に対して同時に最初のトリ
ガ信号が入力される。これに応じて、当該第一のデータ
ラッチ回路１３および第三のデータラッチ回路１６はそ
れぞれ第一のパルス制御信号あるいは第三のパルス制御
信号をラッチしてその出力をハイレベルに制御する。す
ると、パルス発生回路１４から出力されるパルス列と同
相で変化するパルス列がＡＮＤ回路１７から出力され、
出力パルスが出力される状態となる。またこれと同時
に、演算処理装置１は最初のトリガ信号に応じて割り込
み処理を行い、第一のパルス制御レジスタ１２および第
三のパルス制御レジスタ１５に新たなデータを書き込
む。

【００３１】そして、この最初のトリガ信号に応じたデ
ータ書き込みにおいて演算処理装置１が第一のパルス制
御レジスタ１２および第三のパルス制御レジスタ１５に
「０」を書き込んだ場合には、２番目のトリガ信号がト
リガ回路２から出力された際に第一のデータラッチ回路
１３および第三のデータラッチ回路１６の出力は共にロ
ーレベルに戻り、その結果、ＡＮＤ回路１７からは出力
パルスが出力されない状態に戻る。なお、「０」のかわ
りに「１」を書き込んだ状態で２番目のトリガ信号が入
力された場合には、第一のデータラッチ回路１３および
第三のデータラッチ回路１６の出力はハイレベルの状態
を維持し、その結果、ＡＮＤ回路１７からは上記パルス
列が継続して出力される。

【００３２】また、出力パルスが出力されていない状態
において、演算処理装置１が第一のパルス制御レジスタ
１２に「０」を書き込むとともに、第三のパルス制御レ
ジスタ１５に「１」を書き込んだ場合には、ＮＡＮＤ回
路１０から出力される第一の論理演算信号は、ハイレベ
ルに固定された状態となる。他方、ＡＮＤ回路１７には
ハイレベルの第三のパルス制御信号が入力されているの
でパルス列を出力する状態となる。従って、次のトリガ
信号が入力されるまでの間をパルス幅とするパルスが出
力される（図４参照）。

【００３３】以上のように、この実施の形態２によれ
ば、第一のパルス制御レジスタ１２とＮＡＮＤ回路１０
との間にトリガ信号でデータをラッチする第一のデータ
ラッチ回路１３を設けると共に、第三のパルス制御レジ
スタ１５とＡＮＤ回路１７との間にトリガ信号でデータ
をラッチする第三のデータラッチ回路１６を設けたの
で、実施の形態１と同様にリアルタイム動作の効果を奏
するとともに、これら２つのレジスタに書き込むデータ
の組み合わせによりＡＮＤ回路１７から２種類の波形の
パルスを出力することができる。また、この２種類の波
形のパルスを連続的に出力するようにすれば、例えばモ
ータ制御などに適した起動停止時の供給電力を抑えた波
形を形成することができる。

【００３４】また、演算処理装置１は、１つ前のトリガ
信号に応じて第一のパルス制御レジスタ１２および第三
のパルス制御レジスタ１５にデータを書き込むようにす
ればよいので、トリガ信号に応じて直ちに当該データの
書き込みを行う必要はなく、実施の形態１と同様に従来
のものに比べて演算処理装置１の負担は軽減される。

【００３５】さらに、パルス発生回路１４の出力を第一
のインバータ９で反転しつつＮＡＮＤ回路１０から出力
すると共に、ＡＮＤ回路１７を組み合わせるようにした
ので、上記２種類の波形のパルスのトリガに対する最初
の立ち上がりタイミングを揃えることができ、当該二種
類の波形を利用した制御系を構築し易くなる。

【００３６】実施の形態３．この発明の実施の形態３に
よるパルス出力機能付マイクロコンピュータの構成は実
施の形態２と同様なので説明を省略する。

【００３７】次に動作について説明する。初期状態とし
て、第三のデータラッチ回路１６からハイレベルの第三
のパルス制御信号が出力されると共に、第一のデータラ
ッチ回路１３からもハイレベルの第一のパルス制御信号
が出力された状態を想定する。また、第一のパルス制御
レジスタ１２には「０」が書き込まれるとともに、第三
のパルス制御レジスタ１５には「１」が書き込まれた状
態とする。従って、ＡＮＤ回路１７からはパルス発生回
路１４からのパルス列がそのまま出力された状態となっ
ている。

【００３８】このような状態において、トリガ回路２か
ら第一のデータラッチ回路１３および演算処理装置１に
対して同時にトリガ信号を入力する。すると、これに応
じて、当該第一のデータラッチ回路１３は第一の制御信
号をラッチしてその出力をローレベルに制御する。その
結果上記ＡＮＤ回路１７からは一定のハイレベル信号が
出力されるように変化する。また、これと同時に、演算
処理装置１はトリガ信号に応じて割り込み処理を行い、
第一のパルス制御レジスタ１２のみに新たなデータを書
き込む。

【００３９】さらに２つめのトリガ信号が第一のデータ
ラッチ回路１３および演算処理装置１に対してのみ入力
されると、当該第一のデータラッチ回路１３の出力はハ
イレベルに戻り、ＡＮＤ回路１７からはパルス発生回路
１４のパルス列に応じたパルスが再度出力されるように
なる（図５参照）。

【００４０】以上のように、この実施の形態３によれ
ば、第一のデータラッチ回路１３に対して第三のデータ
ラッチ回路１６よりも少なくとも１回多くトリガ信号を
入力するようにしたので、演算処理装置１においてトリ
ガの度に全てのデータラッチ回路に対してデータを書き
替えることなく、つまり演算処理装置１やパルス発生回
路１４の負担を軽減しつつ連続して出力されるパルス列
を複数の波形のパルスで構成することが可能となる。

【００４１】実施の形態４．図６はこの発明の実施の形
態４によるパルス出力機能付マイクロコンピュータのブ
ロック図である。図において、１８は演算処理装置１の
１度の割り込み処理において所定の第一のパルス制御デ
ータが複数書き込まれるとともに、トリガ信号に応じて
第一の制御信号を順次各第一のパルス制御データに応じ
た値に変更する第一のパルス制御レジスタ（マルチ）で
あり、１９は演算処理装置１の１度の割り込み処理にお
いて所定の第三のパルス制御データが複数書き込まれる
とともに、トリガ信号に応じて第三の制御信号を順次各
第三のパルス制御データに応じた値に変更する第三のパ
ルス制御レジスタ（マルチ）である。これ以外の構成に
ついては実施の形態２と同様であるので同一符号を付し
て説明を省略する。

【００４２】次に動作について説明する。まず最初にト
リガ信号が演算処理装置１などに入力されて、当該演算
処理装置１が第一のパルス制御レジスタ１８および第三
のパルス制御レジスタ１９に対してそれぞれ複数のパル
ス制御データを書き込む。

【００４３】次に、パルス発生回路１４は、第一のパル
ス制御レジスタ１８および第一のデータラッチ回路１３
に対してトリガ信号を出力する。すると、当該第一のデ
ータラッチ回路１３はその出力を第一の制御信号に応じ
た値に切り替える。それと同時に、第一のパルス制御レ
ジスタ１８は第一の制御信号を次の第一のパルス制御デ
ータに応じた値に切り替える。また、第三のパルス制御
レジスタ１９および第三のデータラッチ回路１６に対し
てトリガ信号を出力すれば、パルス出力を制御すること
ができる（図７参照）。

【００４４】以上のように、この実施の形態４では、第
一のパルス制御レジスタ１８が複数の第一のパルス制御
データを記憶した状態で、第一のパルス制御レジスタ１
８および第一のデータラッチ回路１３に対してのみトリ
ガ信号を出力することで、２種類の波形からなるパルス
を出力することができる。また、当該パルスでは、演算
処理装置１によるデータの書き込みを待つ必要が無いの
で、従来よりも高速に波形を切り替えることができる。

【００４５】また逆に、演算処理装置１においても既に
設定した波形を出力する間ではデータの書き込み処理を
する必要が無いので、負担が軽減される。

【００４６】実施の形態５．図８はこの発明の実施の形
態５によるパルス出力機能付マイクロコンピュータのブ
ロック図である。図において、２０はトリガ信号に応じ
て出力をハイレベルとローレベルとに順次切り替えする
第一のトグル回路（第一の出力制御回路）である。これ
以外の構成は実施の形態２と同様であるので同一符号を
付して説明を省略する。

【００４７】次に動作について説明する。まず最初に第
三のパルス制御レジスタ１５に「１」が書き込まれた状
態でトリガ回路２から第三のデータラッチ回路１６に対
してトリガ信号が出力される。これに応じて当該第三の
データラッチ回路１６は第三のパルス制御信号出力をハ
イレベルに制御し、ＡＮＤ回路１７からパルスが出力さ
れるように変化する。

【００４８】そして、このような状態で、第一のトグル
回路２０に対してトリガ信号を入力すると、第一のパル
ス制御信号が切り替わり、ＡＮＤ回路１７から出力され
るパルスの波形が切り替わる。具体的には、当該第一の
パルス制御信号がハイレベルからローレベルに切り替わ
った場合には、パルス発生回路１４に応じて変化する波
形から一定のハイレベルの波形に切り替わる。逆に、ロ
ーレベルからハイレベルに切り替わった場合には、一定
のハイレベルの波形からパルス発生回路１４に応じて変
化する波形に切り替わる。

【００４９】さらに、第一のトグル回路２０に対してト
リガ信号が入力されると、ＡＮＤ回路１７から出力され
るパルスの波形は元に戻る。また、演算処理装置１がト
リガ信号に応じて第三のパルス制御レジスタ１５に
「０」を書き込んだ後、第三のデータラッチ回路１６に
対してトリガ信号が入力されることでＡＮＤ回路１７か
らのパルス出力は終了する（図９参照）。

【００５０】以上のように、この実施の形態５では、第
一の出力制御回路の出力パターンを一定のパターンに制
限することで、演算処理装置１によるデータの書き込み
を一切不要とすることで負担の軽減を図ることができ
る。また、第一の出力制御回路へのトリガ信号入力は、
演算処理装置１によるデータの書き込みを待つ必要はな
いので、実施の形態４と同様に従来よりも高速に波形を
切り替えることができる。

【００５１】実施の形態６．図１０はこの発明の実施の
形態６によるパルス出力機能付マイクロコンピュータの
ブロック図である。図において、２１はパルスを出力す
る度にオーバフロー信号を出力するパルス幅制御機能付
きパルス発生回路２１であり、第一のパルス制御レジス
タ１８および第一のデータラッチ回路１３は当該オーバ
フロー信号に応じても第一のパルス制御信号を切り替え
る。これ以外の構成は実施の形態４と同様なので同一符
号を付して説明を省略する。

【００５２】次に動作について説明する。まず、トリガ
信号に応じて演算処理装置１が第一のパルス制御レジス
タ１８および第三のパルス制御レジスタ１９に対してそ
れぞれ複数のパルス制御データを書き込む。その後、ト
リガ回路２は各データラッチ回路および各パルス制御レ
ジスタに対してトリガ信号を出力する。そして、このト
リガ信号に応じて第三のデータラッチ回路１６の出力が
ハイレベルに変化した場合には、ＡＮＤ回路１７からパ
ルスが出力されるようになる。

【００５３】そして、このようにパルスが出力される
と、パルス発生回路２１がパルスを出力する度に当該パ
ルス発生回路２１から第一のパルス制御レジスタ１８お
よび第一のデータラッチ回路１３に対してオーバフロー
信号が出力されるので、当該出力パルスはパルス制御回
路のパルス発生周期ごとにパルスが切り替わる（図１１
参照）。

【００５４】以上のように、この実施の形態６では、パ
ルス発生回路２１から出力されるオーバフロー信号に応
じて第一のパルス制御信号を切り替えるようにしたの
で、出力パルスを１パルスずつ制御することができる。
また、トリガ回路２自体がパルスを発生して同様な動作
をさせた場合に比べて、トリガ回路２自体の動作速度な
どを遅くすることができる。また、第一のパルス制御レ
ジスタ１８に書き込むデータを所定のステップ毎に変化
するものとすることができる。

【００５５】また、この実施の形態６では実施の形態４
を前提としてパルス発生回路２１のオーバフロー信号を
利用するように構成したが、実施の形態５を前提として
構成してもよい。この場合には、この実施の形態６と同
様な効果を奏すると共に、演算処理装置１による第一の
出力制御回路によるデータの書き込みが不要となり、演
算処理装置１の負担を軽減することができる。

【００５６】実施の形態７．図１２はこの発明の実施の
形態７によるパルス出力機能付マイクロコンピュータを
示すブロック図である。図において、２２は演算処理装
置１の割り込み処理において所定の第二のパルス制御デ
ータが書き込まれるとともに、当該第二のパルス制御デ
ータに応じた第二の制御信号を出力する第二のパルス制
御レジスタ（第二の出力制御回路）であり、２３は当該
第二の制御信号を演算処理装置１へのトリガ信号にてラ
ッチして第二のパルス制御信号を出力する第二のデータ
ラッチ回路（第二の出力制御回路）である。そして、当
該第二のパルス制御信号に応じてパルス発生回路１４が
動作するとともに、当該パルス発生回路１４の出力が出
力パルスとなる。これ以外の構成は実施の形態１と同様
であるので同一符号を付して説明を省略する。

【００５７】次に動作について説明する。初期状態とし
て、第二のデータラッチ回路２３から出力される第二の
パルス制御信号はローレベルに制御され、第二のパルス
制御レジスタ２２には「１」が書き込まれて第二の制御
信号がハイレベルに制御された状態とする。従って、パ
ルス発生回路１４は動作を停止して如何なるパルスも出
力しない状態となっている。

【００５８】このような状態において、トリガ回路２か
ら演算処理装置１および第二のデータラッチ回路２３に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路２３は第二の制御信号をラ
ッチしてその出力をハイレベルに制御する。すると、パ
ルス発生回路１４からパルス列が出力されるように変化
する。またこれと同時に、演算処理装置１は最初のトリ
ガ信号に応じて割り込み処理を行い、第二のパルス制御
レジスタ２２に新たなデータを書き込む。

【００５９】そして、この最初のトリガ信号に応じたデ
ータの書き込みにおいて演算処理装置１が第二のパルス
制御レジスタ２２に「０」を書き込んだ場合には、２番
目のトリガ信号がトリガ回路２から出力された際に第二
のデータラッチ回路２３の出力はローレベルに戻り、そ
の結果、パルス発生回路１４からは出力パルスが出力さ
れない状態に戻る。

【００６０】また、この最初のトリガ信号に応じたデー
タの書き込みにおいて演算処理装置１が第二のパルス制
御レジスタ２２に「１」を書き込んだ場合には、２番目
のトリガ信号がトリガ回路２から出力されても第二のデ
ータラッチ回路２３の出力はハイレベルの状態を維持
し、その結果、パルス発生回路１４からは継続して出力
パルスが出力された状態となる（図１３参照）。

【００６１】以上のように、この実施の形態７によれ
ば、パルス発生回路１４の動作を制御する第二のパルス
制御レジスタ２２の出力を、演算処理装置１へのトリガ
信号に応じてラッチするように構成したので、トリガ信
号に応じて直ちに且つ安定したタイミングにて出力パル
スを切り替えることができ、リアルタイム動作を行うこ
とができる。

【００６２】また、演算処理装置１は、１つ前のトリガ
信号に応じて第二のパルス制御レジスタ２２にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置１を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置１の負担は軽減さ
れる。

【００６３】実施の形態８．図１４はこの発明の実施の
形態８によるパルス出力機能付マイクロコンピュータを
示すブロック図である。図において、３０はパルス発生
回路１４の出力を反転する第二のインバータ（第二の二
入力論理回路）である。これ以外の構成は実施の形態２
あるいは実施の形態７に示されたものと同一なので、同
一符号を付して説明を省略する。

【００６４】次に動作について説明する。初期状態とし
て、第三のデータラッチ回路１６から出力される第三の
パルス制御信号および第二のデータラッチ回路２３から
出力される第二のパルス制御信号はローレベルに制御さ
れ、第三のパルス制御レジスタ１５および第二のパルス
制御レジスタ２２には「１」が書き込まれて第三の制御
信号および第二の制御信号がハイレベルに制御された状
態とする。従って、パルス発生回路１４からはパルス列
が出力されず、ひいてはＡＮＤ回路１７の第二の論理演
算信号はローレベルに制御され、出力パルスは出力され
ない状態となっている。

【００６５】このような状態において、トリガ回路２か
ら演算処理装置１、第二のデータラッチ回路２３および
第三のデータラッチ回路１６に対して同時に最初のトリ
ガ信号が入力される。これに応じて、当該第二のデータ
ラッチ回路２３および第三のデータラッチ回路１６はそ
れぞれ第二の制御信号あるいは第三の制御信号をラッチ
してその出力をハイレベルに制御する。すると、パルス
発生回路１４から出力されるパルス列と逆相で変化する
パルス列がＡＮＤ回路１７から出力され、出力パルスが
出力される状態となる。またこれと同時に、演算処理装
置１は最初のトリガ信号に応じて割り込み処理を行い、
第二のパルス制御レジスタ２２および第三のパルス制御
レジスタ１５に新たなデータを書き込む。

【００６６】そして、この最初のトリガ信号に応じたデ
ータの書き込みにおいて上記演算処理装置１が第二のパ
ルス制御レジスタ２２および第三のパルス制御レジスタ
１５に「０」を書き込んだ場合には、２番目のトリガ信
号がトリガ回路２から出力された際に第二のデータラッ
チ回路２３および第三のデータラッチ回路１６の出力は
共にローレベルに戻り、その結果、ＡＮＤ回路１７から
は出力パルスが出力されない状態に戻る。なお、「０」
のかわりに「１」を書き込んだ状態で２番目のトリガ信
号が入力された場合には、第二のデータラッチ回路２３
および第三のデータラッチ回路１６の出力はハイレベル
の状態を維持し、その結果、上記ＡＮＤ回路１７からは
上記パルス列が継続して出力される。

【００６７】また、出力パルスが出力されていない状態
において、演算処理装置１が第二のパルス制御レジスタ
２２に「０」を書き込むとともに、第三のパルス制御レ
ジスタ１５に「１」を書き込んだ場合には、ＡＮＤ回路
１７から出力される第二の論理演算信号は、ハイレベル
に固定された状態となる。他方、上記ＡＮＤ回路１７に
はハイレベルの第三のパルス制御信号が入力されている
のでパルス列を出力する状態となる。従って、次のトリ
ガ信号が入力されるまでの間をパルス幅とする波形のパ
ルスが出力される（図１５参照）。

【００６８】以上のように、この実施の形態８によれ
ば、第二のパルス制御レジスタ２２とパルス発生回路１
４との間にトリガ信号でデータをラッチする第二のデー
タラッチ回路２３を設けると共に、第三のパルス制御レ
ジスタ１５とＡＮＤ回路１７との間にトリガ信号でデー
タをラッチする第三のデータラッチ回路１６を設けたの
で、実施の形態７と同様にリアルタイム動作の効果を奏
するとともに、これら２つのレジスタに書き込むデータ
の組み合わせによりＡＮＤ回路１７から２種類の波形の
パルスを出力することができる。また、この２種類の波
形のパルスを連続的に出力するようにすれば、例えばモ
ータ制御などに適した起動停止時の供給電力を抑えた波
形を形成することができる。

【００６９】また、演算処理装置１は、１つ前のトリガ
信号に応じて第二のパルス制御レジスタ２２および第三
のパルス制御レジスタ１５にデータを書き込むようにす
ればよいので、トリガ信号に応じて直ちに当該データの
書き込みを行う必要はなく、実施の形態１と同様に従来
のものに比べて演算処理装置１の負担は軽減される。

【００７０】実施の形態９．図１６はこの発明の実施の
形態９によるパルス出力機能付マイクロコンピュータの
ブロック図である。図において、２５はトリガ信号が入
力される度に出力をハイレベルとローレベルとの間で切
り替える第二のトグル回路（第二の出力制御回路）であ
り、２６はパルス発生回路１４から出力されるパルス列
および第三のデータラッチ回路１６から出力される第三
のパルス制御信号が入力されて、これらの少なくとも一
方がハイレベルのときにハイレベル信号を出力するＯＲ
回路（第二の二入力論理回路）であり、このＯＲ回路２
６の出力が出力パルスになる。これ以外の構成は実施の
形態８と同様なので同一符号を付して説明を省略する。

【００７１】次に動作について説明する。第二のトグル
回路２５はトリガ信号が入力される度にその出力を切り
替え、これに応じてパルス発生回路１４はパルスを発生
したり停止したりする。具体的には、第二のトグル回路
２５の出力がハイレベルの時にパルス発生回路１４はパ
ルス列を出力する。

【００７２】そして、例えば第二のトグル回路２５への
パルス出力とともに演算処理装置１により第三のパルス
制御レジスタ１５に「１」を書き込むとともに、第三の
データラッチ回路１６にトリガ信号を入力すれば、第三
のパルス制御信号はハイレベルに制御されることにな
り、ＯＲ回路２６の出力レベルはハイレベルに固定され
る。

【００７３】以上のように、この実施の形態９では、実
施の形態８と同様の作用効果を奏すると共に、第二の出
力制御回路を第二のトグル回路２５で構成して演算処理
装置１の負担を軽減し、しかも、複数の波形を連続的に
出力することができる。

【００７４】実施の形態１０．図１７はこの発明の実施
の形態１０によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、２７は第二のパル
ス制御レジスタ２２に書き込まれた値に応じたパルス幅
のパルスを出力するとともに、当該パルスを出力する度
にオーバフロー信号を出力するパルス幅制御機能付きパ
ルス発生回路である。これ以外の構成は実施の形態７と
同様なので同一符号を付して説明を省略する。

【００７５】次に動作について説明する。初期状態とし
て、パルス発生回路２７は、所定のパルス幅のパルスが
出力された状態であるとともに、第二のパルス制御レジ
スタ２２には、パルスの発生周期に一致するパルス幅に
相当するデータが書き込まれているものとする。

【００７６】このような状態において、トリガ回路２か
ら演算処理装置１および第二のデータラッチ回路２３に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路２３は第二の制御信号をラ
ッチしてパルスの発生周期に一致するパルス幅のパルス
を出力する。またこれと同時に、演算処理装置１は最初
のトリガ信号に応じて割り込み処理を行い、第二のパル
ス制御レジスタ２２に新たなデータを書き込む。

【００７７】そして、この最初のトリガ信号に応じたデ
ータ書き込みにおいて演算処理装置１が第二のパルス制
御レジスタ２２に初期状態のパルス幅に相当するデータ
を書き込んだ場合には、２番目のトリガ信号がトリガ回
路２から出力された際に元の状態に戻る。

【００７８】また、この最初のトリガ信号に応じたデー
タ書き込みにおいて演算処理装置１が第二のパルス制御
レジスタ２２にパルス幅が「０」となるデータを書き込
んだ場合には、２番目のトリガ信号がトリガ回路２から
出力された際に、パルスを出力しない状態に変化する
（図１８参照）。

【００７９】以上のように、この実施の形態１０によれ
ば、パルス発生回路２７としてパルス幅を制御すること
ができるものを使用すると共に、第二のパルス制御レジ
スタ２２とパルス発生回路２７との間に、トリガ信号で
データをラッチする第二のデータラッチ回路２３を設け
たので、トリガ信号に応じて直ちに且つ安定したタイミ
ングにて出力パルスを切り替えることができ、リアルタ
イム動作を行うことができる。また、当該パルス幅を
「０」からパルス発生周期と一致するまで変化させるこ
とにより、複数の波形のパルスを連続的に出力すること
ができる。

【００８０】また、演算処理装置１は、１つ前のトリガ
信号に応じて第二のパルス制御レジスタ２２にデータを
書き込むようにすればよいので、トリガ信号に応じて直
ちに当該データの書き込みを行う必要はない。従って、
従来のように演算処理装置１を占有状態に制御したり、
当該トリガ信号の割り込みレベルを高くする必要もな
く、従来のものに比べて演算処理装置１の負担は軽減さ
れる。

【００８１】実施の形態１１．図１９はこの発明の実施
の形態１１によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、２２はパルス発生
回路２７から出力されるオーバフロー信号に応じて所定
のステップ毎に第二のパルス制御データをカウントアッ
プあるいはカウントダウンするカウント機能付き第二の
パルス制御レジスタであり、上記オーバフロー信号は第
二のデータラッチ回路２３にも入力されている。これ以
外の構成は実施の形態１０と同様なので同じ符号を付し
て説明を省略する。

【００８２】次に動作について説明する。初期状態とし
て、パルス発生回路２７は、パルスが出力されない状態
であるとともに、第二のパルス制御レジスタ２２には
「０」が書き込まれているものとする。

【００８３】このような状態において、トリガ回路２か
ら演算処理装置１および第二のデータラッチ回路２３に
対して最初のトリガ信号が入力される。これに応じて、
当該第二のデータラッチ回路２３は第二の制御信号に応
じた第二のパルス制御信号を出力し、パルス発生回路２
７は当該第二のパルス制御信号に応じたパルス幅のパル
スを出力する。

【００８４】また、当該パルス発生回路２７は当該パル
スを出力する度にオーバフロー信号を出力し、これに応
じて第二のパルス制御レジスタ２２の値はカウントアッ
プされる。これとともに、オーバフロー信号は第二のデ
ータラッチ回路２３にも入力されているので、当該新た
な第二の制御信号に応じた第二のパルス制御信号が出力
され、この動作を繰り返すことによりパルス発生回路２
７から出力されるパルスの幅が当該パルスの出力周期に
一致するようになる。

【００８５】また、あるパルス幅が出力されているとき
に、第二のデータラッチ回路２３にトリガ信号が入力さ
れると、第二のパルス制御レジスタ２２はカウントダウ
ンをさせると、トリガ信号ごとにパルス幅を可変でき
る。

【００８６】なお、説明では第二のパルス制御レジスタ
２２のスタートデータが「０」の場合について説明した
が、演算処理装置１に対してトリガ信号を入力し、当該
演算処理装置１により第二のパルス制御レジスタ２２に
所定のデータを書き込んでからスタートさせるようにす
ることもできる（図２０参照）。

【００８７】以上のように、この実施の形態１１では、
実施の形態１０と同様の作用効果を奏するとともに、パ
ルス発生回路２７のオーバフロー信号に応じてパルスの
波形を変化させるようにしたので、トリガ回路２や演算
処理装置１の負担が軽減される。また、パルス波形の切
り替え周期も演算処理装置１の書き込み動作を待つ必要
が無く、高速に切り替え動作を行うことができる。

【００８８】実施の形態１２．図２１はこの発明の実施
の形態１２によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、２９は演算処理装
置１の１度の割り込み処理において所定の第二のパルス
制御データが複数書き込まれるとともに、トリガ信号に
応じて第二の制御信号を順次各第二のパルス制御データ
に応じた値に変更する第二のパルス制御レジスタ（マル
チ）である。これ以外の構成は実施の形態１１と同様な
ので同一符号を付して説明を省略する。

【００８９】次に動作について説明する。まず、トリガ
信号に応じて演算処理装置１が第二のパルス制御レジス
タ２９に対して複数の第二のパルス制御データを書き込
む。その後、トリガ回路２は第二のデータラッチ回路２
３および第二のパルス制御レジスタ２９に対してトリガ
信号を出力する。そして、このトリガ信号に応じて第二
のデータラッチ回路２３の出力がハイレベルに変化した
場合には、パルス発生回路２７からパルスが出力される
ようになる。

【００９０】そして、このようにパルスが出力される
と、パルス発生回路２７がパルスを出力する度に当該パ
ルス発生回路２７から第二のパルス制御レジスタ２９お
よび第二のデータラッチ回路２３に対してオーバフロー
信号が出力されるので、当該出力パルスはパルス制御回
路のパルス発生周期ごとにパルスが切り替わる（図２２
参照）。

【００９１】以上のように、この実施の形態１２では、
実施の形態１１と同様の作用効果を奏すると共に、任意
のステップにてパルス幅を制御することができる。

【００９２】実施の形態１３．図２３はこの発明の実施
の形態１３によるパルス出力機能付マイクロコンピュー
タのブロック図である。図において、各構成は以上の実
施の形態で説明したものなので同一符号を付して説明を
省略する。

【００９３】次に動作について説明する。まず、トリガ
回路２が演算処理装置１にトリガ信号を出力し、当該演
算処理装置１が各パルス制御レジスタにデータを書き込
む。そして、第一のパルス制御レジスタ１２および第三
のパルス制御レジスタ１５に「１」を書き込んだとする
と、各データラッチ回路に対してトリガ信号を出力する
ことにより、第二のパルス制御信号に応じたパルス幅の
パルスがＡＮＤ回路１７から同相にて出力される。

【００９４】次に、パルス発生回路２７から出力された
オーバフロー信号に応じて第二のパルス制御信号はカウ
ントアップされ、これに伴ってＡＮＤ回路１７から出力
されるパルスの幅も増加し、最終的にはパルス繰り返し
周期に一致するパルス幅となる。そして、当該出力パル
スの幅が最大となる前に、トリガ信号を演算処理装置１
および第一のデータラッチ回路１３に入力することによ
っても、ＡＮＤ回路１７の出力をハイレベルに固定する
ことができる。

【００９５】最後に、パルス出力を停止した場合には、
第二のデータラッチ回路２３あるいは第三のデータラッ
チ回路１６に対してトリガ信号を出力するようにすれば
よい。ちなみに、第二のデータラッチ回路２３に対して
トリガ信号を出力した場合には、パルス幅がだんだんと
細くなって最終的にはパルスが出力されなくなるように
変化し、第三のデータラッチ回路１６に対してトリガ信
号を出力した場合には、パルス出力は直ぐに停止する。

【００９６】以上のように、この実施の形態１３では、
演算処理装置１はパルス出力の最初と最後にデータ書き
込みを行えばさまざまな波形のパルスを出力することが
できる。

【００９７】

【発明の効果】以上のように、この発明によれば、トリ
ガ回路によるトリガ信号に応じて演算処理装置により所
定の第一のパルス制御データが書き込まれるとともに、
当該トリガ信号に応じて第一のパルス制御データに基づ
いた第一のパルス制御信号を出力する第一の出力制御回
路を設け、しかも、当該第一のパルス制御信号を第一の
二入力論理回路に入力するようにしたので、当該第一の
二入力論理回路から出力される第一の論理演算信号はト
リガ信号に応じて直ちに且つ安定したタイミングにて切
り替わる。他方、演算処理装置では１つ前のトリガ信号
に応じて当該タイミングにて使用する第一のパルス制御
データを出力しておけばよく、トリガ信号が入力されて
から直ちに割り込み処理を行う必要がない。従って、従
来のものに比べて演算処理装置の負担を軽減しつつ、ト
リガ信号に応じて直ちに且つ安定して出力パルスを制御
することができ、リアルタイム動作を行うことができ
る。

【００９８】また、この発明によれば、トリガ回路によ
るトリガ信号に応じて演算処理装置により所定の第二の
パルス制御データが書き込まれるとともに、当該トリガ
信号に応じて第二のパルス制御データに基づいた第二の
パルス制御信号を出力する第二の出力制御回路を設け、
しかも、当該第二のパルス制御信号をパルス発生回路に
入力するようにしたので、当該パルス発生回路から出力
されるパルス列は上記トリガ信号に応じて直ちに且つ安
定したタイミングにて切り替わる。他方、演算処理装置
では１つ前のトリガ信号に応じて当該タイミングにて使
用する第二のパルス制御データを出力しておけばよく、
トリガ信号が入力されてから直ちに割り込み処理を行う
必要がない。従って、従来のものに比べて演算処理装置
の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安
定して出力パルスを制御することができ、リアルタイム
動作を行うことができる。

【００９９】そして、第一の出力制御回路および第二の
出力制御回路を共に具備するように構成すれば、各出力
制御回路に入力するパルス制御データを組み合わせて、
二種類以上のパルスを出力させることができる。

【０１００】また、以上の各構成を基本として、トリガ
回路からのトリガ信号に応じて演算処理装置により所定
の第三のパルス制御データが書き込まれるとともに、当
該第三のパルス制御データに応じた第三のパルス制御信
号を当該トリガ回路から出力されるトリガ信号に応じて
切り替えて出力する第三の出力制御回路と、第一の論理
演算信号および第三のパルス制御信号が入力されて、こ
れらの論理演算結果を第二の論理演算信号として出力す
る第二の二入力論理回路とを組み合わせるようにして
も、各出力制御回路に入力するパルス制御データを組み
合わせて、二種類以上のパルスを出力させることができ
る。特に、第一の二入力論理回路を、パルス列入力を反
転するインバータ回路と、当該インバータの出力と第一
のパルス制御信号とが入力されるＮＡＮＤ回路とで構成
するとともに、第二の二入力論理回路をＡＮＤ回路で構
成すれば、トリガ信号を入力した後の各パルス列の最初
の立ち上がりタイミングを一致させることができ、当該
パルス列を利用した制御において始動タイミングを安定
させることができ好適である。

【０１０１】以上のような構成では、複数の出力制御回
路を具備する構成などにおいては特に、演算処理装置が
トリガ信号に応じて書き込むパルス制御データ量が増加
してしまい、場合によっては、演算処理装置の負担とな
ってしまうことも考えられる。そのような場合には、例
えば、少なくとも１の出力制御回路には、パルス制御デ
ータを書き込むことができるレジスタを複数設けたり、
パルス制御データの書き込みそのものを無くすようにト
グルフリップフロップを使用したりして、演算処理装置
によるパルス制御データの書き込みがなされるかわり
に、トリガ信号に応じて一定のパターンで第二のパルス
制御信号を切り替えて出力するものとすればよい。これ
により、演算処理装置の負担が集中してしまうことはな
くなる。

【０１０２】ところで、この発明では、各出力制御回路
に対するパルス入力は演算処理装置に入力するトリガ信
号と必ずしも同一のものである必要はなく、パルス発生
回路は、第一の出力制御回路、第二の出力制御回路およ
び第三の出力制御回路のうちの少なくとも１つに対して
は、その他のものよりも少なくとも１回多くトリガ信号
を出力するようにしてもよい。このような場合には、当
該少なくとも１回多くトリガ信号が入力された出力制御
回路のパルス制御信号出力のみを変化させることがで
き、演算処理装置のみならずトリガ回路の負担を軽減し
つつ連続して出力されるパルス列を複数の波形のパルス
で構成することが可能となる。

【０１０３】また、このようにトリガ回路から出力され
るトリガ信号を使用するのではなく、例えば、パルス発
生回路からパルスを出力する度にオーバフロー信号を出
力させるとともに、所定の出力制御回路には、パルス制
御データを記憶することができる複数のレジスタを設け
るとともに、上記オーバフロー信号をトリガ信号として
入力するようにしてもよい。他にも、パルス発生回路か
らパルスを出力する度にオーバフロー信号を出力させる
とともに、所定の出力制御回路には、上記オーバフロー
信号をトリガとしてパルス制御データをカウントアップ
および／またはカウントダウンしてパルス制御信号を順
次切り替えるようにしてもよい。これらの場合には、ト
リガ信号に基づいて出力パルスを切り替える際に演算処
理装置のパルス制御データの書き込みが完了するまで待
つ必要が無いので、パルス波形の切り替え周期を演算処
理装置の割り込み処理速度に関係なくすることができ、
当該演算処理装置の割り込み処理速度よりも早い周期で
切り替えることができる。なお、前者の場合には、パル
ス幅を任意のステップで変化させてゆくことができる効
果も有し、後者の場合には、演算処理装置によるパルス
制御データを複数書き込む必要ないので、演算処理装置
の割り込み時間が増加してしまうことはなく、しかも、
パルス幅を順次変化させてゆくことができる効果も有す
る。なお、出力パルスの極性は説明した極性の反転でも
同様に考えられる。また、トリガ回路から出る複数のト
リガ信号は同時であっても同時に発生しなくても制御で
き、目的に合わせて発生させることはもちろんである。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるパルス出力機
能付マイクロコンピュータを示すブロック図である。

【図２】 図１の回路の動作を示す図である。

【図３】 この発明の実施の形態２によるパルス出力機
能付マイクロコンピュータを示すブロック図である。

【図４】 図３の回路の動作を示す図である。

【図５】 この発明の実施の形態３によるパルス出力機
能付マイクロコンピュータの動作例である。

【図６】 この発明の実施の形態４によるパルス出力機
能付マイクロコンピュータを示すブロック図である。

【図７】 図６の回路の動作を示す図である。

【図８】 この発明の実施の形態５によるパルス出力機
能付マイクロコンピュータを示すブロック図である。

【図９】 図８の回路の動作を示す図である。

【図１０】 この発明の実施の形態６によるパルス出力
機能付マイクロコンピュータを示すブロック図である。

【図１１】 図１０の回路の動作を示す図である。

【図１２】 この発明の実施の形態７によるパルス出力
機能付マイクロコンピュータを示すブロック図である。

【図１３】 図１２の回路の動作を示す図である。

【図１４】 この発明の実施の形態８によるパルス出力
機能付マイクロコンピュータを示すブロック図である。

【図１５】 図１４の回路の動作を示す図である。

【図１６】 この発明の実施の形態９によるパルス出力
機能付マイクロコンピュータを示すブロック図である。

【図１７】 この発明の実施の形態１０によるパルス出
力機能付マイクロコンピュータを示すブロック図であ
る。

【図１８】 図１７の回路の動作を示す図である。

【図１９】 この発明の実施の形態１１によるパルス出
力機能付マイクロコンピュータを示すブロック図であ
る。

【図２０】 図１９の回路の動作を示す図である。

【図２１】 この発明の実施の形態１２によるパルス出
力機能付マイクロコンピュータを示すブロック図であ
る。

【図２２】 図２１の回路の動作を示す図である。

【図２３】 この発明の実施の形態１３によるパルス出
力機能付マイクロコンピュータを示すブロック図であ
る。

【図２４】 従来のパルス出力機能付マイクロコンピュ
ータを示すブロック図である。

【符号の説明】

１ 演算処理装置、２ トリガ回路、９ 第一のインバ
ータ（第一の二入力論理回路）、１０ ＮＡＮＤ回路
（第一の二入力論理回路）、１２ 第一のパルス制御レ
ジスタ（第一の出力制御回路）、１３ 第一のデータラ
ッチ回路（第一の出力制御回路）、１４，２１，２７
パルス発生回路、１５ 第三のパルス制御レジスタ（第
三の出力制御回路）、１６ 第三のデータラッチ回路
（第三の出力制御回路）、１７ ＡＮＤ回路（第二の二
入力論理回路）、２２ 第二のパルス制御レジスタ（第
二の出力制御回路）、２３ 第二のデータラッチ回路
（第二の出力制御回路）、２６ ＯＲ回路（第二の二入
力論理回路）、２９ 第二のパルス制御レジスタ、３０
第二のインバータ（第二の二入力論理回路）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定の処理を実行しつつ、割り込み用ト
   リガ信号が入力されたら当該所定の処理を中断して当該
   割り込み信号に応じた割り込み処理を実行する演算処理
   装置と、 上記演算処理装置に対してトリガ信号を出力するトリガ
   回路と、 上記トリガ回路によるトリガ信号に応じて上記演算処理
   装置により所定の第一のパルス制御データが書き込まれ
   るとともに、当該第一のパルス制御データに応じた第一
   のパルス制御信号を出力する第一の出力制御回路と、 パルス列を出力するパルス発生回路と、 当該パルス列および上記第一のパルス制御信号が入力さ
   れて、これらの論理演算結果を第一の論理演算信号とし
   て出力する第一の二入力論理回路とを有し、当該第一の
   論理演算信号を出力パルスとして出力するパルス出力機
   能付マイクロコンピュータにおいて、 上記第一の出力制御回路は、上記トリガ回路から出力さ
   れるトリガ信号に応じて第一のパルス制御信号を切り替
   えることを特徴とするパルス出力機能付マイクロコンピ
   ュータ。
2. 【請求項２】 所定の処理を実行しつつ、割り込み用ト
   リガ信号が入力されたら当該所定の処理を中断して当該
   割り込み信号に応じた割り込み処理を実行する演算処理
   装置と、 上記演算処理装置に対してトリガ信号を出力するトリガ
   回路と、 上記トリガ回路によるトリガ信号に応じて上記演算処理
   装置により所定の第二のパルス制御データが書き込まれ
   るとともに、当該第二のパルス制御データに応じた第二
   のパルス制御信号を出力する第二の出力制御回路と、 上記第二のパルス制御信号に応じたパルス列を出力する
   パルス発生回路とを有し、当該パルス列を出力パルスと
   して出力するパルス出力機能付マイクロコンピュータに
   おいて、 上記第二の出力制御回路は、上記トリガ回路から出力さ
   れるトリガ信号に応じて第二のパルス制御信号を切り替
   えることを特徴とするパルス出力機能付マイクロコンピ
   ュータ。
3. 【請求項３】 トリガ回路からのトリガ信号に応じて演
   算処理装置により所定の第二のパルス制御データが書き
   込まれるとともに、当該第二のパルス制御データに応じ
   た第二のパルス制御信号を当該トリガ回路からのトリガ
   信号に応じて切り替えて出力する第二の出力制御回路を
   有するとともに、 パルス発生回路は、当該第二のパルス制御信号に応じた
   パルス列を出力することを特徴とする請求項１記載のパ
   ルス出力機能付マイクロコンピュータ。
4. 【請求項４】 トリガ回路からのトリガ信号に応じて演
   算処理装置により所定の第三のパルス制御データが書き
   込まれるとともに、当該第三のパルス制御データに応じ
   た第三のパルス制御信号を当該トリガ回路から出力され
   るトリガ信号に応じて切り替えて出力する第三の出力制
   御回路と、 第一の論理演算信号および上記第三のパルス制御信号が
   入力されて、これらの論理演算結果を第二の論理演算信
   号として出力する第二の二入力論理回路とを有し、当該
   第二の論理演算信号を出力パルスとして出力することを
   特徴とする請求項１から請求項３のうちのいずれか１項
   記載のパルス出力機能付マイクロコンピュータ。
5. 【請求項５】 第一の二入力論理回路は、パルス列入力
   を反転するインバータ回路と、当該インバータの出力と
   第一のパルス制御信号とが入力されるＮＡＮＤ回路とか
   らなるとともに、 第二の二入力論理回路は、ＡＮＤ回路からなることを特
   徴とする請求項４記載のパルス出力機能付マイクロコン
   ピュータ。
6. 【請求項６】 第一の出力制御回路、第二の出力制御回
   路および第三の出力制御回路のうちの少なくとも１つ
   は、演算処理装置によるパルス制御データの書き込みが
   なされるかわりに、トリガ信号に応じて一定のパターン
   で第二のパルス制御信号を切り替えて出力するものであ
   ることを特徴とする請求項１から請求項５のうちのいず
   れか１項記載のパルス出力機能付マイクロコンピュー
   タ。
7. 【請求項７】 パルス発生回路は、第一の出力制御回
   路、第二の出力制御回路および第三の出力制御回路のう
   ちの少なくとも１つに対しては、その他のものよりも少
   なくとも１回多くトリガ信号を出力することを特徴とす
   る請求項１から請求項６のうちのいずれか１項記載のパ
   ルス出力機能付マイクロコンピュータ。
8. 【請求項８】 パルス発生回路は、パルスを出力する度
   にオーバフロー信号を出力するものであり、 第一の出力制御回路、第二の出力制御回路および第三の
   出力制御回路のうちの少なくとも１つは、パルス制御デ
   ータを記憶することができる複数のレジスタを有すると
   ともに、上記オーバフロー信号をトリガとしてパルス制
   御信号を各パルス制御データに応じたものに順次切り替
   えることを特徴とする請求項１から請求項７のうちのい
   ずれか１項記載のパルス出力機能付マイクロコンピュー
   タ。
9. 【請求項９】 パルス発生回路は、パルスを出力する度
   にオーバフロー信号を出力するものであり、 第一の出力制御回路、第二の出力制御回路および第三の
   出力制御回路のうちの少なくとも１つは、上記オーバフ
   ロー信号をトリガとしてパルス制御データをカウントア
   ップおよび／またはカウントダウンしてパルス制御信号
   を順次切り替えることを特徴とする請求項１から請求項
   ７のうちのいずれか１項記載のパルス出力機能付マイク
   ロコンピュータ。