KR100200769B1 - 중앙 처리 장치의 출력제어회로 - Google Patents

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Abstract

마이크로 콘트롤라가 넓은 주파수 범위에서 안정적으로 동작할 수 있도록 하는 중앙 처리 장치의 출력 제어 회로가 개시되어 있다. 중앙 처리 장치의 출력 제어 회로는 외부 메모리에 대한 액세스가 필요한 경우에 액티브되는 메모리 요구 신호(YnMREQ), 액세스하고자 하는 어드레스가 연속적인지 비연속적인지를 나타내는 연속 어드레스 신호(YSEQ) 및 어드레스 신호를 포함하는 다수의 신호를 출력하는 중앙 처리 장치를 포함하는 마이크로 콘트롤라에 있어서, 상기 메모리 요구 신호(YnMREQ) 및 상기 연속 어드레스 신호(YSEQ)에 따라 비연속적인 어드레스를 가지고 외부 메모리가 액세스되는 경우에 각각 액티브되는 어드레스 선택 신호(alyaddr) 및 펄스 스트레칭 신호(nonseqs)를 발생하는 판별부; 상기 중앙 처리 장치로부터 출력되는 어드레스에 일정 수를 가산하는 어드레스 가산부; 상기 어드레스 선택 신호가 액티브인 경우에는 상기 중앙 처리 장치로부터 출력되는 어드레스(YA)를 선택하고, 그렇지 않은 경우에는 상기 어드레스 가산부의 출력을 선택하는 어드레스 선택부; 마스터 클럭을 입력하여 복수의 클럭들을 발생하는 것으로, 상기 펄스 스트레칭 신호(nonseqs)가 액티브인 경우에는 클럭들의 펄스가 스트레칭되는 클럭 발생부; 및 상기 클럭 발생부로부터 출력되는 클럭들에 동기하여 상기 중앙 처리 장치의 출력을 래치하여 출력하는 래치부를 구비한다.

Description

중앙 처리 장치의 출력 제어 회로
본 발명은 마이크로 콘트롤라에 관한 것으로, 특히 넓은 범위의 주파수에서 안정적으로 동작할 수 있는 마이크로 콘트롤라에 관한 것이다.
마이크로 콘트롤라에는 중앙 처리 장치(Central Processing Unit), 캐시, 메모리 등이 포함되며, 각 회로들은 버스에 의하여 연결되어 있다. 마이크로 콘트롤라에 포함되는 중앙 처리 장치에서 출력되는 신호들은 2가지로 분류할 수 있는데, 그 하나는 마스터 클럭(mclk)의 하강 엣지(falling edge)에 트리거(trigger)되어 마스터 클럭(mclk)이 로우 레벨인 기간에 출력되는 것들이고, 다른 하나는 마스터 클럭(mclk)의 상승 엣지(rising edge)에 트리거되어 마스터 클럭(mclk)이 하이 레벨인 기간에 출력되는 것들이다. 도 1은 마스터 클럭(mclk)이 저주파수인 경우에 중앙 처리 장치로부터 출력되는 어드레스 신호(YA), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 나타낸 것이고, 도 2는 마스터 클럭(mclk)이 고주파수인 경우에 중앙 처리 장치로부터 출력되는 어드레스 신호(YA), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 나타낸 것이다. 먼저 도 1을 참조하면, 메모리 요구 신호(YnMREQ)는 마스터 클럭(mclk)의 상승 엣지로부터 T1 기간 지연된 후 출력되며, 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)는 마스터 클럭(mclk)의 하강 엣지로부터 T2 기간 지연된 후 출력된다. 도 1은 특히 마스터 클럭(mclk)이 하이 레벨인 기간이 T1 기간 보다 긴 경우이며, 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)가 마스터 클럭(mclk)의 하강 엣지로부터 T2 기간 경과 후 출력되고 이어서 나타나는 마스터 클럭(mclk)의 상승 엣지로부터 T1 기간 경과 후 어드레스 신호(YA)가 출력되며 그에 이어지는 마스터 클럭(mclk)의 하강 엣지에서 어드레스 신호(YA)가 래치 된다. 그러나, 도 2에서와 같이 마스터 클럭(mclk)이 고주파수인 경우, 좀 더 구체적으로 말해서 마스터 클럭(mclk)이 하이 레벨인 기간이 T1기간보다 짧은 경우에는, 오동작을 일으키게 된다. 도 1 및 도 2에서 T1 기간 및 T2 기간은 일련의 게이트들에 의해서 발생되는 지연으로서 동작 주파수를 높이는 경우에도 거의 불변하는 기간이다. 따라서, 도 2에 도시한 바와 같이, 마스터 클럭(mclk)이 하이 레벨인 기간이 T1 기간보다 짧은 경우에는, 대응되는 어드레스 신호(YA)가 출력되기 전에 래치 동작이 수행된다. 구체적으로 살펴보면, 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)가 마스터 클럭(mclk)의 하강 엣지로부터 T2 기간 경과 후 중앙 처리 장치로부터 출력되고 이어지는 마스터 클럭(mclk)의 상승 엣지로부터 T2 기간 경과 후 어드레스 신호(YA)가 출력된다. 그러나, 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)가 출력된 후 나타나는 마스터 클럭(mclk)의 하강 엣지가 대응되는 어드레스 신호(YA)의 출력 시점보다 빨리 나타나기 때문에 래치되는 어드레스 신호(YA)는 그 이전에 출력되는 어드레스가 된다. 따라서, 마이크로 콘트롤라가 오동작을 일으키게 되는 문제점이 있다.
따라서, 본 발명의 목적은 넓은 주파수 범위에서 안정적으로 동작할 수 있는 마이크로 콘트롤라를 제공하는 것이다.
도 1은 마스터 클럭(mclk)이 저주파수인 경우에 중앙 처리 장치로부터 출력되는 어드레스 신호(YA), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 나타낸 것이다.
도 2는 마스터 클럭(mclk)이 고주파수인 경우에 중앙 처리 장치로부터 출력되는 어드레스 신호(YA), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 나타낸 것이다.
도 3은 본 발명에 따른 중앙 처리 장치의 출력 제어 회로를 나타낸 블럭도이다.
도 4는 도 3에 도시된 2위상부(200)의 구체적인 회로의 일 실시예를 도시한 것이다.
도 5는 도 4에서 발생되는 신호들의 타이밍도이다.
도 6은 도 3에 도시된 래치부(300)의 구체적인 회로의 일 실시예를 나타낸 것이다.
도 7은 도 3에 도시되어 있는 판별부(400)의 구체적인 회로의 일 실시예를 도시한 것이다.
도 8은 도 3에 도시된 출력 버퍼부(800)의 구체적인 회로의 일 실시예를 나타낸 것이다.
도 9는 도 3에 도시된 버스 상태 인식부(700)의 구체적인 회로의 일 실시예를 나타낸 것이다.
* 도면의 주요 부분에 대한 부호의 설명
200 : 2 위상부 300 : 래치부
400 : 판별부 500 : 어드레스 가산부
600 : 어드레스 선택부 700 : 버스 상태 인식부
800 : 출력 버퍼부
상기 목적을 달성하기 위하여 본 발명에 따른 중앙 처리 장치의 출력 제어 회로는 외부 메모리에 대한 액세스가 필요한 경우에 액티브 되는 메모리 요구 신호(YnMREQ), 액세스하고자 하는 어드레스가 연속적인지 비연속적인지를 나타내는 연속 어드레스 신호(YSEQ) 및 어드레스 신호를 포함하는 다수의 신호를 출력하는 중앙 처리 장치를 포함하는 마이크로 콘트롤라에 있어서, 상기 메모리 요구 신호(YnMREQ) 및 상기 연속 어드레스 신호(YSEQ)에 따라 비연속적인 어드레스를 가지고 외부 메모리가 액세스되는 경우에 각각 액티브 되는 어드레스 선택 신호(alyaddr) 및 펄스 스트레칭 신호(nonseqs)를 발생하는 판별부; 상기 중앙 처리 장치로부터 출력되는 어드레스에 일정 수를 가산하는 어드레스 가산부; 상기 어드레스 선택 신호가 액티브인 경우에는 상기 중앙 처리 장치로부터 출력되는 어드레스(YA)를 선택하고, 그렇지 않은 경우에는 상기 어드레스 가산부의 출력을 선택하는 어드레스 선택부; 마스터 클럭을 입력하여 복수의 클럭들을 발생하는 것으로, 상기 펄스 스트레칭 신호(nonseqs)가 액티브인 경우에는 클럭들의 펄스가 스트레칭 되는 클럭 발생부; 및 상기 클럭 발생부로부터 출력되는 클럭들에 동기하여 상기 중앙 처리 장치의 출력을 래치하여 출력하는 래치부를 구비하는 것을 특징으로 한다. 상기 클럭 발생부는 액티브되는 기간이 상호 중복되지 않는 제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)을 발생하는 2 위상부로 구성된다. 실시예에 따르면, 상기 펄스 스트레칭 신호(nonseqs)는 중앙 처리 장치가 비연속적으로 외부 메모리를 액세스하는 경우에 하이 레벨로 액티브되는 신호이고, 상기 2 위상부는 상기 펄스 스트레칭 신호(nonseqs)를 반전하는 제1 인버터(211); 상기 마스터 클럭(mclk)과 상기 제1 인버터의 출력을 입력하는 제1 NAND 게이트(212); 상기 제1 NAND 게이트(212)의 출력을 반전하는 제2 인버터(213); 상호 크로스-결합되어 있으며 각각 상기 제2 인버터(213)의 출력 및 상기 제1 NAND 게이트(212)의 출력을 입력하는 제2 NAND 게이트(217) 및 제3 NAND 게이트(218); 및 각각 상기 제2 NAND 게이트(217)의 출력 및 상기 제3 NAND 게이트(218)의 출력을 반전하는 제3 인버터(220) 및 제4 인버터(221)를 구비한다.
상기 중앙 처리 장치에 결합되는 버스의 사용에 관한 제어를 수행하는 버스 제어기로부터 인가되는 버스 사용 인정 신호(LnACK) 및 데이타 준비 완료 신호(LDRDY)를 입력하여 기다림 신호(YnWAIT)를 출력하는 버스 상태 인식부가 또한 제공되며, 상기 기다림 신호(YnWAIT)가 디스에이블 신호로서 상기 어드레스 선택부로 인가된다. 상기 버스 상태 인식부는 논리곱 게이트로 구성될 수 있다. 상기 기다림 신호(YnWAIT)가 액티브인 경우에 디스에이블되며 상기 래치부의 출력을 버퍼링하여 출력하는 출력 버퍼부가 또한 제공된다. 상기 출력 버퍼부는 복수의 스위칭 버퍼들로 구성된다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 3은 본 발명에 따른 중앙 처리 장치의 출력 제어 회로를 나타낸 블럭도로서, 2 위상부(200), 래치부(300), 판별부(400), 어드레스 가산부(500) 및 어드레스 선택부(600), 버스 상태 인식부(700) 및 출력 버퍼부(800)를 구비한다.
도 3을 참조하면, 판별부(400)는 중앙 처리 장치로부터 출력되는 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 입력하여 어드레스 선택 신호(alyaddr) 및 펄스 스트레칭 신호(nonseqs)를 발생한다.
어드레스 선택 신호(alyaddr)는 중앙 처리 장치가 외부 메모리에 대한 액세스가 필요하고 액세스하고자 하는 메모리들이 연속적인 어드레스를 가지는 경우에 하이 레벨로 액티브된다.
펄스 스트레칭 신호(nonseqs)는 메모리 요구 신호(YnMREQ)가 로우 레벨로 액티브이고 연속 어드레스 신호(YSEQ)가 로우 레벨인 경우에 클럭의 한 사이클 동안 하이 레벨로 액티브된다.
어드레스 가산부(500)는 중앙 처리 장치로부터 출력되는 어드레스에 일정 수를 가산하여 출력한다.
어드레스 선택부(600)는 어드레스 선택 신호(alyaddr)에 따라 중앙 처리 장치로부터 출력되는 어드레스(YA)와 어드레스 가산부(500)의 출력 중 어느 하나를 선택하여 출력한다. 어드레스 선택 신호(alyaddr)가 로우 레벨이면(즉 연속적인 어드레스를 가지고 외부 메모리를 액세스하는 경우), 어드레스 선택부(600)는 어드레스 가산부(500)의 출력을 선택하고, 어드레스 선택 신호(alyaddr)가 하이 레벨이면, 어드레스 선택 신호(alyaddr)는 중앙 처리 장치로부터 출력되는 어드레스(YA)를 선택한다. 즉, 어드레스 선택부(600)의 출력(LA)은 연속적으로 외부 메모리에 대한 액세스가 이루어지는 경우에는 어드레스 가산부(500)의 출력과 동일하고 그렇지 않은 경우에는 중앙 처리 장치로부터 출력되는 어드레스(YA)와 동일하다. 어드레스 선택부(600)의 동작은 버스 상태 인식부(700)의 출력인 기다림 신호(YnWAIT)가 로우 레벨로 액티브되면 디스에이블된다.
2 위상부(200)는 마스터 클럭을 입력하여 상호 액티브되는 기간이 중첩되지 아니하는 제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)을 포함하는 다수의 클럭들을 발생한다. 2 위상부(200)에서 발생되는 클럭들 중 중앙 처리 장치의 출력 동작에 관련된 클럭들은 펄스 스트레칭 신호(nonseqs)가 하이 레벨인 경우에 한 사이클 동안 위상 변화를 일으키지 않는다.(즉, 펄스 스트레칭이 수행된다.) 펄스 스트레칭 신호(nonseqs)가 로우 레벨인 경우에 2 위상부(200)로부터 출력되는 클럭들의 주기는 마스터 클럭(mclk)의 주기와 실질적으로 동일하다.
버스 상태 인식부(700)는 버스 사용 인정 신호(LnACK) 및 데이타 준비 완료 신호(LDRDY)를 입력하여 기다림 신호(YnWAIT)를 발생한다. 버스 사용 인정 신호(LnACK)는 중앙 처리 장치에 결합되어 있는 버스에 대한 사용을 제어하는 버스 제어기에서 출력되는 신호로서, 중앙 처리 장치가 버스 사용을 요구하고 그에 대하여 중앙 처리 장치가 버스 사용에 대한 마스터로 지정된 경우에 로우 레벨로 액티브되는 신호이다. 데이타 준비 완료 신호(LDRDY)는 버스 제어기로부터 출력되는 것으로서 데이타가 준비됐음을 나타내는 것으로서, 하이 레벨 액티브 신호이다. 기다림 신호(YnWAIT)는 버스 사용 인정 신호(LnACK)가 로우 레벨이고 데이타 준비 완료 신호(LDRDY)가 로우 레벨인 경우에 로우 레벨로 액티브된다. 즉, 기다림 신호(YnWAIT)는 버스 사용은 인정되지만 데이타가 준비되지 않은 경우에 액티브된다. 이와 같은 기다림 신호(YnWAIT)는 디스에이블 신호로서 어드레스 선택부(600) 및 출력 버퍼부(800)로 인가된다.
래치부(300)는 중앙 처리 장치에서 출력되는 신호들(YnMREQ, YSEQ, YnRW, YnBW, YnOPC, : )을 2 위상부(200)로부터 출력되는 클럭들에 동기하여 래치한다. 출력 버퍼부(800)는 래치부(300)의 출력에 대하여 버퍼링 동작을 수행하는 것으로, 기다림 신호(YnWAIT)가 로우 레벨이면 그 동작이 디스에이블된다. 이와 같은 래치부(300)의 입력 신호들은 예시에 불과하며 중앙 처리 장치에 따라 래치부(300)의 입력 신호들이 달라진다. YnRW는 읽기/쓰기 구분 신호를 나타내고, YnBW는 바이트/워드 구분 신호를 나타내며, YnOPC는 명령 신호를 나타내는 것이다.
도 4는 도 3에 도시된 2위상부(200)의 구체적인 회로의 일 실시예를 도시한 것이다. NAND 게이트(204)로는 인버터(201)에 의하여 반전된 마스터 클럭(mclk)이 인가되고, NAND 게이트(205)로는 마스터 클럭(mclk)이 인가된다. NAND 게이트(204) 및 NAND 게이트(205)의 출력들은 각각 버퍼(203) 및 버퍼(202)를 경유하여 상대방의 입력으로 피드 백되어 인가된다. NAND 게이트(204) 및 NAND 게이트(205)의 출력들은 각각 인버터(206) 및 인버터(207)에 의하여 반전되어 제1 위상 클럭(ph1) 및 제2 위상 클럭(ph2)으로서 출력된다. 따라서, 제1 위상 클럭(ph1)은 마스터 클럭(mclk)이 로우 레벨이고 제2 위상 클럭(ph2)이 로우 레벨인 기간에 하이 레벨이 되고, 제2 위상 클럭(ph2)은 마스터 클럭(mclk)이 하이 레벨이고 제1 위상 클럭(ph1)이 로우 레벨인 기간에 하이 레벨이 되며, 제1 위상 클럭(ph1)이 하이 레벨인 기간과 제2 위상 클럭들(ph1, ph2)이 하이 레벨인 기간은 상호 오버랩되지 아니한다.
제1 시스템 클럭(ICLK) 및 제2 시스템 클럭(SCLK)은 인버터(211), AND 게이트(216) 및 버퍼(219)에 의하여 발생된다. 인버터(211)는 펄스 스트레칭 신호(nonseqs)를 반전하여 이를 AND 게이트(216)로 인가한다. 따라서, AND 게이트(216)의 출력인 제2 시스템 클럭(SCLK)은 펄스 스트레칭 신호(nonseqs)가 하이 레벨인 경우에는 하이 레벨로 마스크되어 마스터 클럭(mclk)의 위상 변화에 추종하지 않게 된다. 제1 시스템 클럭(ICLK)은 제2 시스템 클럭(SCLK)이 버퍼(219)에 버퍼링되어 출력된다.
제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)은 인버터들(211, 213, 220, 221), NAND 게이트들(212, 217, 218) 및 버퍼들(214, 215)에 의하여 발생된다. 인버터(211)는 펄스 스트레칭 신호(nonseqs)를 반전한다. NAND 게이트(212)는 마스터 클럭(mclk) 및 인버터(211)의 출력을 입력한다. 따라서, NAND 게이트(212)의 출력은 펄스 스트레칭 신호(nonseqs)가 하이 레벨이면 하이 레벨로 마스크되어 마스터 클럭(mclk)의 위상 변화를 추종하지 않는다. 인버터(213)는 NAND 게이트(212)의 출력을 반전한다. 버퍼들(214, 215) 및 NAND 게이트들(217, 218)은 플립플롭을 구성한다. NAND 게이트(217)는 인버터(213)의 출력을 입력하고 또한 NAND 게이트(218)의 출력이 버퍼(214)를 통하여 입력한다. NAND 게이트(218)는 NAND 게이트(212)의 출력을 입력하고 또한 NAND 게이트(217)의 출력을 버퍼(215)를 통하여 입력한다. NAND 게이트(217) 및 NAND 게이트(218)의 출력들은 각각 인버터(220) 및 인버터(221)에 의하여 반전되어 제2 시스템 위상 클럭(SPH2) 및 제1 시스템 위상 클럭(SPH1)으로서 출력된다. 따라서, 제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)은 액티브되는 기간이 상호 오버랩되지 않으며, 펄스 스트레칭 신호(nonseqs)가 하이 레벨로 액티브되는 경우 펄스 스트레칭이 수행된다.
도 5는 도 4에서 발생되는 신호들의 타이밍도로서, 제1 위상 클럭(ph1) 및 제2 위상 클럭(ph2)은 펄스 스트레칭 신호(nonseqs)와 무관하게 발생되는데 반하여, 제1 시스템 위상 클럭(SPH1), 제2 시스템 위상 클럭(SPH2), 제1 시스템 클럭(ICLK) 및 제2 시스템 클럭(SCLK)은 펄스 스트레칭 신호(nonseqs)에 따라 그 파형이 달라지게 된다. 즉, 판별부(400)에서 발생되는 펄스 스트레칭 신호(nonseqs)가 액티브인 기간에 제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)은 마스터 클럭의 한 사이클 동안 레벨 천이가 일어나지 않게 된다. 즉, 메모리 요구 신호(YnMREQ)가 로우 레벨이고 연속 어드레스 신호(YSEQ)가 로우 레벨인 경우(즉 비연속적으로 외부 메모리에 대한 액세스가 수행되는 경우), 시스템 클럭의 펄스를 확장시킨 것이다. 따라서, 중앙 처리 장치가 상관성이 없는 어드레스를 출력하는 경우에는 출력 동작이 보다 낮은 주파수에서 이루어지도록 하는 효과가 있다.
도 6은 도 3에 도시된 래치부(300)의 구체적인 회로의 일 실시예로서, 다수의 래치들(310, 320, 330, 340, 350)로 구성되어 있다. 래치들(310, 320)은 제2 시스템 위상 클럭(SPH2)에 동기하여 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)를 래치하고, 래치들(330, 340, 350)은 제1 시스템 위상 클럭(SPH1)에 동기하여 YnBW 신호, YnRW 신호 및 YnOPC 신호를 래치한다.
도 7은 도 3에 도시되어 있는 판별부(400)의 구체적인 회로의 일 실시예를 도시한 것으로, 다수의 플립플롭들(full adder: 401, 402, 403, 404) 및 다수의 논리 게이트들로 구성되어 있다. 플립플롭들(401, 402, 403)은 리세트 신호(Nreset)에 의하여 리세트된다. NOR 게이트(407)는 이전 상태의 펄스 스트레칭 신호(nonseqs), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)중 어느 하나가 하이 레벨인 경우에 로우 레벨인 신호를 출력한다. 플립플롭(404)은 NOR 게이트(407)의 출력을 제2 위상 클럭(ph2)의 하강 엣지에서 래치하여 출력한다. 그리하여, 펄스 스트레칭 신호(nonseqs)는 제2 위상 클럭(ph2)에 동기하여 이전 펄스 스트레칭 신호(nonseqs), 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)중 어느 하나가 하이 레벨인 경우에 로우 레벨이 된다. 즉, 펄스 스트레칭 신호(nonseqs)는 메모리 요구 신호(YnMREQ) 및 연속 어드레스 신호(YSEQ)가 모두 로우 레벨인 경우(외부 메모리를 비연속적으로 액세스하는 경우)에 한 사이클 동안만 하이 레벨로 액티브된다.
플립플롭(401)은 연속 어드레스 신호(YSEQ)를 제2 위상 클럭(ph2)의 상승 엣지에서 래치하여 출력한다. NOR 게이트(405)는 플립플롭(401)의 출력과 메모리 요구 신호(YnMREQ)중 어느 하나가 하이 레벨인 경우에 로우 레벨이 되는 신호를 출력한다. 플립플롭(402)은 메모리 요구 신호(YnMREQ)를 제2 위상 클럭(ph2)의 상승 엣지에서 래치하여 출력한다. NAND 게이트(406)는 연속 어드레스 신호(YSEQ), 플립플롭(402)의 출력 및 NOR 게이트(405)의 출력이 모두 로우 레벨인 경우에 하이 레벨이 되는 신호를 출력한다. 플립플롭(403)은 NAND 게이트(406)의 출력을 제2 위상 클럭(ph2)의 상승 엣지에서 래치하여 출력한다. 인버터(409)는 래치된 메모리 요구 신호(nMREQ)를 반전한다. 래치된 메모리 요구 신호(nMREQ) 및 래치된 연속 어드레스 신호(SEQ)는 래치부(300)로부터 출력되는 것이다. 따라서, 비연속적으로 외부 메모리에 대한 액세스가 요구되는 경우에, 래치된 메모리 요구 신호(nMREQ) 및 래치된 연속 어드레스 신호(SEQ)는 각각 펄스 스트레칭된다. AND 게이트(408)는 플립플롭(403)의 출력, 인버터(409)의 출력 및 래치된 연속 어드레스 신호(SEQ)가 모두 하이 레벨인 경우에 하이 레벨이 되는 어드레스 선택 신호(alyaddr)를 출력한다. 그리하여, 어드레스 선택 신호(alyaddr)는 연속적인 어드레스를 가지고 외부 메모리를 액세스하는 경우에 로우 레벨이 된다.
도 8은 도 3에 도시된 출력 버퍼부(800)의 구체적인 회로의 일 실시예를 나타낸 것으로, 복수의 스위칭 버퍼들(810, 820, : , 830)로 구성되어 있다. 스위칭 버퍼들(810, 820, : , 830)은 각각 기다림 신호(YnWAIT)가 하이 레벨인 경우에는 래치부(300)의 출력들중 해당되는 출력을 버퍼링하여 출력하고, 기다림 신호(YnWAIT)가 로우 레벨인 경우에는 그 동작이 디스에이블된다.
도 9는 도 3에 도시된 버스 상태 인식부(700)의 구체적인 회로의 일 실시예를 나타낸 것으로, 논리곱 게이트(710)로 구성되어 있다. 논리곱 게이트(710)는 버스 사용 인정 신호(LnACK) 및 데이타 준비 완료 신호(LDRDY)중 어느 하나가 로우 레벨인 경우에 로우 레벨인 기다림 신호(YnWAIT)를 출력한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
이상에서 설명한 바와 같이 본 발명에 따른 중앙 처리 장치의 출력 제어 회로는 마이크로 콘트롤라가 고주파수에서도 오동작을 유발하지 아니하도록 하는 이점이 있다. 따라서, ARM CPU와 같이 중앙 처리 장치를 코어(core)로 하여 설계되는 마이크로 콘트롤라의성능을향상시키게된다.

Claims (7)

  1. 외부 메모리에 대한 액세스가 필요한 경우에 액티브되는 메모리 요구 신호(YnMREQ), 액세스하고자 하는 어드레스가 연속적인지 비연속적인지를 나타내는 연속 어드레스 신호(YSEQ) 및 어드레스 신호를 포함하는 다수의 신호를 출력하는 중앙 처리 장치를 포함하는 마이크로 콘트롤라에 있어서,
    상기 메모리 요구 신호(YnMREQ) 및 상기 연속 어드레스 신호(YSEQ)에 따라 비연속적인 어드레스를 가지고 외부 메모리가 액세스되는 경우에 각각 액티브되는 어드레스 선택 신호(alyaddr) 및 펄스 스트레칭 신호(nonseqs)를 발생하는 판별부;
    상기 중앙 처리 장치로부터 출력되는 어드레스에 일정 수를 가산하는 어드레스 가산부;
    상기 어드레스 선택 신호가 액티브인 경우에는 상기 중앙 처리 장치로부터 출력되는 어드레스(YA)를 선택하고, 그렇지 않은 경우에는 상기 어드레스 가산부의 출력을 선택하는 어드레스 선택부;
    마스터 클럭을 입력하여 복수의 클럭들을 발생하는 것으로, 상기 펄스 스트레칭 신호(nonseqs)가 액티브인 경우에는 클럭들의 펄스가 스트레칭되는 클럭 발생부; 및
    상기 클럭 발생부로부터 출력되는 클럭들에 동기하여 상기 중앙 처리 장치의 출력을 래치하여 출력하는 래치부를 구비하는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  2. 제1항에 있어서,
    상기 클럭 발생부는 액티브되는 기간이 상호 중복되지 않는 제1 시스템 위상 클럭(SPH1) 및 제2 시스템 위상 클럭(SPH2)을 발생하는 2 위상부를 포함하는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  3. 제2항에 있어서, 상기 펄스 스트레칭 신호(nonseqs)는 중앙 처리 장치가 비연속적으로 외부 메모리를 액세스하는 경우에 하이 레벨로 액티브되는 신호이고,
    상기 2 위상부는
    상기 펄스 스트레칭 신호(nonseqs)를 반전하는 제1 인버터(211);
    상기 마스터 클럭(mclk)과 상기 제1 인버터의 출력을 입력하는 제1 NAND 게이트(212);
    상기 제1 NAND 게이트(212)의 출력을 반전하는 제2 인버터(213);
    상호 크로스-결합되어 있으며 각각 상기 제2 인버터(213)의 출력 및 상기 제1 NAND 게이트(212)의 출력을 입력하는 제2 NAND 게이트(217) 및 제3 NAND 게이트(218); 및
    각각 상기 제2 NAND 게이트(217)의 출력 및 상기 제3 NAND 게이트(218)의 출력을 반전하는 제3 인버터(220) 및 제4 인버터(221)를 구비하는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  4. 제1항에 있어서, 상기 중앙 처리 장치에 결합되는 버스의 사용에 관한 제어를 수행하는 버스 제어기로부터 인가되는 버스 사용 인정 신호(LnACK) 및 데이타 준비 완료 신호(LDRDY)를 입력하여 기다림 신호(YnWAIT)를 출력하는 버스 상태 인식부를 더 구비하며,
    상기 기다림 신호(YnWAIT)가 디스에이블 신호로서 상기 어드레스 선택부로 인가되는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  5. 제4항에 있어서, 상기 버스 상태 인식부는 논리곱 게이트로 구성되는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  6. 제4항에 있어서, 상기 기다림 신호(YnWAIT)가 액티브인 경우에 디스에이블되며 상기 래치부의 출력을 버퍼링하여 출력하는 출력 버퍼부를 더 구비하는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
  7. 제6항에 있어서, 상기 출력 버퍼부는 복수의 스위칭 버퍼들을 구비하는 것을 특징으로 하는 중앙 처리 장치의 출력 제어 회로.
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