JPH09167485A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JPH09167485A
JPH09167485A JP7330394A JP33039495A JPH09167485A JP H09167485 A JPH09167485 A JP H09167485A JP 7330394 A JP7330394 A JP 7330394A JP 33039495 A JP33039495 A JP 33039495A JP H09167485 A JPH09167485 A JP H09167485A
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circuit
clock
data
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Seiji Sawada
誠二 澤田
Yasuhiro Konishi
康弘 小西
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 同期型半導体記憶装置のデータ出力制御部の
占有面積を低減しかつデータ出力の活性／非活性タイミ
ングを異なるコマンドに対しても同じとする。 【解決手段】 入力コマンドに応答して活性状態とされ
るリードイネーブル信号ＯＥＭＦが、ＺＣＡＳレイテン
シを実現するために、出力制御回路（３０）に含まれる
（Ｎ−２）クロックシフト回路（３０ａ）へ与えられ
る。この（Ｎ−２）クロックシフト回路の出力信号と、
外部からのマスク指示信号に応答して活性状態とされる
内部マスク指示信号（ＱＭ）とは、論理処理されて１ク
ロックシフト回路（３０ｅ）へ与えられる。この１クロ
ックシフト回路（３０ｅ）の出力信号ＯＥＭＱＭに従っ
て出力バッファ回路（６）の活性／非活性を制御するデ
ータ出力イネーブル信号ＯＥＭが活性／非活性状態とさ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同期型半導体記
憶装置に関し、特に、クロック信号に同期してデータを
出力する出力バッファ回路の活性／非活性を制御するデ
ータ出力制御部の構成に関する。
【０００２】
【従来の技術】同期型半導体記憶装置（以下、ＳＤＲＡ
Ｍと称す）は、外部から与えられるたとえばシステムク
ロックに同期して外部制御信号およびアドレス信号なら
びにデータを取込み、またこのクロック信号に同期して
データを出力する。ＳＤＲＡＭの内部動作態様は、通
常、このクロック信号の立上がりエッジにおける外部制
御信号の状態により決定される。このクロック信号の立
上がり時における外部制御信号の状態の組合せは、通常
「コマンド」と呼ばれる。クロック信号に同期してＳＤ
ＲＡＭは、外部制御信号を取込んでコマンドの種類を判
別するため、外部制御信号のスキューなどに対するタイ
ミングマージンを考慮する必要がなく、内部動作の開始
タイミングを早くすることができる。また、クロック信
号に同期してデータの入出力が行なわれるため、ＳＤＲ
ＡＭの動作速度をクロック信号により決定することがで
き、高速動作するＳＤＲＡＭを実現することができる。
【０００３】しかしながら、通常データ読出動作時にお
いてはリードコマンドが与えられてから、内部でメモリ
セルを選択して、有効データを出力するまで内部動作が
必要とされる。リードコマンドが与えられてから有効デ
ータが出力されるまでに必要とされるクロック信号のサ
イクル数はＺＣＡＳレイテンシと呼ばれる。このＺＣＡ
Ｓレイテンシは、外部からの信号により、１、２、３、
４などの適当な値に設定することができる。
【０００４】また同期型半導体記憶装置においては、１
回のアクセス（列選択動作）により複数のメモリセルが
同時に選択され、これらの同時に選択されたメモリセル
が順次クロック信号に同期してアクセスされる。この場
合、外部の処理装置であるＣＰＵ（中央演算処理装置）
が必要としないデータが含まれる場合もある。このよう
な場合、外部から与えられるマスク指示信号ＤＱＭをＨ
レベルの活性状態とすることにより出力データがマスク
される。通常、このマスク指示信号ＤＱＭがＨレベルの
活性状態とされてからＤＱＭレイテンシと呼ばれるクロ
ックサイクル数が経過したサイクルのデータがマスクさ
れて出力されない。通常、ＤＱＭレイテンシは２に設定
される。
【０００５】図５は、従来のＳＤＲＡＭの全体の構成を
概略的に示す図である。図５において、ＳＤＲＡＭは、
行および列のマトリックス状に配列される複数のメモリ
セルを有するメモリアレイ１と、クロック信号ＣＬＫに
同期して外部から与えられるアドレス信号ビットＡ０〜
Ａｎを取込み内部アドレス信号を生成するアドレスバッ
ファ２と、データ読出時に活性化され、このメモリアレ
イ１においてアドレス信号により指定されたメモリセル
データの読出を行なう読出回路４と、読出回路４から読
出されたデータをデータ入出力端子ＤＱへ順次出力する
出力バッファ回路６を含む。図５においては、メモリア
レイ１における行および列を選択する回路部分は図面を
簡略化するために示していない。
【０００６】ＳＤＲＡＭは、さらに、外部から与えられ
る制御信号、すなわち、外部ロウアドレスストローブ信
号ｅｘｔＺＲＡＳ、外部コラムアドレスストローブ信号
ｅｘｔＺＣＡＳおよび外部ライトイネーブル信号ｅｘｔ
ＺＷＥを取込み、内部制御信号を生成する制御バッファ
回路８と、この制御バッファ回路８から与えられる内部
制御信号の状態を判定し、指定された動作モードを活性
化するトリガ信号を出力するコマンドデコーダ１０と、
このコマンドデコーダ１０から与えられる内部動作トリ
ガ信号（行または列選択動作の活性化信号）に従って、
メモリアレイ１において対応の指定された内部動作を行
なうための制御信号を出力してメモリアレイ１へ与える
アレイ制御回路１２と、コマンドデコーダ１０から与え
られるリード動作トリガ信号Ｒの活性化に応答してデー
タリードイネーブル信号ＯＥＭＦおよびＯＥＭＦＤを生
成するリードイネーブル回路１４と、外部から与えられ
るデータマスク指示信号ｅｘｔＤＱＭをクロック信号Ｃ
ＬＫに同期して取込み内部マスク指示信号ＱＭを生成す
るＤＱＭバッファ１６と、ＤＱＭバッファ１６から与え
られる内部マスク指示信号ＱＭを所定期間遅延させてマ
スクイネーブル信号ＺＱＭＤを生成するマスクイネーブ
ル回路１８と、リードイネーブル回路１４からのデータ
リードイネーブル信号ＯＥＭＦＤおよびマスクイネーブ
ル回路１８からのマスクイネーブル信号ＺＱＭＤに従っ
て出力バッファ回路６のデータ出力動作をイネーブル
（活性化）する出力イネーブル信号ＯＥＭを出力する出
力制御回路２０を含む。
【０００７】リードイネーブル回路１４は、リード動作
トリガ信号Ｒの活性化に応答して所定期間（バースト長
で示されるクロックサイクル期間）活性状態とされるデ
ータリードイネーブル信号ＯＥＭＦを出力する。またこ
のリードイネーブル回路１４は、このデータリードイネ
ーブル信号ＯＥＭＦを、所定期間（ＺＣＡＳレイテンシ
よりも１クロックサイクル期間短い期間）遅延すること
により、リードイネーブル信号ＯＥＭＦＤを出力する。
マスクイネーブル回路１８は、マスク指示信号ＱＭを１
クロックサイクル期間遅延してマスクイネーブル信号Ｚ
ＱＭＤを生成する。
【０００８】出力制御回路２０は、このデータリードイ
ネーブル信号ＯＥＭＦＤが活性状態にありかつマスクイ
ネーブル信号ＺＱＭＤが非活性状態のときに出力イネー
ブル信号ＯＥＭを活性状態とする。マスクイネーブル信
号ＺＱＭＤが活性状態とされて出力データのマスクを指
示するときには、出力制御回路２０は、この出力イネー
ブル信号ＯＥＭを非活性状態とする。次に、この図５に
示すＳＤＲＡＭのデータ読出動作を図６に示すタイミン
グチャート図を参照して説明する。ここで、図６におい
ては、バースト長（１回のリードコマンドにより連続し
て読出されるデータの数）が８であり、ＺＣＡＳレイテ
ンシが３であり、ＤＱＭレイテンシが２である場合のデ
ータ読出動作が示される。
【０００９】時刻Ｔ０以前のある時刻においてメモリセ
ル選択動作開始を指示するアクティブコマンドが与えら
れ、メモリアレイ１においては既にメモリセルが選択状
態とされている。
【００１０】時刻Ｔ０において、データ読出を指示する
リードコマンドが与えられ（外部制御信号ｅｘｔＺＲＡ
Ｓ、ｅｘｔＺＣＡＳ、およびｅｘｔＺＷＥが、クロック
信号ＣＬＫの立上がり時点において所定の状態に設定さ
れる）、この制御バッファ回路８から与えられる内部制
御信号に従って、コマンドデコーダ１０が、リード動作
トリガ信号Ｒを所定期間Ｈレベルの活性状態とする。こ
のリード動作トリガ信号Ｒに応答して、リードイネーブ
ル回路１４がデータリードイネーブル信号ＯＥＭＦを活
性状態とする。このデータリードイネーブル信号ＯＥＭ
Ｆは、リードコマンドが与えられたクロックサイクルか
ら８クロックサイクル（バースト長）の間活性状態とさ
れる。また、このリードイネーブル回路１４は、データ
リードイネーブル信号ＯＥＭＦを、２クロックサイクル
遅延させて、リードイネーブル信号ＯＥＭＦＤを活性状
態とする。したがって、データリードイネーブル信号Ｏ
ＥＦＭＤは、時刻Ｔ０に与えられたリードコマンドにし
たがって、２クロックサイクル経過後（時刻Ｔ２で始ま
るサイクル）から８クロックサイクルの間活性状態とさ
れる。このデータリードイネーブル信号ＯＥＭＦの活性
化に応答して読出回路４が活性化され、メモリアレイ１
において選択されたメモリセルのデータの読出を行な
う。ここで、リードコマンドは、列選択動作をも指定し
ており、メモリアレイ１において先にアクティブコマン
ドに従って選択されていたメモリセルからさらにメモリ
セルを選択する。
【００１１】時刻Ｔ２から始まるクロックサイクルにお
いて、データリードイネーブル信号ＯＥＭＦＤが活性状
態とされる。このときまだマスクイネーブル信号ＺＱＭ
ＤはＨレベルの非活性状態にあり、出力制御回路２０
は、データ出力イネーブル信号ＯＥＭを活性状態とす
る。これにより、出力バッファ回路６がイネーブル状態
とされ、読出回路４からクロック信号に同期して与えら
れたデータを出力する。
【００１２】時刻Ｔ３のクロック信号ＣＬＫの立上がり
において、外部マスク指示信号ｅｘｔＤＱＭがＨレベル
の活性状態とされる。この活性状態とされたマスク指示
信号ｅｘｔＤＱＭに応答して、ＤＱＭバッファ１６か
ら、所定期間Ｈレベルとされるマスクイネーブル信号Ｑ
Ｍが出力される。このマスク指示信号ＱＭは、マスクイ
ネーブル回路１８により２クロックサイクル期間遅延さ
れる。したがって、時刻Ｔ４においては、依然マスクイ
ネーブル信号ＺＱＭＤは、非活性状態のＨレベルであ
り、このサイクルにおいても、出力イネーブル信号ＯＥ
Ｍは活性状態にあり、出力バッファ回路６は、データを
出力する。
【００１３】時刻Ｔ５において、マスクイネーブル回路
１８からのマスクイネーブル信号ＺＱＭＤがＬレベルの
活性状態とされ、応じて出力制御回路２０は、出力イネ
ーブル信号ＯＥＭを非活性状態とする。これにより、出
力バッファ回路６は非活性状態とされ、データ出力動作
が停止される。したがって、この時刻Ｔ５で始まるサイ
クルにおいては、データは出力されない。
【００１４】外部マスク指示信号ｅｘｔＤＱＭは、１ク
ロックサイクル期間のみ活性状態とされているため、時
刻Ｔ６から始まるクロックサイクルにおいては、マスク
イネーブル信号ＺＱＭＤが再び非活性状態とされ、応じ
てデータ出力イネーブル信号ＯＥＭが活性状態とされ
る。これにより、出力バッファ回路６が、読出回路４か
ら与えられたデータをデータ出力端子ＤＱへ出力する。
【００１５】時刻Ｔ８で始まるクロックサイクルにおい
て、リードイネーブル信号ＯＥＭＦが、非活性状態のＬ
レベルとされ（後に説明するバースト長カウンタから出
力されるリセット信号ＲＥＳＥＴによりこのデータリー
ドイネーブル信号ＯＥＭＦがリセットされる）、これに
より読出回路４が非活性状態とされる。この読出回路４
から出力バッファ回路６に対するデータ伝達において
は、遅延が存在する。データリードイネーブル信号ＯＥ
ＭＦＤは活性状態にあるため、出力制御回路２０からの
出力イネーブル信号ＯＥＭは活性状態を維持し、出力バ
ッファ回路６は、読出回路４から順次クロック信号ＣＬ
Ｋに同期して与えられていたデータを出力する。時刻Ｔ
１０から始まるクロックサイクルにおいて、このリード
イネーブル信号ＯＥＭＦＤが非活性状態とされ、応じて
出力イネーブル信号ＯＥＭが非活性状態とされ、出力バ
ッファ回路６が非活性状態となり、出力ハイインピーダ
ンス状態とされる。
【００１６】上述のように、クロック信号ＣＬＫに同期
してデータを順次出力することができ、高速でデータを
読出すことができる。
【００１７】また、マスク指示信号ｅｘｔＤＱＭを利用
することにより、不必要なデータの出力を禁止すること
ができる。
【００１８】このリードコマンドが与えられる時刻Ｔ０
から有効データが最初にデータ入出力端子ＤＱに現れる
時刻Ｔ３までの間のクロックサイクル数をＺＣＡＳレイ
テンシと呼び、また外部マスク指示信号ｅｘｔＤＱＭが
活性状態とされる時刻Ｔ３から出力データのマスクが行
なわれる時刻Ｔ５までの期間をＤＱＭレイテンシと呼
ぶ。
【００１９】
【発明が解決しようとする課題】図７は、図６に示すリ
ードイネーブル回路１４、マスクイネーブル回路１８お
よび出力制御回路２０の構成を概略的に示す図である。
図７において、リードイネーブル回路１４は、リード動
作トリガ信号Ｒに応答して所定期間活性状態とされるリ
ードイネーブル信号ＯＥＭＦを発生するＯＥＭＦ発生回
路１４ａと、ＯＥＭＦ発生回路１４ａから与えられるリ
ードイネーブル信号ＯＥＭＦを（Ｎ−１）クロックサイ
クル遅延する（Ｎ−１）クロックシフト回路１４ｂを含
む。ここで、Ｎは、ＺＣＡＳレイテンシを示す。
【００２０】マスクイネーブル回路１８は、マスク指示
信号ＱＭを受けるインバータ１８ａと、インバータ１８
ａの出力信号を１クロックサイクル遅延する１クロック
シフト回路１８ｂを含む。
【００２１】出力制御回路２０は、（Ｎ−１）クロック
シフト回路１４ｂからの遅延リードドイネーブル信号Ｏ
ＥＭＦＤと１クロックシフト回路１８ｂからのマスクイ
ネーブル信号ＺＱＭＤを受けて出力イネーブル信号ＯＥ
Ｍを出力する２入力ＡＮＤ回路２０ａを含む。
【００２２】（Ｎ−１）クロックシフト回路１４ｂおよ
び１クロックシフト回路１８ｂは、その入力部に与えら
れた信号をクロック信号ＣＬＫに同期してシフトするこ
とにより、必要とされる遅延を入力信号に対して与え
る。
【００２３】図７に示すように、リードイネーブル回路
１４およびマスクイネーブル回路１８は、シフト回路１
４ｂおよび１８ｂをそれぞれ別々に備えている。したが
って、データ出力動作を制御する部分のレイアウト面積
が増大するという問題が生じる。
【００２４】図８は、データ出力イネーブル信号ＯＥＭ
とクロック信号ＣＬＫとのタイミング関係を示す図であ
る。出力イネーブル信号ＯＥＭがリードイネーブル信号
ＯＥＭＦＤの活性化に応答して立上がる場合には、この
リードイネーブル回路１４に含まれる（Ｎ−１）クロッ
クシフト回路１４ｂのクロック信号ＣＬＫに対する応答
関係により決定され、出力イネーブル信号ＯＥＭは、ク
ロック信号ＣＬＫから立上がってから時間ｔａ０経過後
にＨレベルの活性状態とされる。また、出力イネーブル
信号ＯＥＭがリードイネーブル信号ＯＥＭＦＤの非活性
化に応答して非活性状態とされる場合には、同様、リー
ドイネーブル回路１４の（Ｎ−１）クロックシフト回路
１４ｂの動作特性に従って、クロック信号ＣＬＫが立上
がってから、時間ｔｂ０経過後に出力イネーブル信号Ｏ
ＥＭがＬレベルの非活性状態とされる。
【００２５】一方、マスク指示信号ＱＭに従って出力イ
ネーブル信号ＯＥＭを変化させる場合には、マスクイネ
ーブル信号１８を介して出力イネーブル信号ＯＥＭの活
性／非活性が行なわれる。すなわち、マスクイネーブル
信号ＺＱＭＤがＬレベルとされると、出力イネーブル信
号ＯＥＭは、非活性状態のＬレベルとされ、またこのマ
スクイネーブル信号ＺＱＭＤがＨレベルの非活性状態と
されると、出力イネーブル信号ＯＥＭがＨレベルの活性
状態に復帰する。このマスクをかける場合、１クロック
シフト回路１８ｂの動作特性に従って、出力イネーブル
信号ＯＥＭが非活性状態とされるのは、クロック信号Ｃ
ＬＫが立上がってから、時間ｔｂ１経過後である。ま
た、マスク時において、出力イネーブル信号ＯＥＭがＨ
レベルの活性状態とされるのは、クロック信号ＣＬＫが
Ｈレベルに立上がってから時間ｔａ１経過後である。
【００２６】図８においては、このマスクイネーブル信
号ＺＱＭＤに対する出力イネーブル信号ＯＥＭの応答は
リードイネーブル信号ＯＥＭＦＤに対する出力イネーブ
ル信号ＯＥＭの応答よりも遅いように示される。これ
は、単に例示的なものである。このように、クロックシ
フト回路１４ｂおよび１８ｂのクロック信号に対する応
答特性が異なる場合、クロック信号ＣＬＫの変化時点に
対する出力イネーブル信号ＯＥＭの活性／非活性状態と
されるタイミングが異なり、このような出力イネーブル
信号ＯＥＭの確定タイミングの変化を考慮してデータ出
力を行なう必要があり、高速データ出力を行なうことが
できなくなるという問題が生じる。また、このクロック
シフト回路１４ｂおよび１８ｂが、同一のクロック信号
ＣＬＫに対する応答特性を備えている場合においても、
この出力制御回路２０とリードイネーブル回路１４との
間の距離と出力制御回路２０とマスクイネーブル回路１
８の間の距離が異なる場合、配線長の長さが異なり応じ
て信号ＯＥＭＦＤおよびＺＱＭＤの伝搬遅延が異なり、
同様、出力イネーブル信号ＯＥＭの変化タイミングが異
なる。
【００２７】したがって、出力バッファ回路のイネーブ
ル（活性）／ディスエーブル（非活性）の、クロック信
号ＣＬＫに対するタイミングが異なるため、有効データ
が部分的にマスクされたり、またマスクすべきデータが
部分的にマスクされなかったりする場合が生じ、正確な
データの出力を行なうことができなくなる可能性が生じ
るという問題がある。
【００２８】それゆえ、この発明の目的は、マスクイネ
ーブル信号およびリードイネーブル信号の活性化時にお
いて、クロック信号に関し同じタイミングで出力イネー
ブル信号の活性／非活性を行なうことのできる同期型半
導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、データ出力端子に結合され、活性化時
データをこのデータ出力端子に出力する出力バッファ回
路と、外部から与えられるデータ読出指示信号に応答し
て、データ読出を指示するデータリードイネーブル信号
を発生するデータリードイネーブル信号発生手段と、外
部から与えられる読出データマスク指示信号の活性化に
応答して、この出力バッファ回路を非活性化するための
出力マスク指示信号を出力するマスク信号発生手段と、
データリードイネーブル信号と出力マスク指示信号とを
受け、これらデータリードイネーブル信号および出力マ
スク指示信号がともにデータ出力を指示するときには、
クロック信号に同期して出力バッファ回路を活性状態と
する出力制御手段を備える。
【００３０】請求項２に係る同期型半導体記憶装置は、
請求項１の出力制御手段が、データリードイネーブル信
号を、クロック信号の予め定められた第１のサイクル期
間遅延する第１の遅延手段と、この第１の遅延手段の出
力信号と出力マスク指示信号とを受け、出力マスク指示
信号の活性化時第１の遅延手段の出力信号を非活性状態
とするゲート手段と、このゲート手段の出力信号を、ク
ロック信号の予め定められた第２のクロックサイクル期
間遅延する第２の遅延手段と、この第２の遅延手段の出
力信号の活性化に応答して、出力バッファ回路を活性状
態とする手段とを備える。
【００３１】請求項３に係る同期型半導体記憶装置は、
請求項１または２のデータリードイネーブル信号発生手
段が、データ読出指示信号の活性化に応答してバースト
長として定められたクロック信号のサイクル期間このデ
ータリードイネーブル信号を活性状態とする手段を備え
る。
【００３２】請求項４に係る同期型半導体記憶装置は、
請求項２の装置において、第１の遅延手段がデータ読出
指示信号が活性状態とされてから有効データがデータ出
力端子に現れるまでに必要とされるクロック信号のサイ
クル数よりも、２クロックサイクル期間少ないクロック
サイクル期間データリードイネーブル信号を遅延する遅
延回路を含み、また第２の遅延手段が、ゲート手段から
与えられた信号を、クロック信号の１クロックサイクル
期間遅延する手段を含む。
【００３３】マスク指示信号およびデータリードイネー
ブル信号とに対しクロック信号に応答して動作する出力
制御回路部分を共通に設け、この共通の出力制御回路部
分より出力バッファ回路のイネーブル／ディスエーブル
を制御することによりマスクイネーブル信号に従う出力
イネーブル信号のイネーブル／ディスエーブルのクロッ
ク信号に対するタイミングおよびデータリードイネーブ
ル信号に従う出力イネーブル信号のイネーブル／ディス
エーブルのクロック信号に対するタイミングを同じとす
ることができ、出力バッファ回路のイネーブル／ディス
エーブルタイミングに対するマージンを考慮する必要が
なく、高速かつ安定にデータを出力することができ、か
つマスク時においても確実に必要とされるデータに対し
マスクをかけることができる。
【００３４】
【発明の実施の形態】図１は、この発明の実施の形態に
従うＳＤＲＡＭのデータ出力動作制御部分の構成を示す
図である。図１において、ＳＤＲＡＭは、外部から与え
られる制御信号ｅｘｔＺＲＡＳ、ｅｘｔＣＡＳおよびｅ
ｘｔＺＷＥをクロック信号ＣＬＫに同期して取込み内部
制御信号を発生する制御バッファ回路８と、制御バッフ
ァ回路８から与えられる内部制御信号をデコードして、
該デコード結果を示す信号を出力するコマンドデコーダ
１０を含む。図１においては、コマンドデコーダ１０に
おいて、データ読出動作を指示するリードコマンドをデ
コードするリードコマンドデコーダ１０ａのみを示す。
このリードコマンドデコーダ１０ａは、制御バッファ回
路８からクロック信号ＣＬＫに同期して与えられる内部
制御信号が所定の状態の組合せとされているとき、デー
タリード動作トリガ信号Ｒを所定時間活性状態とする。
リードコマンドは、クロック信号ＣＬＫの立上がり時点
において、外部制御信号ｅｘｔＺＲＡＳ、ｅｘｔＺＷＥ
がＨレベルに設定され、外部制御信号ｅｘｔＣＡＳがＬ
レベルに設定されることにより与えられる。
【００３５】ＳＤＲＡＭは、さらに、外部から与えられ
るマスク指示信号ｅｘｔＤＱＭをクロック信号ＣＬＫに
同期して取込み、内部データマスク指示信号ＱＭを発生
するＤＱＭバッファ回路１６を含む。このＤＱＭバッフ
ァ回路１６は、クロック信号ＣＬＫと外部マスク指示信
号ｅｘｔＤＱＭを受けるＮＡＮＤ回路１６ａと、ＮＡＮ
Ｄ回路１６ａの出力信号の立下がりに応答してワンショ
ットのパルス信号を発生して、内部マスク指示信号ＱＭ
を活性状態とするパルス発生器１６ｂを含む。制御バッ
ファ回路８において、ＤＱＭバッファ回路１６の構成と
同様の構成が、各外部制御信号に対応して設けられる。
【００３６】ＳＤＲＡＭは、さらに、リードコマンドデ
コーダ１０ａのリード動作トリガ信号Ｒに応答して所定
期間活性状態とされるリードイネーブル信号ＯＥＭＦを
発生するリードイネーブル信号発生回路２４と、ＤＱＭ
バッファ回路１６からの内部マスク指示信号ＱＭとリー
ドイネーブル信号ＯＥＭＦとを受けてデータ出力イネー
ブル信号ＯＥＭを発生して出力バッファ回路６へ与える
出力制御回路３０を含む。出力バッファ回路６は、活性
化時、リードイネーブル信号ＯＥＭＦに応答して活性化
されかつクロック信号ＣＬＫに同期して内部から読出さ
れたデータＩＤを順次出力する読出回路４から与えられ
るデータをデータ出力端子ＤＱへ出力する。
【００３７】リードイネーブル信号発生回路２４は、リ
ード動作トリガ信号Ｒに応答して起動されてバースト長
のクロックサイクル期間をカウントするバースト長カウ
ンタ２４ａと、リード動作トリガ信号Ｒの活性化に応答
してセットされてリードイネーブル信号ＯＥＭＦを活性
状態としかつバースト長カウンタ２４ａからのカウント
アップ信号に応答してリセットされてリードイネーブル
信号ＯＥＭＦを非活性状態とするフリップフロップ２４
ｂと、選択信号ＳＥＬに応答して電源電位Ｖｄｄおよび
リードイネーブル信号ＯＥＭＦの一方を選択するセレク
ト回路２４ｃを含む。バースト長カウンタ２４ａは、た
とえばシフト回路で構成され、リード動作トリガ信号Ｒ
をバースト長で与えられるクロックサイクル期間シフト
することにより、カウントアップ信号を出力する。この
バースト長カウンタ２４ａがカウントするバースト長
は、図示しないレジスタへ格納されたバースト長データ
により指定される。
【００３８】フリップフロップ２４ｂは、リード動作ト
リガ信号Ｒを受けるインバータ２５ｂと、バースト長カ
ウンタ２４ａからのカウントアップ信号を受けるインバ
ータ２５ａと、インバータ２５ａの出力信号を一方入力
に受けるＮＡＮＤ回路２６ｂと、インバータ２５ａの出
力信号を一方入力に受けるＮＡＮＤ回路２６ａを含む。
ＮＡＮＤ回路２６ｂから、リードイネーブル信号ＯＥＭ
Ｆが出力される。ＮＡＮＤ回路２６ａの出力信号はＮＡ
ＮＤ回路２６ｂの他方入力へ与えられる。同様、ＮＡＮ
Ｄ回路２６ｂの出力するリードイネーブル信号ＯＥＭＦ
が、ＮＡＮＤ回路２６ａの他方入力へ与えられる。
【００３９】セレクト回路２４ｃへ与えられるセレクト
信号ＳＥＬのレベルは、図示しないレジスタに格納され
たＺＣＡＳレイテンシデータに従って設定される。セレ
クト回路２４ｃは、このセレクト信号ＳＥＬがＺＣＡＳ
レイテンシが１である事を示すときにはリードイネーブ
ル信号ＯＥＭＦを選択し、それ以外のときには電源電位
Ｖｄｄを選択する。この電源電位Ｖｄｄが、常時活性状
態とされる信号として用いられる。
【００４０】出力制御回路３０は、リードイネーブル信
号ＯＥＭＦを（Ｎ−２）クロックサイクル期間遅延する
（Ｎ−２）クロックシフト回路３０ａと、セレクト信号
ＳＥＬに従って、（Ｎ−２）クロックシフト回路３０ａ
からの出力信号と電源電位Ｖｄｄの一方を選択するセレ
クト回路３０ｂと、セレクト回路３０ｂの出力信号を反
転するインバータ３０ｃと、インバータ３０ｃの出力信
号と内部マスク指示信号ＱＭとを受けるＮＯＲ回路３０
ｄと、ＮＯＲ回路３０ｄの出力信号を１クロックサイク
ル期間遅延する１クロックシフト回路３０ｅと、１クロ
ックシフト回路３０ｅの出力信号ＯＥＭＱＭとセレクト
回路２４ｃの出力信号との論理積をとるＡＮＤ回路３０
ｆを含む。ＡＮＤ回路３０ｆからデータ出力イネーブル
信号ＯＥＭが出力される。
【００４１】（Ｎ−２）クロックシフト回路３０ａは、
リードイネーブル信号ＯＥＭＦを、（Ｎ−２）クロック
サイクル期間、すなわちＺＣＡＳレイテンシよりも２ク
ロックサイクル短い期間遅延して出力する。セレクト回
路３０ｂは、ＺＣＡＳレイテンシが１の場合には、電源
電位Ｖｄｄを選択し、それ以外のときには、（Ｎ−２）
クロックシフト回路３０ａからの遅延されたリードイネ
ーブル信号を選択する。次に、この図１に示すデータ出
力制御部の動作を図２および図３に示すタイミングチャ
ート図を参照して説明する。
【００４２】まず、図２を参照して、ＺＣＡＳレイテン
シが３の場合の動作について説明する。このＺＣＡＳレ
イテンシが３の場合、セレクト回路２４ｃは、電源電位
Ｖｄｄを選択する。したがって、リードイネーブル信号
発生回路２４からは、常時Ｈレベルの信号がＡＮＤ回路
３０ｆへ与えられる。また、セレクト回路３０ｂは、
（Ｎ−２）クロックシフト回路３０ａの出力信号、すな
わち、遅延されたリードイネーブル信号ＯＥＭＦを選択
する状態に設定される。したがって、ＡＮＤ回路３０ｆ
からのデータ出力イネーブル信号ＯＥＭの状態は、この
１クロックシフト回路３０ｅの出力信号、すなわち遅延
リードイネーブル信号および内部マスク指示信号ＱＭに
従って決定される。
【００４３】まず、時刻Ｔ１以前のたとえば時刻Ｔ０に
おいて図示しないアクティブコマンドが与えられ、この
ＳＤＲＡＭが活性状態とされ、内部でメモリセルの選択
動作が行なわれる。
【００４４】時刻Ｔ１において、リードコマンドが与え
られ、リードコマンドデコーダ１０ａからのリード動作
トリガ信号Ｒが所定期間Ｈレベルの活性状態とされる。
このリード動作トリガ信号Ｒの活性化に従って、フリッ
プフロップ２４ｂがセットされ、リードイネーブル信号
ＯＥＭＦが活性状態とされる。また、バースト長カウン
タ２４ａが、このリード動作トリガ信号の活性化に応答
して起動されて、カウント動作を開始する。
【００４５】（Ｎ−２）クロックシフト回路３０ａが、
与えられたリードイネーブル信号ＯＥＭＦを１クロック
サイクル遅延させており（シフト動作によりこの遅延は
実現される）、時刻Ｔ２において、回路３０ａの出力ノ
ードＡの電位が、Ｈレベルに立上がる。ここで、ＺＣＡ
Ｓレイテンシは３であり、（Ｎ−２）クロックシフト回
路３０ａは、１クロックサイクルのシフト動作を行なっ
て、１クロックサイクル期間の遅延を与えている。セレ
クト回路３０ｂは、この（Ｎ−２）クロックシフト回路
３０ａの出力信号を選択している。このとき、また、外
部マスク指示信号ｅｘｔＤＱＭは、Ｌレベルであり、内
部マスク指示信号ＱＭは、Ｌレベルである。したがっ
て、このノードＡの電位の立上がりに応答して、ＮＯＲ
回路３０ｄの出力ノードＢの電位がＨレベルに立上が
る。
【００４６】１クロックシフト回路３０ｅが、ＮＯＲ回
路３０ｄの出力信号を１クロックサイクル遅延して出力
するため、時刻Ｔ３から始まるクロックサイクルにおい
て、この出力信号ＯＥＭＱＭがＨレベルとされる。この
信号ＯＥＭＱＭのＨレベルの立上がりに応答して、ＡＮ
Ｄ回路３０ｆから出力されるデータ出力イネーブル信号
ＯＥＭがＨレベルの活性状態とされる。これにより、出
力バッファ回路６が活性化されて読出回路４から与えら
れるデータを出力する。
【００４７】時刻Ｔ４から始まるクロックサイクルにお
いて、外部マスク指示信号ｅｘｔＤＱＭがＨレベルに設
定される。クロック信号ＣＬＫの立上がりに同期して、
ＮＡＮＤ回路１６ａの出力信号がＬレベルに立下がり、
パルス発生器１６ｂから出力される内部マスク指示信号
ＱＭが所定期間Ｈレベルの活性状態とされる。この内部
マスク指示信号ＱＭの活性化に応答して、ＮＯＲ回路３
０ｄの出力ノードＢの電位がＬレベルに立下がり、この
ノードＢの電位レベルが、１クロックシフト回路３０ｅ
に取込まれる。
【００４８】時刻Ｔ５から始まるクロックサイクルにお
いては、１クロックシフト回路３０ｅは、取込んだＬレ
ベルの信号のシフト動作を行なってその出力信号ＯＥＭ
ＱＭをＬレベルに設定する。この信号ＯＥＭＱＭは、ク
ロック信号に同期してシフト動作を行なうシフト回路３
０ｅにより、１クロックサイクル期間Ｌレベルとされ
る。この信号ＯＥＭＱＭのＬレベルの立下がりに応答し
て、ＡＮＤ回路３０ｆから出力されるデータ出力イネー
ブル信号ＯＥＭがＬレベルの非活性状態とされ、出力バ
ッファ回路６が、ディスエーブル状態（出力ハイインピ
ーダンス状態）とされる。したがって、時刻Ｔ５におい
て出力されたデータＤＱ（１）に続く時刻Ｔ６において
出力されるべきデータは出力されない。
【００４９】外部マスク指示信号ｅｘｔＤＱＭは、時刻
Ｔ４においてＨレベルとされているだけであり、時刻Ｔ
５から始まるクロックサイクルにおいては、ＮＯＲ回路
３０ｄの出力ノードＢの電位はＨレベルに復帰してい
る。したがって、時刻Ｔ６から始まるクロックサイクル
において、この１クロックシフト回路３０ｅの出力信号
がＨレベルに復帰し、応じてＡＮＤ回路３０ｆから出力
されるデータ出力イネーブル信号ＯＥＭはＨレベルの活
性状態とされる。したがって、時刻Ｔ７から始まるクロ
ックサイクルにおいて、出力バッファ回路６が、再びイ
ネーブル状態とされ、読出回路４から与えられるデータ
を順次出力する。時刻Ｔ７、Ｔ８およびＴ９において、
それぞれデータＤＱ（３）、ＤＱ（４）、およびＤＱ
（５）が出力される。
【００５０】バースト長が８に設定されているため、こ
の時刻Ｔ９から始まるクロックサイクルにおいて、バー
スト長カウンタ２４ａからのカウントアップ信号ＲＥＳ
ＥＴがＨレベルとされ、フリップフロップ２４ｂがリセ
ットされ、リードイネーブル信号ＯＥＭＦがＬレベルの
非活性状態とされて読出回路４が非活性化される。１ク
ロックサイクル遅れて、時刻Ｔ１０から始まるクロック
サイクルにおいて、（Ｎ−２）クロックシフト回路３０
ａの出力ノードＡの電位が、Ｌレベルに立下がる。この
ノードＡの電位の立下がりに応答して、ＮＯＲ回路３０
ｄの出力ノードＢの電位がＬレベルに低下する。
【００５１】このノードＢの電位の低下は、１クロック
シフト回路３０ｅにより、１クロックサイクル遅延され
て伝達され、時刻Ｔ１１から始まるクロックサイクルに
おいて、信号ＯＥＭＱＭがＬレベルの非活性状態とされ
る。これに応答して、ＡＮＤ回路３０ｆから出力される
データ出力イネーブル信号ＯＥＭがＬレベルの非活性状
態とされ、出力バッファ回路６が、ディスエーブル状態
（出力インピーダンス状態）に設定される。これによ
り、一連のデータ出力動作が終了する。
【００５２】この（Ｎ−２）クロックシフト回路３０ａ
および１クロックシフト回路３０ｅが与えるクロックシ
フト数（遅延）は、（Ｎ−１）クロックサイクルであ
り、従来の構成における信号ＯＥＭＦＤを出力するクロ
ックシフト回路と等価となる。また、１クロックシフト
回路３０ｅは、マスク指示信号ＱＭを１クロックサイク
ル遅延しており、これは従来のＤＱＭレイテンシを実現
するために用いられるクロックシフト回路と等価であ
る。
【００５３】信号ＯＥＭＦおよびＱＭいずれにより、デ
ータ出力イネーブル信号ＯＥＭのイネーブル／ディスエ
ーブルを制御する場合においても、同じクロック信号に
同期して動作する１クロックシフト回路３０ｅにより、
データ出力イネーブル信号ＯＥＭのイネーブル／ディス
エーブルが決定されているため、このデータ出力イネー
ブル信号ＯＥＭのイネーブル／ディスエーブル状態とさ
れるクロック信号ＣＬＫに関するタイミングを同じとす
ることができ、マスク時およびデータ出力時におけるデ
ータ出力イネーブル信号ＯＥＭのタイミングのずれを考
慮する必要がなく、高速かつ正確にデータ出力を行なう
ことができる。
【００５４】図３は、ＺＣＡＳレイテンシが１の場合の
データ読出動作を示すタイミングチャート図である。Ｚ
ＣＡＳレイテンシが１の場合には、セレクト回路２４ｃ
は、リードイネーブル信号ＯＥＭＦを選択する状態に設
定され、またセレクト回路３０ｂは、電源電位Ｖｄｄを
選択する状態に設定される。この状態においては、セレ
クト回路３０ｂの出力信号は常時Ｈレベルであり、ＮＯ
Ｒ回路３０ｂは、常時イネーブル状態とされてインバー
タとして作用する。バースト長はこの場合８である。
【００５５】時刻Ｔ１より以前に、アクティブコマンド
が与えられており、内部でメモリセルが選択されてい
る。
【００５６】時刻Ｔ２において、リードコマンドが与え
られると、リードコマンドデコーダ１０ａが、制御バッ
ファ回路８からの内部制御信号に従って、リード動作ト
リガ信号Ｒを所定期間Ｈレベルの活性状態とする。この
リード動作トリガ信号Ｒの活性化に応答して、フリップ
フロップ２４ｂがセットされ、リードイネーブル信号Ｏ
ＥＭＦがＨレベルの活性状態とされる。このリードイネ
ーブル信号ＯＥＭＦは、セレクト回路２４ｃにより選択
されてＡＮＤ回路３０ｆへ与えられる。バースト長カウ
ンタ２４ａが、また、リード動作トリガ信号Ｒの活性化
に応答して起動されてカウント動作を行なう。
【００５７】このときまだ外部マスク指示信号ｅｘｔＤ
ＱＭはＬレベルであり、内部マスク指示信号ＱＭはＬレ
ベルである。ＮＯＲ回路３０ｄは、インバータとして作
用しており、１クロックシフト回路３０ｅの出力する信
号ＯＥＭＱＭは、Ｈレベルであるため（ノードＢの電位
はＨレベルである）、ＡＮＤ回路３０ｆから出力される
データ出力イネーブル信号ＯＥＭは、このリードイネー
ブル信号ＯＥＭＦの立上がりに応答してＨレベルの活性
状態とされ、出力バッファ回路６が活性状態とされる。
リードイネーブル信号ＯＥＭＦに応答して活性状態とさ
れた読出回路４から与えられるデータが、出力バッファ
回路６を介してデータ出力端子ＤＱに伝達される。した
がって、リードコマンドが与えられた時刻Ｔ１から１ク
ロックサイクル経過後の時刻Ｔ２において、データＤＱ
（０）が出力される。
【００５８】時刻Ｔ２およびＴ３において、続いてデー
タＤＱ（０）およびＤＱ（１）がクロック信号ＣＬＫに
同期して出力される。時刻Ｔ４において、外部マスク指
示信号ｅｘｔＤＱＭがＨレベルとされ、応じてＤＱＭバ
ッファ回路１６からの内部マスク指示信号ＱＭが、Ｈレ
ベルの活性状態とされる。これに応答して、ＮＯＲ回路
３０ｄの出力ノードＢの電位がＬレベルとされる。この
ノードＢの電位の立下がりが、１クロックシフト回路３
０ｅにより、１クロックサイクル期間遅延される。した
がって、時刻Ｔ４およびＴ５において、データＤＱ
（２）およびＤＱ（３）が出力された後、この時刻Ｔ５
から始まるクロックサイクルにおいて、１クロックシフ
ト回路３０ｅの出力信号ＯＥＭＱＭが１クロックサイク
ル期間Ｌレベルとされる。この信号ＯＥＭＱＭのＬレベ
ルの立下がりに応答して、ＡＮＤ回路３０ｆからのデー
タ出力イネーブル信号ＯＥＭはＬレベルとされて出力バ
ッファ回路６が、ディスエーブル状態とされる。したが
って、時刻Ｔ６において出力されるべきデータＤＱ
（４）は出力されない。
【００５９】時刻Ｔ６から始まるクロックサイクルにお
いて、ノードＢの電位のＨレベルが１クロックシフト回
路３０ｅを介して伝達され、信号ＯＥＭＱＭがＨレベル
の活性状態とされ、応じてＡＮＤ回路３０ｆから出力さ
れるデータ出力イネーブル信号ＯＥＭがＨレベルの活性
状態とされる。したがって、出力バッファ回路６が再び
イネーブル（活性）状態とされ、時刻Ｔ７、Ｔ８、Ｔ９
において、それぞれ読出回路４から与えられたデータＤ
Ｑ（５）、ＤＱ（６）およびＤＱ（７）を出力する。バ
ースト長は８であり、この時刻Ｔ９から始まるクロック
サイクルにおいて、バースト長カウンタ２４ａからのカ
ウントアップ信号ＲＥＳＥＴがＨレベルの活性状態とさ
れてフリップフロップ２４ｂがリセットされて、リード
イネーブル信号ＯＥＭＦがＬレベルの非活性状態とされ
る。このリードイネーブル信号ＯＥＭＦは、セレクト回
路２４ｃを介してＡＮＤ回路３０ｆへ与えられており、
したがって、このリードイネーブル信号ＯＥＭＦの非活
性化に応答して、データ出力イネーブル信号ＯＥＭが、
Ｌレベルの非活性状態とされ、出力バッファ回路６がデ
ィスエーブル（非活性）状態とされる。
【００６０】ＺＣＡＳレテインシが１の場合には、ＤＱ
Ｍレイテンシを実現するための１クロックシフト回路３
０ｅのみが利用される。（Ｎ−２）クロックシフト回路
３０ａは利用されない。したがって、このＺＣＡＳレイ
テンシが１の場合でも、リードコマンド入力時およびマ
スク指示信号印加時におけるクロックシフト回路は１つ
しか利用されないため、クロックシフト回路が異なる場
合の様に、タイミング条件は考慮する必要がなく、同一
タイミングで、データ出力イネーブル信号の活性／非活
性を決定することができる。
【００６１】また、通常、ＺＣＡＳレイテンシは、この
ＳＤＲＡＭの適用用途に応じて適宜決定される（たとえ
ばシステムクロックの周波数等に応じて）。ＺＣＡＳレ
イテンシ実現のためのクロックシフト回路は常に設けら
れる。ＺＣＡＳレイテンシを決定するクロックシフト回
路とＤＱＭレイテンシを決定するクロックシフト回路と
を共用することにより、レイテンシ実現のためのクロッ
クシフト回路の構成要素数が低減され、応じて回路占有
面積が低減される。
【００６２】図４は、クロックシフト回路の１段の構成
を示す図である。図４において、クロックシフト回路
（３０ａまたは３０ｅ）の１段は、縦続接続されたフリ
ップフロップＦＦ１およびＦＦ２を含む。フリップフロ
ップＦＦ１は、入力信号ＩＮとクロック信号ＣＬＫを受
けるＮＡＮＤ回路４０ａと、クロック信号ＣＬＫと反転
入力信号ＺＩＮを受けるＮＡＮＤ回路４０ｂと、ＮＡＮ
Ｄ回路４０ａの出力信号を一方入力に受けるＮＡＮＤ回
路４１ａと、ＮＡＮＤ回路４０ｂの出力信号を一方入力
に受けるＮＡＮＤ回路４１ｂを含む。このＮＡＮＤ回路
４１ａおよび４１Ｂの出力と他方入力は交差結合され
る。ＮＡＮＤ回路４１ａから出力信号Ｑｉが出力され、
ＮＡＮＤ回路４１ｂから補の出力信号ＺＱｉが出力され
る。
【００６３】フリップフロップＦＦ２は、反転クロック
信号ＺＣＬＫと信号Ｑｉを受けるＮＡＮＤ回路４２ａ
と、反転クロック信号ＺＣＬＫと信号ＺＱｉを受けるＮ
ＡＮＤ回路４２ｂと、ＮＡＮＤ回路４２ａの出力信号を
一方入力に受けるＮＡＮＤ回路４３ａと、ＮＡＮＤ回路
４２ｂの出力信号を一方入力に受けるＮＡＮＤ回路４３
ｂとを含む。ＮＡＮＤ回路４３ａおよび４３ｂの出力と
他方入力は交差結合される。ＮＡＮＤ回路４３ａから出
力信号Ｑが出力され、ＮＡＮＤ回路４３ｂから信号ＺＱ
が出力される。クロック信号ＣＬＫおよびＺＣＬＫは互
いに相補なクロック信号である。
【００６４】クロック信号ＣＬＫがＨレベルの場合に
は、クロック信号ＺＣＬＫはＬレベルである。この状態
においては、フリップフロップＦＦ１において、ＮＡＮ
Ｄ回路４０ａおよび４０ｂが、インバータとして作用
し、ＮＡＮＤ回路４１ａおよび４１ｂが、入力信号ＩＮ
およびＺＩＮをラッチする。一方、フリップフロップＦ
Ｆ２においては、クロック信号ＺＣＬＫがＬレベルであ
り、ＮＡＮＤ回路４２ａおよび４２ｂの出力信号はとも
にＨレベルであり、出力信号ＱおよびＺＱの状態は変化
しない。
【００６５】クロック信号ＣＬＫがＬレベルとされ、ク
ロック信号ＺＣＬＫがＨレベルとされると、フリップフ
ロップＦＦ１において、ＮＡＮＤ回路４０ａおよび４０
ｂの出力信号がＨレベルとされ、その出力信号Ｑｉおよ
びＺＱｉは変化しない。一方、フリップフロップＦＦ２
においては、ＮＡＮＤ回路４２ａおよび４２ｂがインバ
ータとして作用し、ＮＡＮＤ回路４３ａおよび４３ｂ
が、信号ＱｉおよびＺＱｉをラッチする。それにより、
出力信号ＱおよびＺＱが、与えられた信号ＱｉおよびＺ
Ｑｉに対応する状態になる。
【００６６】すなわち、このクロックシフト回路の１段
（フリップフロップＦＦ１およびＦＦ２）は、クロック
信号ＣＬＫ立上がりに応答して入力信号ＩＮを取込んで
ラッチし、クロック信号ＣＬＫの立下がり同期して、出
力信号ＱおよびＺＱとして出力する。したがって、出力
信号ＱおよびＺＱは入力信号ＩＮおよびＺＩＮよりも半
クロックサイクル期間遅れて変化し、その状態は、１ク
ロックサイクル期間保持される。次段のクロックシフト
段は、クロック信号ＣＬＫのＨレベルの立上がりに応答
して、この信号ＱおよびＺＱを取込むため、１クロック
シフト回路が実現される。この図４に示すフリップフロ
ップＦＦ１およびＦＦ２で構成される１段のクロックシ
フト回路を必要とされる数、縦続接続し、かつ適当な段
の出力信号Ｑ，ＺＱを選択することにより、所望のクロ
ックシフト回路を実現することができる。
【００６７】ＺＣＡＳレイテンシが２以上の場合、リー
ドコマンドが与えられた場合、このリードコマンド（リ
ード動作トリガ信号）をＺＣＡＳレインテシよりも１ク
ロックサイクル期間短い期間シフトする必要がある。一
方、外部からのマスク指示信号ｅｘｔＤＱＭによる出力
制御の場合、このマスク指示信号を１クロックサイクル
期間シフトして遅延する必要がある。したがって、ＺＣ
ＡＳレイテンシが２以上の場合、このリードコマンドお
よびマスク指示信号（マスクコマンド）のいずれも、１
クロックサイクル期間シフトされる必要があり、このシ
フト部分を共有することにより、出力制御部のレイアウ
ト面積を小さくすることができる。また、データ出力イ
ネーブル信号ＯＥＭは、リードコマンド印加時およびマ
スクコマンド印加時においてともに共有された回路部分
からの信号に従って生成されるため、クロック信号ＣＬ
Ｋの立上がりから出力バッファ回路６をイネーブル／デ
ィスエーブルするまでに要する時間は、いずれのコマン
ドが与えられても同じとされ、タイミングマージンを考
慮する必要がなく、高速かつ安定にデータを出力するこ
とができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態に従う同期型半導体記
憶装置の要部の構成を示す図である。
【図２】 ＺＣＡＳレイテンシが３の場合の図１に示す
回路の動作を示すタイミングチャート図である。
【図３】 ＺＣＡＳレイテンシが１の場合の図１に示す
回路の動作を示すタイミングチャート図である。
【図４】 図１に示すクロックシフト回路の１段の構成
の一例を示す図である。
【図５】 従来の同期型半導体記憶装置の全体の構成を
概略的に示す図である。
【図６】 図５に示す同期型半導体記憶装置の動作を示
すタイミングチャート図である。
【図７】 従来の同期型半導体記憶装置のデータ出力制
御部の構成を概略的に示す図である。
【図８】 図７に示す構成の問題点を説明するための図
である。
【符号の説明】
４ 読出回路、６ 出力バッファ回路、８ 制御バッフ
ァ回路、１０ コマンドデコーダ、１０ａ リードコマ
ンドデコーダ、１６ ＤＱＭバッファ回路、２４ リー
ドイネーブル信号発生回路、２４ａ バースト長カウン
タ、２４ｂ フリップフロップ、２４ｃ セレクト回
路、３０ 出力制御回路、３０ａ （Ｎ−２）クロック
シフト回路、３０ｂ セレクト回路、３０ｄ ＮＯＲ回
路、３０ｅ１クロックシフト回路、３０ｆ ＡＮＤ回
路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部から周期的に繰返し与えられるクロ
    ック信号に同期して動作する同期型半導体記憶装置であ
    って、 データ出力端子に結合され、活性化時、与えられたデー
    タを前記データ出力端子に出力するための出力バッファ
    回路、 外部から与えられるデータ読出指示信号に応答して、デ
    ータ読出を指示するデータリードイネーブル信号を発生
    するためのリードイネーブル信号発生手段、 外部から与えられる読出データマスク指示信号の活性化
    に応答して、前記出力バッファ回路を非活性化するため
    の出力マスク指示信号を出力するマスク信号発生手段、
    および前記データリードイネーブル信号と前記出力マス
    ク指示信号とを受け、前記データリードイネーブル信号
    および前記出力マスク指示信号がともにデータ出力を指
    示することに応答して、前記クロック信号に同期して前
    記出力バッファ回路を活性状態とする出力制御手段を備
    える、同期型半導体記憶装置。
  2. 【請求項２】 前記出力制御手段は、 前記データリードイネーブル信号を、前記クロック信号
    の第１の予め定められたサイクル数遅延する第１の遅延
    手段と、 前記第１の遅延手段の出力信号と前記出力マスク指示信
    号とを受け、前記出力マスク指示信号の活性化時前記第
    １の遅延手段の出力信号を非活性状態とするゲート手段
    と、 前記ゲート手段の出力信号を前記クロック信号の第２の
    予め定められたクロックサイクル期間遅延する第２の遅
    延手段と、 前記第２の遅延手段の出力信号の活性化に応答して、前
    記出力バッファ回路を活性状態とする手段とを備える、
    請求項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記データリードイネーブル信号発生手
    段は、前記データ読出指示信号の活性化に応答して、バ
    ースト長として定められた前記クロック信号のサイクル
    期間の間前記データリードイネーブル信号を活性状態と
    する手段を備える、請求項１または２記載の同期型半導
    体記憶装置。
  4. 【請求項４】 前記第１の遅延手段は、前記データ読出
    指示信号が与えられてから前記出力バッファ回路を介し
    て前記データ出力端子にデータが出力されるまでに必要
    とされるクロックサイクル期間よりも２少ないサイクル
    期間前記データリードイネーブル信号を遅延する遅延回
    路を含み、 前記第２の遅延手段は、前記クロック信号の１クロック
    サイクル期間前記ゲート手段の出力信号を遅延する遅延
    回路を含む、請求項２記載の同期型半導体記憶装置。
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