[実施の形態1]
図1は、この発明の実施の形態1に従う同期型半導体記憶装置の要部の構成を示す図である。図1において、同期型半導体記憶装置は、従来と同様、クロック信号CLKに同期して、外部制御信号ZCS、ZRAS、ZCAS、およびZWEおよびアドレス信号ビットA〈10〉を取込み内部制御信号を生成する入力バッファ回路18と、この入力バッファ回路18から与えられた内部制御信号をデコードし、指定された内部動作を活性化するための指示信号(トリガ信号)を発生するコマンドデコーダ20を含む。これらの入力バッファ回路18およびコマンドデコーダ20の構成は、従来の同期型半導体記憶装置のそれと同じである。
この同期型半導体記憶装置は、さらに、コマンドデコーダ20から与えられる読出動作指示信号Rの活性化に応答して所定期間活性状態とされる読出動作活性化信号READを出力する読出制御回路28と、コマンドデコーダ20からの書込動作指示信号Wの活性化に応答して所定期間活性状態とされる書込動作活性化信号WRITEを出力する書込制御回路26を含む。この読出動作活性化信号READは、読出回路(図19参照)へ与えられ、書込動作活性化信号WRITEは、書込回路(図19参照)へ与えられる。この読出制御回路28は、さらに、読出動作活性化信号READを所定期間(CASレイテンシー)遅延してデータ出力イネーブル信号OEMを生成する部分を含むが、図1においては示していない。
書込制御回路26は、書込動作指示信号Wの活性化時に起動されてクロック信号CLKを所定期間(バースト長)カウントするバースト長カウンタ26aと、書込動作指示信号Wの活性化時にセットされかつバースト長カウンタ26aのカウントアップ信号に応答してリセットされるフリップフロップ26bを含む。このフリップフロップ26bから、書込動作活性化信号WRITEが出力される。バースト長カウンタ26aは、書込動作指示信号Wの活性化に応答してそのカウント値が初期値にリセットされかつ起動されてカウント動作を開始する。
読出動作制御回路28は、読出動作指示信号Rの活性化に応答して起動されてクロック信号CLKを所定期間(バースト長に対応するクロックサイクル数)カウントするバースト長カウンタ28aと、読出動作指示信号Rの活性化に応答してセットされかつバースト長カウンタ28aのカウントアップ信号に応答してリセットされるフリップフロップ28bを含む。このフリップフロップ28bから読出動作活性化信号READが出力される。バースト長カウンタ28aは、バースト長カウンタ26aと同様、読出動作指示信号Rの活性化に応答してその初期値にカウント値がリセットされかつカウント動作が起動される。
同期型半導体記憶装置は、さらに、読出動作活性化信号READと書込動作活性化信号WRITEの両者の非活性化に応答して、この同期型半導体記憶装置の内部アクセス動作完了を検出する内部動作完了検出回路42を含む。この内部動作完了検出回路42は、読出動作活性化信号READと書込動作活性化信号WRITEを受けるOR回路42aと、OR回路42aの出力信号の立下がりに応答して所定期間Hレベルとされるパルス信号を発生するワンショットパルス発生器42bを含む。
同期型半導体記憶装置は、さらに、コマンドデコーダ20からの内部動作活性化指示信号ACTの活性化に応答して内部動作活性化信号ACTIVEを活性状態とする行系制御回路40を含む。内部動作活性化信号ACTIVEは、プリチャージ動作指示信号PCの活性化またはオートプリチャージ動作指示信号APCが活性化および内部動作完了検出回路42からの内部動作完了検出信号の活性化のいずれかにに応答してリセットされて非活性状態とされる。この行系制御回路40は、コマンドデコーダ20からのオートプリチャージ動作指示信号APCに応答してセットされてオートプリチャージ動作イネーブル信号APCEを出力するフリップフロップ40aと、オートプリチャージ動作イネーブル信号APCEと内部動作完了検出回路42からの検出信号とを受けるAND回路40bと、AND回路40bの出力信号PC2とプリチャージ動作指示信号PCとを受けるOR回路40cと、コマンドデコーダ20からの内部動作活性化指示信号ACTの活性化に応答してセットされ、OR回路40cの出力信号の活性化に応答してリセットされるフリップフロップ40dを含む。このフリップフロップ40dから内部動作活性化信号ACTIVEが出力される。この内部動作活性化信号ACTIVEの活性化期間中、同期型半導体記憶装置は選択状態にあり、メモリセルアレイは選択状態に駆動されている。すなわち、この内部動作活性化信号ACTIVEの活性化に応答して、メモリセルアレイにおけるメモリセルの行の選択動作が行なわれ、また図示しないセンスアンプによる選択行上のメモリセルのデータの検知、増幅およびラッチが行なわれる。リードコマンドまたはライトコマンドのアクセスコマンドが与えられると、列選択系回路が活性状態とされて、この選択行上のメモリセルからさらにメモリセルを選択して、データの書込または読出が実行される。
この内部動作活性化信号ACTIVEは、インバータ40eを介して、フリップフロップ40aのリセット入力RSTへ与えられる。したがって、フリップフロップ40aは、この内部動作活性化信号ACTIVEの非活性化に応答してリセットされる。次にこの図1に示す制御部の動作を図2に示すバースト長が4の場合のタイミングチャート図を参照して説明する。
クロックサイクル♯0において、アクティブコマンドが与えられ、メモリセル選択動作開始指示信号としての内部動作活性化指示信号ACTが活性状態とされる。この内部動作活性化信号ACTの活性化に応答して、行系制御回路40のフリップフロップ40dがセットされ、内部動作活性化信号ACTIVEが活性状態とされる。
クロックサイクル♯4において、リードコマンドがオートプリチャージコマンド(オートPC)とともに与えられる。このリードコマンドに応答して、コマンドデコーダ20からの読出動作指示信号Rが活性状態とされ、またオートプリチャージ動作指示信号APCも活性状態とされる。読出動作指示信号Rの活性化に応答して、読出制御回路28において、バースト長カウンタ28aが初期値にリセットされかつカウント動作を開始する。また、フリップフロップ28bがセットされ、読出動作活性化信号READがHレベルの活性状態とされる。また、行系制御回路40において、フリップフロップ40aが活性状態のオートプリチャージ動作指示信号APCに応答してセットされ、オートプリチャージ動作イネーブル信号APCEがHレベルの活性状態とされる。読出動作活性化信号READがHレベルであり、OR回路42aの出力信号R/WがHレベルである。したがってワンショットパルス発生回路42bの出力信号はLレベルであり、AND回路40bはディスエーブル状態とされ、その出力信号(オートプリチャージ動作トリガ信号)PC2はLレベルである。
この読出動作活性化信号READの活性化に応答して内部でデータの読出しが行なわれる。クロックサイクル♯8において、再びリードコマンドが与えられる。このクロックサイクル♯8に与えられたリードコマンドにより、再び読出動作指示信号Rが活性状態とされ、バースト長カウンタ28aが初期値にリセットされ、バースト長カウンタ28aからのカウントアップ信号の出力が停止される。これにより、フリップフロップ28bはセット状態を維持し、読出動作活性化信号READはHレベルの活性状態を維持する。
クロックサイクル♯12において、ライトコマンドが与えられる。このライトコマンドに応答して、書込動作指示信号Wが活性状態のHレベルとされる。読出制御回路28においては、バースト長カウンタ28aのカウント動作が完了し(バースト長が4)、フリップフロップ28bがこのバースト長カウンタ28aからのカウントアップ信号に応答してリセットされ、読出動作活性化信号READがLレベルの非活性状態とされる。このとき、書込制御回路26においては、活性状態とされた書込指示信号Wに応答して、フリップフロップ26bがセットされて書込動作活性化信号WRITEがHレベルの活性状態とされる。また、バースト長カウンタ26aがセットされてカウント動作を開始する。したがって、このクロックサイクル♯12において、読出動作活性化信号READがLレベルに立下がり、一方書込動作活性化信号WRITEがHレベルの活性状態とされるため、OR回路42aの出力信号R/WはHレベルを維持する。これにより、ワンショットパルス発生回路42bの出力信号はLレベルであり、AND回路40bはディスエーブル状態を維持し、内部動作活性化信号ACTIVEの非活性化は禁止される。
クロックサイクル♯16において、再びライトコマンドが与えられ、書込動作指示信号Wが活性状態とされ、内部書込動作活性化信号WRITEはHレベルの活性状態を維持する。バースト長カウンタ26aは、この新たに与えられたライトコマンドに応答して初期値にリセットされ再びカウンタ動作を開始する。
クロックサイクル♯20において、リードコマンドが与えられる。このクロックサイクル♯20において、バースト長カウンタ26aがカウント動作を完了してカウントアップ信号を出力し、フリップフロップ26bをリセットする(バースト長4)。これにより、書込動作活性化信号WRITEがLレベルの非活性状態とされる。一方、リードコマンドに応答して、読出動作指示信号Rが活性状態とされ、応じて再び読出動作活性化信号READがHレベルの活性状態とされる。
バースト長カウンタ28aのカウント動作が完了すると(4クロックサイクル)、クロックサイクル♯24において、バースト長カウンタ28aからのカウントアップ指示信号に応答してフリップフロップ28bがリセットされ、読出動作活性化信号READがLレベルの非活性状態とされる。このクロックサイクル♯24における読出動作活性化信号READの非活性化に応答して、OR回路42aの出力信号R/WがLレベルに立下がり、ワンショットパルス発生器42bがワンショットのパルス信号を発生する。このワンショットパルス発生器42bの出力するパルス信号に応答してAND回路40bがイネーブルされ、オートプリチャージ動作イネーブル信号APCEに従って、AND回路40bの出力するオートプリチャージ動作トリガ信号PC2がHレベルの活性状態とされる。このオートプリチャージ動作トリガ信号PC2の活性化に応答して、OR回路40cの出力信号がHレベルとされ、フリップフロップ40dがリセットされ、内部動作活性化信号ACTIVEがLレベルの非活性状態とされる。
上述のように、内部動作完了検出回路42により、内部アクセス動作が完了したか否かを判別し、内部アクセス動作の実行時においてはオートプリチャージ動作を停止しているため、リードコマンドまたはライトコマンドであるアクセスコマンドの間隔がバースト長以内であれば、1つのコマンドとともにオートプリチャージコマンドを印加するだけで、内部でプリチャージ動作がアクセス完了時に自動的に行なわれる。
図3は、この発明の実施の形態1における外部信号および内部動作活性化信号ACTIVEの状態を示すタイミングチャート図である。図3においては、バースト長が4、かつCASレイテンシーが3の場合のデータ読出動作が示される。
クロックサイクル♯0において、アクティブコマンドが与えられる。このアクティブコマンドは、クロック信号CLKの立上がり時において、外部制御信号ExtZCASおよびExtZRASをLレベルに設定し、外部制御信号ExtZCASおよびExtWEをHレベルに設定することにより与えられる。このアクティブコマンドに従って、外部アドレス信号ビットExtA〈0−10〉がロウアドレス信号Xとして取込まれて内部でメモリセル選択動作が実行される。
クロックサイクル♯2において、リードコマンドとオートプリチャージコマンドが与えられる。リードコマンドの印加においては、外部制御信号ExtZCSおよびExtZCASをLレベルに設定し、外部制御信号ExtZRASおよびExtWEをともにHレベルに設定する。このリードコマンドに従って、外部アドレス信号ビットExtA〈0−9〉がコラムアドレス信号Yとして取込まれて、内部で列選択動作が行なわれ、かつデータ読出動作が実行される。オートプリチャージコマンドは、このリードコマンドと同時に、外部アドレス信号ビットExtA〈10〉をHレベルに設定することにより与えられる。バースト長が4であり、かつCASレイテンシーが3であるため、内部で選択されて読出されたメモリセルデータが、クロックサイクル♯6から順次外部データQ0〜Q3としてクロック信号CLKに同期して読出される。
バースト長が4であり、このクロックサイクル♯3において与えられたリードコマンドから4クロックサイクル経過後のクロックサイクル♯7において再びリードコマンドおよびオートプリチャージコマンドを印加する。内部で、再びバースト長カウント動作が開始され、内部動作活性化信号ACTIVEは、Hレベルを維持する。したがってこのクロックサイクル♯7において与えられたリードコマンドに従って、クロックサイクル11から、データQ1〜Q3が順次クロック信号CLKに同期して読出される。
クロックサイクル♯14において、リードコマンドおよびオートプリチャージコマンドが与えられる。クロックサイクル♯14とクロックサイクル♯11の間のクロックサイクル数は3であり、バースト長よりも短い。したがって、このクロックサイクル♯14において与えられたリードコマンドに従って、クロックサイクル♯11において与えられたリードコマンドに従って読出されるべきデータQ3は、読出されず、新たに4つのデータQ0〜Q3がクロック信号CLKに同期して読出される。
クロックサイクル♯18において、再びリードコマンドおよびオートプリチャージコマンドが印加され、クロックサイクル♯21から順次データQ0〜Q3が出力される。
クロックサイクル♯23において、リードコマンドおよびオートプリチャージコマンドが与えられる。このクロックサイクル♯23とクロックサイクル♯18の間のクロックサイクル数は、5であり、バースト長よりも長い。したがって内部では、クロックサイクル♯18において与えられたオートプリチャージコマンドに従ってプリチャージ動作が行なわれる、このクロックサイクル♯18からバースト長経過したクロックサイクル♯22において、内部動作活性化信号ACTIVEが非活性状態とされる。したがって、このクロックサイクル♯23において与えられたリードコマンドによるデータは読出されない(図3において斜線で示す)。
上述のように、リードコマンドをバースト長間隔(ギャップレス)で与えることにより、データを連続して読出すことができ、また同様リードコマンドをバースト長より短い間隔で与えることにより先のリードコマンドによるデータに変えて新たなリードコマンドに従ってデータの読出しが行なわれる(インタラプト)。したがって、リードコマンドをバースト長以下の間隔で与えることにより、連続的にデータを読出すことができる。このとき、オートプリチャージコマンドがリードコマンドと同時に与えられていても、正確に必要とされるデータの読出しが行なわれる。したがって、すべてのリードコマンド印加時に、外部アドレス信号ビットExtA〈10〉をHレベルに保持することができ、外部制御装置のオートプリチャージコマンドの印加のための制御の負荷が軽減される。
図4は、この発明の実施の形態1における外部制御信号の他のシーケンスを示す図である。図4において、クロックサイクル♯0においてアクティブコマンドが与えられ、クロックサイクル♯3においてリードコマンドが与えられる。このリードコマンドに従ってレイテンシー経過後のクロックサイクル♯6からデータQ0〜Q3が順次クロック信号CLKに同期して読出される。クロックサイクル♯7において、リードコマンドはオートプリチャージコマンド(オートPC)とともに与えられる。このリードコマンドに従って、クロックサイクル♯10から新たな4つのデータQ0〜Q3が順次クロック信号CLKに同期して読出される。以降、クロックサイクル♯11、♯14および♯18においてリードコマンドを与える。これらのリードコマンド印加時においては、アドレス信号ビットExt〈10〉はLレベルに設定され、オートプリチャージコマンドは与えられない。これらのリードコマンドに従って、順次データが読出される。
クロックサイクル♯18においてリードコマンドが与えられてから、バースト長に等しい4クロックサイクル間アクセスコマンドは与えられない。したがって、クロックサイクル♯7において与えられたオートプリチャージコマンドに従って内部でオートプリチャージ動作が行なわれ、内部動作活性化信号ACTIVEが、クロックサイクル♯22において非活性状態とされる。したがって、クロックサイクル♯23においてリードコマンドが与えられても、このリードコマンドにより読出されるデータは、正確な読出データではない。
上述のように、アクティブコマンドが与えられてからバースト長以下の間隔でリードコマンドを与えるページ動作において、オートプリチャージコマンドは任意のリードコマンドとともに与えることにより、正確に、ページ動作完了時において内部でプリチャージ動作を行なうことができる。この場合、ページモード動作において、任意の(ページ動作期間中の)リードコマンドとともにオートプリチャージコマンドを与えるだけでよく、ページ動作の最終のコマンドを識別する必要がなく、外部制御装置の負荷が軽減される。
図5は、データ書込動作時における外部信号の状態を示すタイミングチャート図である。図5において、クロックサイクル♯0においてアクティブコマンドが与えられる。続いて、クロックサイクル♯3において、ライトコマンドがオートプリチャージコマンド(オートPC)とともに与えられる。ライトコマンドは外部制御信号ExtZCSおよびExtZWEおよびExtZCASをLレベルに設定し、ExtZRASをHレベルに設定することにより与えられる。オートプリチャージコマンドは、データ書込時においても、データ読出時と同様、外部アドレス信号ビットExtA〈10〉をHレベルに設定することにより与えられる。このライトコマンドに従って、クロックサイクル♯3から与えられるデータD0〜D3が順次書込まれる(内部の書込動作は、1クロックサイクル遅れて実行される;書込動作活性化信号WRITE参照)。バースト長である4クロックサイクルが経過したクロックサイクル♯7において、再びライトコマンドおよびオートプリチャージコマンドが与えられる。これにより、クロックサイクル♯7から再び連続して次の書込データD0〜D3が順次書込まれる。クロックサイクル♯11においてライトコマンドがオートプリチャージコマンドとともに与えられてデータの書込みが行なわれる。バースト長のクロックサイクルが経過する前に、クロックサイクル♯14において再びライトコマンドとオートプリチャージコマンドとが与えられる。このとき、内部では、先のクロックサイクル♯11において与えられるライトコマンドによる書込データD3に変えて、新たなライトコマンドに従ってデータD0〜D3が順次書込まれる。
クロックサイクル♯18において再びライトコマンドおよびオートプリチャージコマンドが与えられ、データの書込みが行なわれる。クロックサイクル♯18においてライトコマンドが与えられてからバースト長が経過しても、次のライトコマンドが与えられないため、既に与えれているオートプリチャージコマンド(いずれのクロックサイクルで与えられたものであってもよい)に従って、プリチャージ動作トリガ信号が活性状態とされ、内部動作活性化信号ACTIVEが非活性状態とされる。この状態においては、次のクロックサイクル♯23において新たにライトコマンドおよびオートプリチャージコマンドが与えられたとしても、この同期型半導体記憶装置は既にプリチャージ状態にあり、データのメモリセルへの書込みは行なわれず、クロックサイクル♯23ないし♯26に与えられたデータは無効データとなる。
このデータ書込時においても、バースト長以下の間隔でライトコマンドを与えることにより、ページモード動作によりデータの書込みを行なうことができる。このとき、オートプリチャージコマンドをすべてのライトコマンドとともに与えていても、正確に必要とされるデータの書込みを終了した後に内部で自動的にプリチャージ動作が実行される。
したがってこのデータ書込時においても、ライトコマンドと同時にオートプリチャージコマンドを指定するアドレス信号ビットExtA〈10〉をHレベルに固定することができ、オートプリチャージコマンドの制御が容易となる。
図6は、この発明の実施の形態1におけるデータ書込時の外部制御信号の他のシーケンスを示すタイミングチャート図である。図6において、クロックサイクル♯1において、アクティブコマンドが与えられる。クロックサイクル♯3においてライトコマンドが与えられ、データの書込動作が行なわれる。バースト長経過後のクロックサイクル♯7において、ライトコマンドとオートプリチャージコマンドとが与えられ、再びデータの書込みが行なわれる。以降、先の図5の場合と同様、ライトコマンドが、クロックサイクル♯11、♯14、および♯18において与えられる。これらのライトコマンド印加時においては、オートプリチャージコマンドは与えられていない。クロックサイクル♯18においてライトコマンドが与えられて次いでバースト長(4クロックサイクル)が経過すると、次のライトコマンドはまだ与えられていないため、内部で先のクロックサイクル♯7において与えられたオートプリチャージコマンドに従ってプリチャージ動作が行なわれ、内部動作活性化信号ACTIVEがLレベルの非活性状態とされる。したがって、クロックサイクル♯23においてライトコマンドが与えられても、このライトコマンドは無効とされ、クロックサイクル♯23ないし♯26において与えられるデータD0〜D3のメモリセルへの書込み行なわれない。
したがって、この図6に示すように、アクティブコマンドが与えられてから、バースト間隔以上の間隔でライトコマンドを与えることによりページモード動作でデータの書込みを行なうことができる。このページモード動作時において、任意のライトコマンドに対しオートプリチャージコマンドを同時に与えるだけで、必要とされるデータの書込みを正確に行なった後プリチャージを行なうことができる。したがって、ページモードにおける最後のライトコマンドを識別する必要がなく、オートプリチャージコマンドに対する制御が容易となる。
図7は、データ書込動作とデータ読出動作をともに行なう場合の外部信号および内部動作活性化信号の状態を示すタイミングチャート図である。図7において、クロックサイクル♯0において、アクティブコマンドが与えられ、内部動作活性化信号ACTIVEが活性状態とされる。
クロックサイクル♯3において、リードコマンドとオートプリチャージコマンドが与えられ、このリードコマンドに従って、CASレイテンシー経過後のクロックサイクル♯6からデータQ0〜Q3が順次読出される。バースト長が経過したクロックサイクル♯7においてリードコマンドが与えられ、応じてクロックサイクル♯10から新たなデータQ0が読出される。クロックサイクル♯11においてライトコマンドが与えられると、このライトコマンドに従って外部からの書込データD0〜D3が順次書込まれる。このクロックサイクル♯11においては、データの読出しは行なわれない。通常、このような場合、読出データと書込データの衝突を防止するために、マスク信号が活性状態とされて、この読出データが出力されるのが禁止される(このマスク信号は示していない)。クロックサイクル♯11からバースト長のクロックサイクル数が経過したクロックサイクル♯15において再びリードコマンドが与えられ、クロックサイクル♯18からデータQ0〜Q3が順次クロック信号CLKに同期して読出される。クロックサイクル♯15からバースト長経過したクロックサイクル♯19において、再びリードコマンドが与えられ、クロックサイクル♯22からデータQ0〜Q3が読出される。クロックサイクル♯19からバースト長が経過するクロックサイクル♯23までの間にアクセスコマンドは与えられないため、先のクロックサイクル♯3において与えられたオートプリチャージコマンドに従ってプリチャージ動作がトリガされ、内部動作活性化信号ACTIVEが非活性状態とされ、メモリセルアレイが非選択状態とされる。この状態において、クロックサイクル♯24においてリードコマンドが与えられても、同期型半導体記憶装置において内部は非活性状態のプリチャージ状態にあるため、このリードコマンドに従ったデータの読出しは行なわれない。
上述のように、データ書込動作およびデータ読出動作が混在して行なわれる場合においても、バースト長間隔以下の間隔でリードコマンドまたはライトコマンドを与える場合、オートプリチャージコマンドを任意のアクセスコマンドとともに印加することにより、必要なデータのアクセスを行なった後に同期型半導体記憶装置を自動的に内部プリチャージ状態にすることができる。
なおこの図7に示す動作シーケンスにおいて、リードコマンドまたはライトコマンド印加時において外部アドレス信号ビットExtA〈10〉はHレベルに固定され、オートプリチャージコマンドが常時印加されてもよい。
図8(A)は、図1に示すバースト長カウンタ28aおよび26aの構成の一例を示し、図8(B)はその動作波形を示すタイミングチャート図である。図8(A)において、バースト長カウンタは、入力信号IN(指示信号RまたはW)をクロック信号CLKに同期して取込みラッチするラッチ段LCHと、このラッチ段LCHの出力信号OUT0をクロック信号CLKおよびZCLKに同期して順次転送する縦続接続されるシフト段SFT1、SFT2、SFT3…を含む。シフト段SFT1〜SFT3は同じ構成を有し、図8(A)においては1つのシフト段SFT1の構成のみを示す。
ラッチ段LCHは、入力信号INとクロック信号CLKを受けるNAND回路50aと、インバータ49を介して与えられる入力信号とクロック信号CLKを受けるNAND回路50bと、NAND回路50aの出力信号を一方入力に受けるNAND回路50cと、NAND回路50bの出力信号とインバータ49の出力信号とNAND回路50cの出力信号とを受けるNAND回路50dを含む。NAND回路50dの出力信号はまたNAND回路50cの他方入力へ与えられる。
シフト段SFT1は、クロック信号CLKと相補なクロック信号ZCLKとNAND回路50cの出力信号とを受けるNAND回路50eと、クロック信号ZCLKとNAND回路50dの出力信号を受けるNAND回路50fと、NAND回路50eの出力信号を一方入力に受けるNAND回路50gと、NAND回路50fの出力信号とNAND回路50gの出力信号とインバータ49の出力信号とを受けるNAND回路50hを含む。NAND回路50hの出力信号はまたNAND回路50gの他方入力へ与えられる。
このシフト段SFT1は、さらに、クロック信号CLKとNAND回路50gの出力信号とを受けるNAND回路50iと、クロック信号CLKとNAND回路50hの出力信号とを受けるNAND回路50jと、NAND回路50iの出力信号を一方入力に受けるNAND回路50kと、NAND回路50jの出力信号とNAND回路50kの出力信号とインバータ49の出力信号とを受けるNAND回路50lを含む。NAND回路50lの出力信号はまたNAND回路50kの他方入力へ与えられる。
このシフト段SFT1、SFT2、…の出力信号OUT1、OUT2、…は、バースト長選択信号BS1、BS2、…に応答してイネーブル状態とされる3状態バッファ51a、51b、…へ与えられる。バースト長選択信号BS1、BS2、…は、図示しないバースト長設定回路からの信号に従って1つが活性状態とされ、対応の3状態バッファがイネーブル状態(作動状態)とされる。この活性状態とされた3状態バッファの出力信号がカウントアップ信号としてフリップフロップ26bまたは28bのリセット入力RSTへ与えられる。次にこの図8(A)に示す動作を図8(B)を参照して説明する。
クロックサイクル♯0において、入力信号INがHレベルの活性状態とされる。クロック信号CLKがHレベルであり、ラッチ段LCHがこの入力信号INを取込み通過させて、NAND回路50cおよび50dによりラッチする。これにより、ラッチ段LCHの出力信号OUT0がHレベルに立上がる。クロック信号CLKがLレベルに立下がり、クロック信号ZCLKがHレベルに立上がると、ラッチ段LCHは、NAND回路50aおよび50bの出力信号がHレベルに固定され、ラッチ状態とされる。シフト段SFT1においては、NAND回路50eおよび50fがこのラッチ段LCHから与えられた信号を取込み、NAND回路50gおよび50hがこの与えられた信号をラッチする。これにより、内部出力信号OUTD0がHレベルに立上がる。この状態においてNAND回路50iおよび50jの出力信号がHレベルに固定されている(クロック信号CLKはLレベル)。
クロックサイクル♯1においては、クロック信号CLKがHレベルに立上がると、クロック信号ZCLKがLレベルに立下がり、NAND回路50eおよび50fの出力信号がHレベルに固定され、シフト段SFT1はラッチ状態とされる。一方、NAND回路50iおよび50jがイネーブルされ、この出力信号OUTD0を取込みラッチしかつ出力する。これにより、シフト段SFT1の出力信号OUT1がHレベルとされる。
次にクロックサイクル♯2において、クロック信号CLKが再びHレベルに立上がると、シフト段SFT2からの出力信号OUT2がHレベルとされる。出力信号OUT1がバースト長1に相当し、出力信号OUT2がバースト長2に相当する。
入力信号INの印加時においては、インバータ49の出力信号がHレベルからLレベルに立下がる。シフト段SFT1、SFT2、SFT3、…においては、クロック信号ZCLKに応答して入力段のNAND回路50eおよび50fがHレベルの信号を出力している。この状態においては、したがって、インバータ49の出力信号がLレベルに立下がると、NAND回路50hの出力信号がHレベルとされ、出力信号OUTD0がLレベルにリセットされる(NAND回路50eの出力信号はHレベル)。この状態において、NAND回路50kの出力信号OUT1がHレベルのときにインバータ49の出力信号がLレベルとされると、NAND回路50lの出力信号がHレベルとされ、応じてNAND回路50kの出力信号がLレベルにリセットされる(NAND回路50gの出力信号がLレベルであるたためNAND回路50iの出力信号はHレベルである)。これにより入力信号INがHレベルの活性状態とされたとき、シフト段SFT1、…をすべてリセットすることができる。
これにより、バースト長カウント動作時において新たにアクセスコマンドが与えられた場合、再びカウント動作を初期値から開始することができる。
図9(A)は、図1に示すワンショットパルス発生器42bの構成の一例を示す図である。図9(A)において、ワンショットパルス発生器42bは、OR回路42aから出力される信号R/Wを反転しかつ所定時間遅延する反転遅延回路42baと、信号R/Wとこの反転遅延回路42baの出力信号φを受けるNOR回路42bbを含む。NOR回路42bbの出力信号φPCが図1に示すAND回路40bへ与えられる。次にこのワンショットパルス発生器42bの動作を図9(B)に示す動作波形図を参照して説明する。
信号R/WがLレベルのとき、反転遅延回路42baの出力信号φはHレベルであり、NOR回路42bbの出力信号φPCはLレベルである。信号R/WがLレベルからHレベルに立上がると、NOR回路42bbの出力信号φPCは反転遅延回路42baの出力信号レベルにかかわらず、Lレベルに固定される。信号R/WがHレベルからLレベルに立下がると、このとき反転遅延回路42bの出力信号φはまだLレベルであり、応じてNOR回路42bbの出力信号φPCがHレベルに立上がる。この反転遅延回路42baが有する遅延時間が経過すると、反転遅延回路42baの出力信号φがHレベルに立上がり、応じてNOR回路42bbの出力信号φPCがLレベルに立下がる。これにより、反転遅延回路42baが有する遅延時間のパルス幅を有するワンショットのパルス信号を内部の書込/読出(アクセス)動作完了時に発生することができる。
以上のように、この発明の実施の形態1に従えば、オートプリチャージコマンドが与えられた場合においては、内部でのアクセス動作が完了した時点においてオートプリチャージコマンドが有効とされて内部のプリチャージ動作を開始するように構成しているため、ページ動作モード中において、ページモードの最終のコマンドであるか否かの識別を行なう必要がなく、オートプリチャージコマンドに対する制御が容易となる。
[実施の形態2]
図10は、この発明の実施の形態2に従う同期型半導体記憶装置の要部の構成を示す図である。図10に示す構成においては、この同期型半導体記憶装置は、2つのバンク♯Aおよびバンク♯Bを含む。同期型半導体記憶装置は、先の実施の形態1と同様の構成を有するコマンドデコーダ20と、コマンドデコーダ20からのオートプリチャージ動作指示信号APCを所定期間クロック信号CLKに同期してシフトするシフタ回路50と、コマンドデコーダ20からの内部動作指示信号APC、ACT、R、WおよびPCを受け、バンクアドレス信号BAに従ってバンク♯Aおよびバンク♯Bの一方に対する内部動作指示信号を伝達するバンク判別回路52と、バンク判別回路52から与えられる内部制御動作指示信号に応答して、バンク♯Aに対する制御動作を行なう制御回路54aと、バンク判別回路52からの内部動作指示信号に従ってバンク♯Bに対する制御動作を実行する制御回路54bを含む。これらの制御回路54aおよび54bには、シフタ回路50からのシフト信号APCSが与えられる。このシフタ回路50は、たとえばバースト長で規定されるクロックサイクル数、このオートプリチャージ動作指示信号APCをシフトする。したがって、このシフタ回路50から出力されるシフト信号APCSは、オートプリチャージ動作指示信号APCよりもバースト長に相当するクロックサイクル期間遅延された信号となる。このシフタ回路50からのシフト信号APCSを制御回路54aおよび54bへ与えることにおり、オートプリチャージ動作を行なうためのシフタ回路50が、バンク♯Aおよびバンク♯Bで共有され、制御部の占有面積が低減される。ここで、シフタ回路50のシフトクロック数は、バースト長と等しくなくてもよい。
図11は、図10に示すバンク判別回路52の構成の一例を示す図である。図11において、バンク判別回路52は、バンクアドレス信号BAを反転するインバータ55を含む。バンクアドレス信号BAがLレベルのときにバンク♯Aが指定され、バンクアドレス信号BAがHレベルのときにバンク♯Bが指定されると仮定する。
コマンドデコーダ(図10参照)から与えられる内部動作指示信号それぞれに対し、このバンクアドレス信号BAの論理値に従ってバンク♯Aおよびバンク♯Bの一方へ内部動作指示信号が伝達するゲートが設けられる。オートプリチャージ動作指示信号APCに対しては、インバータ55の出力信号とオートプリチャージ動作指示信号APCを受けるAND回路56aと、オートプリチャージ動作指示信号APCとバンクアドレス信号BAを受けるAND回路56bが設けられる。AND回路56aからは、バンク♯Aに対するオートプリチャージ動作指示信号APC(A)が出力され、AND回路56bからバンク♯Bに対するオートプリチャージ動作指示信号APC(B)が出力される。
内部動作活性化指示信号ACTに対しては、内部動作活性化指示信号ACTとインバータ55の出力信号ZBAを受けるAND回路57aと、内部動作活性化指示信号ACTとバンクアドレス信号BAを受けるAND回路57bが設けられる。AND回路57aからは、バンク♯Aに対するメモリセル選択動作開始を指示する内部動作活性化指示信号ACT(A)が出力され、AND回路57bから、バンク♯Bに対する内部動作活性化指示信号ACT(B)が出力される。
プリチャージ動作指示信号PCに対しては、このプリチャージ動作指示信号PCとバンクアドレス信号ZBAを受けるAND回路58aと、プリチャージ動作指示信号PCとバンクアドレス信号BAを受けるAND回路58bが設けられる。AND回路58aからバンク♯Aに対するプリチャージ動作指示信号PC(A)が出力され、AND回路58bからバンク♯Bに対するプリチャージ動作指示信号PC(B)が出力される。このプリチャージ動作指示信号PCを活性化するプリチャージコマンドは、外部の制御信号をクロック信号CLKの立上がり時において所定の状態に決定することにより指定され、オートプリチャージコマンドとは異なるコマンドである。
読出動作指示信号Rに対しては、バンクアドレス信号ZBAと読出動作指示信号Rを受けるAND回路59aと、読出動作指示信号Rとバンクアドレス信号BAを受けるAND回路59bが設けられる。AND回路59aからバンク♯Aに対する読出動作指示信号R(A)が出力され、AND回路59bからバンク♯Bに対する読出動作指示信号R(B)が出力される。
書込動作指示信号Wに対しては、バンクアドレス信号ZBAと書込動作指示信号Rを受けるAND回路60aと、書込動作指示信号Wとバンクアドレス信号BAを受けるAND回路60bが設けられる。AND回路60aからバンク♯Aに対する書込動作指示信号W(A)が出力され、AND回路60bからバンク♯Bに対する書込動作指示信号W(B)が出力される。
AND回路56a〜60aおよび56b〜60bの各々は、対応のバンクアドレス信号がHレベルとされたときにイネーブルされて与えられた内部動作指示信号を対応のバンクへ伝達する。したがって、このバンクアドレス信号が指定したバンクのみが指定された内部動作を実行する。またこのバンク判別回路52の構成により、一方のバンクが活性状態とされているときに、他方のバンクを活性状態またはプリチャージ状態へ駆動することができる。
図12は、図10に示す制御回路54aおよび54bの内部動作活性化信号ACTIVE(A)およびACTIVE(B)を発生する部分の構成を示す図である。
図12において、バンク♯Aに対する制御回路54aは、オートプリチャージ動作指示信号APC(A)の活性化時にセットされてオートプリチャージイネーブル信号APCE(A)を活性状態としかつ内部動作活性化信号ACTIVE(A)の非活性化時にリセットされるフリップフロップ56aと、内部動作活性化指示信号ACT(A)の活性化時にセットされて内部動作活性化信号ACTIVE(A)を活性状態とするフリップフロップ58aを含む。このフリップフロップ58aは、図10に示すオートプリチャージシフト信号APCSおよびオートプリチャージイネーブル信号APCE(A)がともに活性状態のときまたはプリチャージ動作指示信号PC(A)の活性化時にリセットされる。
フリップフロップ56aは、オートプリチャージ動作指示信号APC(A)を受けるインバータ56aaと、インバータ56aaの出力信号を一方入力に受けかつオートプリチャージイネーブル信号APCE(A)を出力するNAND回路56abと、NAND回路56abの出力するオートプリチャージイネーブル信号APCE(A)と内部動作活性化信号ACTIVE(A)を受けるNAND回路56acを含む。NAND回路56acの出力信号はNAND回路56abの他方入力へ与えられる。
フリップフロップ58aは、オートプリチャージコマンドシフト信号APCSとオートプリチャージイネーブル信号APCE(A)を受けるAND回路58aaと、AND回路58aaから出力されるオートプリチャージ動作トリガ信号PC2(A)を受けるインバータ58abと、プリチャージ動作指示信号PC(A)を受けるインバータ58acと、インバータ58abおよび58acのそれぞれの出力信号を受けるNAND回路58adと、内部動作活性化指示信号ACT(A)を受けるインバータ58afと、インバータ58afの出力信号とNAND回路58abの出力信号を受けて内部動作活性化信号ACTIVE(A)を出力するNAND回路58aeを含む。NAND回路58aeの出力信号はまたNAND回路58adの残りの入力へ与えられる。
バンク♯Bに対する制御回路54bは、オートプリチャージ動作指示信号APC(B)の活性化時にセットされてオートプリチャージイネーブル信号APCE(B)を活性状態とし、かつ内部動作活性化信号ACTIVE(B)の非活性化時にリセットされるフリップフロップ56bと、内部動作活性化指示信号ACT(B)の活性化時にセットされて内部動作活性化信号ACTIVE(B)を活性状態とするフリップフロップ58bを含む。このフリップフロップ58bは、シフト信号APCSおよびオートプリチャージイネーブル信号APCE(B)がともに活性状態にあるときまたはプリチャージ動作指示信号PC(B)が活性状態のときにリセットされて、内部動作活性化信号ACTIVE(B)を非活性状態とする。
フリップフロップ56bは、オートプリチャージ動作指示信号APC(B)を受けるインバータ56baと、インバータ56baの出力信号を一方入力に受けてオートプリチャージイネーブル信号APCE(B)を出力するNAND回路56bbと、NAND回路56bbの出力信号と内部動作活性化信号ACTIVE(B)を受けるNAND回路56bcを含む。NAND回路56bcの出力信号はNAND回路56bbの他方入力へ与えられる。
フリップフロップ58bは、オートプリチャージシフト信号APCSとオートプリチャージイネーブル信号APCE(B)を受けるAND回路58baと、AND回路58baの出力信号を受けるインバータ58bbと、プリチャージ動作指示信号PC(B)を受けるインバータ58bcと、インバータ58bbおよび58bcのそれぞれの出力信号を受けるNAND回路58bdと、内部動作活性化指示信号ACT(B)を受けるインバータ58bfと、NAND回路58bdの出力信号とインバータ58bfの出力信号とを受けて内部動作活性化信号ACTIVE(B)を出力するNAND回路58beを含む。NAND回路58beの出力信号はまた、NAND回路58bdの残りの入力へ与えられる。次に、この図12に示す制御回路の動作をそのタイミングチャート図である図13を参照して説明する。図13においてはバースト長およびシフタ回路50のシフトクロック数がともに2の場合の動作が示される。
クロックサイクル♯0において、バンクAに対するアクティブコマンドが与えられる。このアクティブコマンドとバンクアドレス信号BA(Lレベル)に応答して、バンク♯Aに対する内部動作活性化指示信号ACT(A)が所定時間活性状態とされ、フリップフロップ58aがセットされ、内部動作活性化信号ACTIVE(A)がHレベルの活性状態とされる。これにより、バンク♯Aにおいて、メモリセル選択動作が開始される。
クロックサイクル♯2において、バンク♯Bに対するアクティブコマンドが与えられる(バンクアドレスBAがHレベル)。これに応答して、バンク♯Bに対する内部動作開始指示信号ACT(B)が活性状態とされ、フリップフロップ58bがセットされてバンク♯Bに対する内部動作活性化信号ACTIVE(B)が活性状態とされる。
クロックサイクル♯5において、リードコマンドまたはライトコマンド(リード/ライトコマンド)とオートプリチャージコマンドがバンク♯Aに対して与えられる。このオートプリチャージコマンドに応答して、バンク♯Aに対するオートプリチャージ動作指示信号APC(A)が活性状態とされ、フリップフロップ56aがセットされ、オートプリチャージイネーブル信号APCE(A)がHレベルの活性状態とされる。またこのオートプリチャージ動作指示信号APCは図10に示すシフタ回路50へ与えられる。このシフタ回路50は、与えられたオートプリチャージ指示信号APCを所定のクロックサイクル数(本実施の形態においてはバースト長2)シフトする。このクロックサイクル♯5において与えられたリードコマンドまたはライトコマンドのアクセスコマンドに従って、バンク♯Aに対するアクセスが行なわれ、データの書込みまたは読出しが行なわれる。
バースト長が2であり、クロックサイクル♯7において、図10に示すシフタ回路からのシフト信号APCSがHレベルの活性状態とされ、AND回路58aaから出力されるオートプリチャージイネーブル信号PC2(A)がHレベルの活性状態とされ、NAND回路58adの出力信号がHレベルとされ、応じてNAND回路58aeから出力される内部動作活性化信号ACTIVE(A)がLレベルの非活性状態とされる。このバンク♯Aに対する内部動作活性化信号ACTIVE(A)の非活性化に応答して、フリップフロップ56aがリセットされ、オートプリチャージ動作イネーブル信号APCE(A)がLレベルの非活性状態とされ、応じてオートプリチャージ動作イネーブル信号PC2(A)がLレベルの非活性状態とされる。これにより、バンク♯Aのメモリセルアレイは非活性状態のプリチャージ状態とされる。
クロックサイクル♯10において、バンク♯Bに対するアクセスコマンド(リード/ライトコマンド)およびオートプリチャージコマンドが与えられる。このオートプリチャージ動作指示信号APCおよびHレベルのバンクアドレス信号BAに従って、バンク♯Bに対するオートプリチャージ動作指示信号APC(B)がHレベルの活性状態とされ、フリップフロップ56bがセットされてオートプリチャージイネーブル信号APCE(B)がHレベルの活性状態とされる。またこのオートプリチャージ動作指示信号APCは、図10に示すシフタ回路50へ与えられる。このクロックサイクル♯10において与えられるアクセスコマンドに従ってバンク♯Bに対するアクセス動作が行なわれ、データの書込みまたは読出しが行なわれる。
図10に示すシフタ回路のシフト動作が完了すると、クロックサイクル♯12において、シフト信号APCSがHレベルの活性状態とされ、応じてAND回路58baから出力されるオートプリチャージイネーブル信号PC2(B)がHレベルの活性状態とされ、フリップフロップ58bがリセットされ、内部動作活性化信号ACTIVE(B)がLレベルの非活性状態とされる。このバンク♯Bに対する内部動作活性化信号ACTIVE(B)の非活性化に応答して、フリップフロップ50bがリセットされ、オートプリチャージイネーブル信号APCE(B)がLレベルの非活性状態とされ、応じてプリチャージ動作イネーブル信号PC2(B)がLレベルの非活性状態とされる。これによりバンク♯Bのメモリセルアレイがプリチャージ状態とされる。
上述のように、オートプリチャージ動作を行なうためのシフタ回路をバンク♯Aおよびバンク♯Bに共通に設け、かつバンクそれぞれに対し、オートプリチャージコマンドに応答してこのオートプリチャージ動作を活性化する信号を発生する部分を設けておくことにより、オートプリチャージ動作実行のためのシフタ回路出力に従って指定されたバンクに対してオートプリチャージ動作を実行することができる。
[実施の形態3]
図14は、この発明の実施の形態3に従う同期型半導体記憶装置の要部の構成を示す図である。図14(A)においては、バンク♯Aに対する内部動作制御部の構成を示し、図14(B)には、バンク♯Bに対する内部動作制御部の構成を示す。
図14(A)において、制御回路54aは、内部動作活性化信号ACTIVE(A)を生成するためのフリップフロップ56aおよび58aに加えて、さらにバンク♯Aに対する読出指示信号R(A)に従って読出動作活性化信号READ(A)を出力する読出動作制御回路60aと、書込動作指示信号W(A)に従って書込動作活性化信号WRITE(A)を出力する書込制御回路62aを含む。読出制御回路60aは、読出動作指示信号R(A)の活性化時に初期値にリセットされかつ起動されて所定のカウント値をカウントするリードバースト長カウンタ60aaと、読出動作指示信号R(A)の活性化時セットされかつリードバースト長カウンタ60aaのカウントアップ信号に応答してリセットされるフリップフロップ60abを含む。このフリップフロップ60abから、読出動作活性化信号READ(A)が出力される。リードバースト長カウンタ60aaは、クロック信号CLKに従って予め設定されたバースト長のクロックサイクルをカウントする。
書込制御回路62aは、書込動作指示信号W(A)の活性化時に初期値にリセットされかつ起動されて書込動作時のバースト長をカウントするライトバースト長カウンタ62aaと、書込動作指示信号W(A)の活性化時にセットされかつライトバースト長カウンタ62aaのカウントアップ信号に応答してリセットされるフリップフロップ62abを含む。このフリップフロップ62abから書込動作活性化信号WRITE(A)が出力される。リードバースト長カウンタ60aaおよびライトバースト長カウンタ62aaは、先の実施の形態1において図8(A)を参照して説明した構成と同様の構成を備える。
制御回路54aは、さらに、読出動作活性化信号READ(A)と書込動作活性化信号WRITE(A)を受けるNOR回路64aを含む。このNOR回路64aの出力信号が、フリップフロップ58に含まれるAND回路58aaへ与えられる。すなわちこの構成においては、オートプリチャージコマンドシフト信号APCSに代えて、書込動作活性化信号および読出動作活性化信号の非活性化時にHレベルとされる信号が用いられる。フリップフロップ56aおよび58aの構成は、先の実施の形態2のそれと同じである(シフト信号APCSが用いられない点を除いて)。
図14(B)において、制御回路54bは、内部動作活性化信号ACTIVE(B)を発生するフリップフロップ56aおよび58aに加えて、バンク♯Bに対する読出動作指示信号R(B)に従って読出動作活性化信号READ(B)を出力する読出動作制御回路60bと、バンク♯Bに対する書込動作指示信号W(B)に従ってバンク♯Bに対するデータ書込動作を活性化する書込動作活性化信号WRITE(B)を生成する書込動作制御回路62bを含む。読出動作制御回路60bは、バンク♯Aの読出動作制御回路60aと同様の構成を備え、リードバースト長カウンタ60baおよびフリップフロップ60bbを含む。同様、書込動作制御回路62bも、バンク♯Aに対する書込動作制御回路62aと同じ構成を備え、ライトバースト長カウンタ62baおよびフリップフロップ62bbを含む。制御回路54bはさらに、読出動作活性化信号READ(B)と書込動作活性化信号WRITE(B)を受けるNOR回路64bを含む。このNOR回路64bの出力信号が、フリップフロップ58bに含まれるAND回路58baへ与えられる。
この図14(A)および図14(B)に示す構成においては、オートプリチャージコマンドが与えられたときに、このオートプリチャージコマンドを所定期間シフトするためのシフト回路は設けられていない。各バンクにおいて、読出動作および書込動作が完了したとき、それまでに与えられていたオートプリチャージコマンドに従ってオートプリチャージイネーブル信号APCE(A)またはAPCE(B)が活性状態とされていれば、フリップフロップ58a(または58b)がリセットされる。この図14(A)および(B)に示す構成は、実質的に、実施の形態1における構成を、バンク♯Aおよびバンク♯Bそれぞれに対して設けた構成と等価である。したがって、たとえばバンク♯Aに対してオートプリチャージコマンドが与えられた場合には、データ書込動作および読出動作が完了して、読出動作活性化信号READ(A)および書込動作活性化信号WRITE(A)が非活性状態とされ、NOR回路64aの出力信号がHレベルとされると、それまでに活性状態とされていた(オートプリチャージコマンドはライトコマンドまたはリードコマンドと同時に与えられる)オートプリチャージイネーブル信号APCE(A)が有効とされ、AND回路58aaの出力するオートプリチャージ動作トリガ信号PC2(A)が活性状態とされ、内部動作活性化信号ACTIVE(A)が非活性状態とされる。この動作は、バンク♯Bにおいても同様である。
この図14(A)および(B)に示す構成においては、オートプリチャージコマンドを所定時間経過後に有効とする(オートプリチャージ動作指示信号を所定時間遅延する)シフタ回路は必要とされない。データ書込動作およびデータ読出動作に必要とされるバースト長カウンタがオートプリチャージ動作開始タイミングを与えるために用いられている。したがって、専用のオートプリチャージコマンドを遅延するためのシフタ回路が不要となり、制御回路部のレイアウト面積を低減することができる。
[実施の形態4]
図15は、この発明の実施の形態4に従う同期型半導体記憶装置の内部動作活性化信号発生部の構成を概略的に示す図である。図15において、バンク♯Aおよびバンク♯Bに対し共通に設けられるオートプリチャージコマンドを遅延させるためのシフタ回路50aは、オートプリチャージ動作指示信号APCの活性化に応答して初期値にリセットされかつカウント動作を開始する。このシフタ回路50aの構成は、先の図8(A)に示す構成を利用することができる。この図15に示す構成においては、シフタ回路50aが与える遅延時間(シフトクロックサイクル数)は、データ書込および読出時のために予め定められるバースト長と独立に設定される。
バンク♯Aに対する内部動作活性化信号ACTIVE(A)を発生する制御回路54aは、バンク♯Aに対するオートプリチャージ動作指示信号ATC(A)に応答してセットされてオートプリチャージイネーブル信号APCE(A)を出力するフリップフロップ56aと、バンク♯Aに対する内部動作活性化開始指示信号ACT(A)の活性化に応答してセットされて内部動作活性化信号ACTIVE(A)を活性状態とするフリップフロップ58aを含む。フリップフロップ56aは、内部動作活性化信号ACTIVE(A)の非活性化に応答してリセットされる。これらのフリップフロップ56aおよび58aの構成は、先の実施の形態2および3に示す構成と同じである。
制御回路54aは、さらに、バンク♯Bに対する読出動作指示信号R(B)とバンク♯Bに対する書込動作指示信号W(B)とシフタ回路50aからのオートプリチャージシフト信号APCSを受けるOR回路70aを含む。このOR回路70aの出力信号が、フリップフロップ58aに含まれるAND回路58aaへ与えられる。すなわち、制御回路54aにおいては、シフタ回路50aからのシフト信号APCSまたはバンク♯Bに対する読出動作指示信号R(B)および書込動作指示信号W(B)のいずれかの活性化時、オートプリチャージイネーブル信号APCE(A)を有効としてオートプリチャージ動作トリガ信号PC2(A)を活性状態とする。
制御回路54bは、バンク♯Bに対するオートプリチャージ動作指示信号APC(B)の活性化に応答してセットされ、オートプリチャージイネーブル信号APCE(B)を活性状態とするフリップフロップ56bと、バンク♯Bに対する内部動作活性化指示信号ACT(B)の活性化に応答してセットされて内部動作活性化信号ACTIVE(B)を活性状態とするフリップフロップ58bを含む。これらのフリップフロップ56bおよび58bは、先の実施の形態2および3で示した制御回路54bの構成と同じである。
制御回路54bは、さらに、バンク♯Aに対する読出動作指示信号R(A)とバンク♯Aに対する書込動作指示信号W(A)とオートプリチャージ動作シフト信号APCSを受けるOR回路70bを含む。OR回路70bの出力信号がフリップフロップ58bに含まれるAND回路58baへ与えられる。この制御回路54bにおいては、バンク♯Aに対する指示信号R(A)、およびW(A)およびシフト信号APCSのいずれかが活性状態とされると、オートプリチャージイネーブル信号APCE(B)が有効とされ、プリチャージ動作トリガ信号PC2(B)が活性状態とされる。次にこの図15に示す制御部の動作をそのタイミングチャート部である図16を参照して説明する。
図16においては、バースト長が4であり、シフタ回路50aも4クロックサイクル、与えられたオートプリチャージ動作指示信号APCをシフトすることにより遅延する場合の動作が一例として示される。
クロックサイクル♯0において、バンク♯Aに対するアクティブコマンドが与えられ、内部動作開始指示信号ACT(A)が活性状態のHレベルとされる。この内部動作開始指示信号ACT(A)の活性化に応答してフリップフロップ54aがセットされて内部動作活性化信号ACTIVE(A)が活性状態のHレベルとされる。これにより、バンク♯Aにおいてメモリセル選択動作が行なわれる。
クロックサイクル♯2においてバンク♯Bに対するアクティブコマンドが与えられ、内部動作開始指示信号ACT(B)が活性状態のHレベルとされ、フリップフロップ58bがセットされて内部動作活性化信号ACTIVE(B)がHレベルの活性状態とされる。
クロックサイクル♯5において、オートプリチャージコマンドとともにリードコマンドまたはライトコマンド(リード/ライトコマンド:アクセスコマンド)がバンク♯Aに対して与えられる。これにより、オートプリチャージ動作指示信号APCがHレベルの活性状態とされ、シフタ回路50aが初期値にリセットされかつ起動されてシフト動作を開始する。またこのとき、フリップフロップ56aがセットされてオートプリチャージイネーブル信号APCE(A)がHレベルにセットされる。またアクセスコマンドに従って、データ読出指示信号R(A)またはデータ書込指示信号W(A)が活性状態のHレベルとされる(図16においては、両者をまとめて信号RW(A)で示す)。このアクセスコマンドに従って、バンク♯Aにおいてアクセス動作が行なわれる。
バースト長経過前のクロックサイクル♯7においてバンク♯Bに対するオートプリチャージコマンドとともにアクセスコマンドが与えられる。このクロックサイクル♯7におけるオートプリチャージ動作指示信号APCの活性化に従って、シフタ回路50aが初期値にリセットされかつシフト動作を開始する。フリップフロップ56aからのオートプリチャージイネーブル信号APCE(A)は活性状態のHレベルにある。したがって、このクロックサイクル♯7におけるバンク♯Bに対するアクセスコマンドに従ってOR回路70aの出力信号がHレベルとされ、フリップフロップ58aに含まれるAND回路58aaからのオートプリチャージトリガ信号PC2(A)がHレベルの活性状態とされ、内部動作活性化信号ACTIVE(A)が非活性状態のLレベルとされる。この内部動作活性化信号ACTIVE(A)の非活性化に従ってフリップフロップ56aがリセットされてオートプリチャージイネーブル信号APCE(A)がLレベルにリセットされる。これにより、バンク♯Aはプリチャージ状態に復帰する。
バンク♯Bにおいては、このクロックサイクル♯7において与えられたアクセスコマンドに従ってデータのアクセス動作が行なわれる。バースト長期間が経過すると、シフタ回路50aからのオートプリチャージシフト信号APCSがクロックサイクル♯11においてHレベルに立上がり、OR回路70bの出力信号がHレベルとなる。フリップフロップ56bは、クロックサイクル♯7におけるオートプリチャージコマンドに従ってセットされており、オートプリチャージイネーブル信号APCE(B)はHレベルにある。したがってこのクロックサイクル♯11において、AND回路58baからのオートプリチャージ動作トリガ信号PC2(B)がHレベルの活性状態とされ、内部動作活性化信号ACTIVE(B)が非活性状態のLレベルとされる。この内部動作活性化信号ACTIVE(B)の非活性化に応答して、フリップフロップ56bがリセットされ、オートプリチャージイネーブル信号APCE(B)が非活性状態のLレベルにリセットされる。
バンク♯Aへのアクセス中において、このバースト長経過前にバンク♯Bへのアクセスを行なう場合、このバンク♯Bに対するアクセスコマンドに従ってバンク♯Aをプリチャージすることができる。これにより、正確に必要とされるデータをバンク♯Aおよびバンク♯Bから読出すことができる。バンク♯Bへのアクセスが行なわれるのは、バンク♯Aがプリチャージ状態にあるか、またはバンク♯Aへのアクセスが完了した時点である。したがって上述のように、バンク♯Bに対するアクセスコマンドに従ってバンク♯Aをプリチャージ状態に復帰させても必要とされるデータはすべて読出すことができる。
バンク♯Aおよびバンク♯Bに対するアクセスが、バースト長間隔で行なわれる場合には、先の実施の形態2において説明したものと同様の動作が実現される。また、バースト長より長い間隔でアクセスコマンドが与えられる場合には、バンク♯Aおよびバンク♯Bそれぞれにおいて、シフト信号APCSに従って内部動作活性化信号ACTIVE(A)またはACTIVE(B)の非活性化が行なわれる。
上述のように、一方のバンクの内部動作活性化信号発生部の制御は、他方のバンクに対するアクセスコマンドの活性/非活性により行なうことにより、アクセスインタラプト(バースト長より短い間隔でアクセスコマンドが与えられる)においても、正確に必要とされるデータを読出すことができる。また、バンク♯Aにおいて、インタラプト動作が連続して行なわれる場合においても、オートプリチャージコマンドを連続して与えておくことにより、シフタ回路50aが各オートプリチャージコマンドの印加ごとにリセットされるため、内部動作を活性状態に保持して必要とされるデータをアクセスすることができる。
以上のように、この発明の実施の形態4に従えば、シフタ回路をバンクで共用する場合、他のバンクのアクセスコマンドを用いてバンクの内部動作の活性/非活性を制御する構成を付加することにより、バースト長より短い間隔で異なるバンクがアクセスされる場合においても、正確に各バンクを、必要とされるタイミングでプリチャージ状態とすることができる。
[実施の形態5]
図17は、この発明の実施の形態5に従う同期型半導体記憶装置の制御部の構成を概略的に示す図である。図17において、同期型半導体記憶装置は、読出動作指示信号Rの活性化に応答して初期値にリセットされかつカウント動作を開始するリードバースト長カウンタ80aと、読出動作指示信号Rの活性化時セットされて読出動作活性化信号READを活性状態とし、かつリードバースト長カウンタ80aのカウントアップ信号に応答してリセットされて読出動作活性化信号READを非活性状態とするリード発生器82aと、書込動作指示信号Wの活性化時初期値にリセットされかつカウント動作を開始するライトバースト長カウンタ80bと、書込動作指示信号Wの活性化時にセットされて書込動作活性化信号WRITEを活性状態としかつライトバースト長カウンタ80bのカウントアップ信号に応答してリセットされて書込動作活性化信号WRITEを非活性状態とするライト発生器82bと、リード発生器82aからの読出動作活性化信号READとライト発生器82bからの書込動作活性化信号WRITEを受けるOR回路86と、OR回路86の出力信号R/Wの立下がりに応答してワンショットのHレベルのパルス信号を発生するワンショットパルス発生器88を含む。リードバースト長カウンタ80a、リード発生器82a、ライトバースト長カウンタ80bおよびライト発生器82bは、先の実施の形態1において説明したものと同一の構成を備える。このリードバースト長カウンタ80a、リード発生器82a、ライトバースト長カウンタ80bおよびライト発生器82bは、バンク♯Aおよびバンク♯Bに共通に設けられる。
同期型半導体記憶装置は、さらに、リード発生器82aからの読出動作活性化信号READとバンクアドレス信号BAとを受けてバンク♯Aおよびバンク♯Bに対する読出動作活性化信号READ(A)およびREAD(B)を出力するリード選択回路84aと、書込動作活性化信号WRITEとバンクアドレス信号BAとに従ってバンク♯Aおよびバンク♯Bに対する書込動作活性化信号WRITE(A)およびWRITE(B)を出力するライト選択回路84bを含む。バンクアドレス信号BAで指定されたバンクに対してのみ書込/読出動作活性化信号が活性状態とされる。
同期型半導体記憶装置は、さらに、バンク♯Aに対する内部動作活性化開始指示信号ACT(A)に応答して活性状態とされ、内部動作活性化信号ACTIVE(A)を出力する制御回路54aと、バンク♯Bに対する内部動作活性化開始指示信号ACT(B)に応答して活性状態とされる内部動作活性化信号ACTIVE(B)を出力する制御回路54bを含む。
制御回路54aは、オートプリチャージ動作指示信号APC(A)の活性化時セットされ、かつ内部動作活性化信号ACTIVE(A)の非活性化時リセットされるフリップフロップ56aと、ワンショットパルス発生器88からのパルス信号APCSPとバンク♯Bに対する読出動作指示信号R(B)およびバンク♯Bに対する書込動作指示信号W(B)を受けるOR回路72aと、フリップフロップ56aの出力するオートプリチャージイネーブル信号APCE(A)とOR回路72aの出力信号を受けるAND回路58aaと、プリチャージ動作指示信号PC(A)とAND回路58aaの出力するオートプリチャージ動作トリガ信号PC2(A)を受けるOR回路57aと、内部動作活性化開始指示信号ACT(A)の活性化時セットされかつOR回路57aの出力信号の活性化時(Hレベル)にリセットされるフリップフロップ59aを含む。フリップフロップ59aから内部動作活性化信号ACTIVE(A)が出力される。
制御回路54bは、オートプリチャージ動作指示信号APC(B)の活性化時セットされ、かつ内部動作活性化信号ACTIVE(B)の非活性化に応答してリセットされるフリップフロップ56bと、パルス信号APCSPとバンク♯Aに対する読出動作指示信号R(A)およびバンク♯Aに対する書込動作指示信号W(A)を受けるOR回路72bと、OR回路72bの出力信号とフリップフロップ56bからのオートプリチャージイネーブル信号APCE(B)を受けるAND回路58baと、プリチャージ動作指示信号PC(B)とAND回路58baの出力信号とを受けるOR回路57bと、内部動作活性化信号ACT(B)の活性化時セットされかつOR回路57bの出力信号の活性化時(Hレベル)にリセットされるフリップフロップ59bを含む。フリップフロップ59bから内部動作活性化信号ACTIVE(B)が出力される。
この図17に示す構成では、先の実施の形態4の構成におけるオートプリチャージ動作指示信号APCをシフトするためのシフタ回路に代えて、リードバースト長カウンタおよびライトバースト長カウンタが用いられる。オートプリチャージシフト信号APCSに等価な信号がワンショットパルス発生器88から出力される。次にこの実施の形態5に従う同期型半導体記憶装置の制御部の動作を図18に示すタイミングチャート図を参照して説明する。ここで、図18においては、バースト長4の場合の動作が一例として示される。
クロックサイクル♯1において、バンク♯Aに対するアクティブコマンドが与えられる。このアクティブコマンドに応答して、フリップフロップ59aがセットされて内部動作活性化信号ACTIVE(A)がHレベルの活性状態とされる。
クロックサイクル♯3において、バンク♯Bに対するアクティブコマンドが与えられ、フリップフロップ59bがセットされて、内部動作活性化信号ACTIVE(B)がHレベルの活性状態とされる。
クロックサイクル♯5において、バンク♯Aに対しリードコマンドおよびオートプリチャージコマンド(オートPC)が与えられる。このリードコマンドに応答して、読出動作指示信号RがHレベルの活性状態とされ、リードバースト長カウンタ80aが起動されてカウント動作が開始される。同様、リード発生器82aがセットされ、読出動作活性化信号READがHレベルの活性状態とされる。また、バンク♯Aに対するオートプリチャージコマンドに従って、オートプリチャージ動作指示信号APC(A)が所定期間Hレベルとされて、フリップフロップ56aがセットされ、オートプリチャージイネーブル信号APCE(A)が活性状態のHレベルとされる。このリードコマンドに従ってバンク♯Aにおいて、メモリセルデータの読出が行なわれる。
バースト長の4クロックサイクルが経過するクロックサイクル♯9において、再びバンク♯Aに対しリードコマンドが与えられる。このリードコマンドに従って、読出動作指示信号Rが再び活性状態とされ、リードバースト長カウンタ80aがリセットされ、かつカウント動作を再開始し、またリード発生器82aがセットされて、持続的に読出動作活性化信号READをHレベルの活性状態とする。これにより、再びバンク♯Aにおいてデータの読出が行なわれる。
クロックサイクル♯12において、バンク♯Bに対しライトコマンドおよびオートプリチャージコマンドが与えられる。このライトコマンドに従って、書込動作指示信号Wが活性状態とされ、応じてライトバースト長カウンタ80bが起動されてカウント動作を開始する。またライト発生器82bがセットされて内部書込動作活性化信号WRITEがHレベルの活性状態とされる。このクロックサイクル♯12において、バンク♯Bに対するライトコマンドに従って、バンク♯Bに対する書込動作指示信号W(B)がHレベルの活性状態とされ、OR回路72aの出力信号のHレベルとされる。このクロックサイクル♯12においては、フリップフロップ56aからのオートプリチャージイネーブル信号APCE(A)はHレベルであり、したがってAND回路58aaからオートプリチャージ動作トリガ信号PC2(A)が活性状態とされる。これにより、OR回路57aを介してフリップフロップ59aがリセットされ、内部動作活性化信号ACTIVE(A)が非活性状態とされる。この内部動作活性化信号ACTIVE(A)の非活性化に応答して、バンク♯Aがプリチャージ状態とされ、またフリップフロップ56aがリセットされ、イネーブル信号APCE(A)がLレベルの非活性状態とされる。
一方、このクロックサイクル♯12においては、バンク♯Bに対するオートプリチャージ動作指示信号APC(B)が発生されて、フリップフロップ56bがセットされて、オートプリチャージイネーブル信号APCE(B)がHレベルの活性状態とされる。したがって、このクロックサイクル♯12において、読出動作活性化信号READはHレベルにあるものの、バンク♯Aのバースト長のデータの読出前に、バンク♯Bに対するアクセス動作が行なわれたため、バンク♯Aをプリチャージ状態とすることができ、正確に必要とされるデータを読出すことができる。またオートプリチャージコマンドをクロックサイクル♯5において与えていても、先の実施の形態1と同様にして、バースト長期間以内で次のリードコマンドまたはライトコマンドを与えることにより、バースト長カウンタがリセットされて読出動作活性化信号READが活性状態に維持される。したがって、ページモード動作で同じバンクに対し連続的にアクセスすることができる。
クロックサイクル♯13において、リードバースト長カウンタ80aからカウントアップ信号が出力され、リード発生器82aからの読出動作活性化信号READが非活性状態とされる。クロックサイクル♯12において書込動作活性化信号WRITEが活性状態とされ、クロックサイクル♯13において読出動作活性化信号READが非活性状態とされるものの、データ書込動作(メモリセルへの書込動作)が優先するように読出データに対しサイクル♯13においてマスク信号によりマスクがかけられ、内部でのデータの衝突は生じない。
クロックサイクル♯12においてライトコマンドが与えられてから、バースト長のデータの書込が行なわれた後、クロックサイクル♯16において、再びバンク♯Bに対しライトコマンドが与えられる。このライトコマンドに従って、再びライトバースト長カウンタ80bがリセットされかつカウント動作を再開始し、バンク♯Bに対するデータの書込が実行される(選択回路84bにより、書込動作活性化信号WRITE(B)が活性状態とされている)。このデータ書込時においてオートプリチャージコマンドを利用しても、バースト長間隔以内でアクセスコマンドを与えることにより、バースト長カウンタがリセットされるため内部でのプリチャージ動作が禁止され、同一バンクに対し持続的にページモード動作に従ってアクセスを行なうことができる。
ライトバースト長カウンタ80bは、バースト長のクロックサイクルをカウントすると、クロックサイクル♯20においてカウントアップ信号を出力し、ライト発生器82bがリセットされ、書込動作活性化信号WRITEが非活性状態とされる。この書込動作活性化信号WRITEの非活性化に応答して、OR回路86からの信号R/WがLレベルとなり、ワンショットパルス発生器88からのパルス信号APCSPがHレベルとされる。この活性状態とされたパルス信号APCSPに従って、OR回路72bの出力信号がHレベルとされ、オートプリチャージイネーブル信号APCE(B)がHレベルの活性状態であるため、AND回路58baおよびOR回路57bを介してフリップフロップ59bがリセットされて内部動作活性化信号ACTIVE(B)がリセットされる。したがって、オートプリチャージコマンドを与えてページモード動作を行なっても、ページモードでのデータ書込/読出完了後確実に内部をプリチャージ状態に復帰させることができる。
この実施の形態5に従えば、バースト長カウンタを利用してオートプリチャージコマンドを遅延するようにしている。またこのバースト長カウンタ80a、80bがバンク♯Aおよび♯Bに共通に設けられている。したがって、オートプリチャージコマンドを所定期間遅延するためのシフト回路を設ける必要がなく、また各バンクに共通に設けられているため、制御部のレイアウト面積を大幅に低減することができる。また読出動作活性化信号READおよびWRITEがともに非活性状態とされたときに、オートプリチャージシフト信号に相当するパルス信号APCSPを出力して、オートプリチャージイネーブル信号APCEを有効状態(AND回路58aaおよび58baをイネーブル状態)としているため、オートプリチャージコマンドを先に与えても、ページモード動作完了時に確実に内部をプリチャージ状態に設定することができる。
また他バンクに対するアクセス動作指示信号(R(A),R(B),W(A),W(B))を利用して、オートプリチャージイネーブル信号を有効状態としているため、各バンクは、常に必要とされるときに確実にプリチャージ状態に復帰させることができる。
なお、上記実施の形態においては、2つのバンクが用いられているが、このバンクの数は3以上複数個あっても同様の効果を得ることができる。実施の形態4および5において、バンクが3以上設けられている場合には、制御回路においてオートプリチャージイネーブル信号を有効とするためのOR回路に対し他のバンクすべてに対する読出動作指示信号および書込動作指示信号を与えるように構成すればよい。他の構成は先の実施の形態4または実施の形態5の構成をそのまま適用することができる。
またバースト長の数は4に限らず、任意である。
18 入力バッファ回路、20 コマンドデコーダ、26 書込制御回路、28 読出制御回路、26a,28a バースト長カウンタ、26b,28b フリップフロップ、40 行系制御回路、40a フリップフロップ、40b AND回路、40c OR回路、40d フリップフロップ、42 内部書込/読出完了検出回路、42a OR回路、42b ワンショットパルス発生器、50シフタ回路、52 バンク判別回路、54a,54b 制御回路、56a,56b フリップフロップ、58a,58b フリップフロップ、60a,60b 読出制御回路、60aa,60ba リードバースト長カウンタ、60ab,60bb フリップフロップ、62a,62b 書込制御回路、62aa,62ba ライトバースト長カウンタ、62ab,62bb フリップフロップ、64b NOR回路、57a,57b OR回路、58a,58b,59a,59b フリップフロップ、72a,72b OR回路、80a リードバースト長カウンタ、80b ライトバースト長カウンタ、82a リード発生器、82b ライト発生器、86 OR回路、88 ワンショットパルス発生器、84a,84b 選択回路。