JPH09180456A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期型半導体記憶装置の内部データ読出動作
および内部データ書込動作の制御部のレイアウト面積を
低減する。 【解決手段】 読出制御フリップフロップ回路（３２）
は、コマンドデコーダ（４）からの内部読出指示信号Ｒ
の活性化時に活性状態とされて、内部データ読出回路を
活性化する信号を発生する。書込制御フリップフロップ
回路３４は、コマンドデコーダからの内部書込動作指示
信号Ｗに応答して内部データ書込回路を活性化する。こ
のコマンドデコーダからの内部書込指示信号および内部
読出指示信号の一方が活性状態とされるとバースト長カ
ウンタ（３０）が予め定められたクロックサイクル数を
カウントし、そのカウント値が所定値に到達するとリセ
ット信号（ＲＳＴ）を活性状態として読出制御フリップ
フロップ回路および書込制御フリップフロップ回路をリ
セットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、内部データの入出力動作を制御する
部分の構成に関する。

【０００２】

【従来の技術】図１０は、従来の同期型半導体記憶装置
の全体の構成を概略的に示す図である。図１０におい
て、同期型半導体記憶装置は、行列状に配列される複数
のダイナミック型メモリセルを有するメモリアレイ１を
含む。このメモリアレイ１に含まれるメモリセルの構成
は示していないが、通常、１トランジスタ／１キャパシ
タ型のメモリセルが用いられる。

【０００３】同期型半導体記憶装置は、さらに、外部か
ら与えられる制御信号、すなわちロウアドレスストロー
ブ信号ＺＲＡＳ、コラムアドレスストローブ信号ＺＣＡ
Ｓ、およびライトイネーブル信号ＺＷＥを、外部から繰
返し与えられるクロック信号ＣＬＫに同期して取込み内
部制御信号を発生する入力バッファ回路２と、この入力
バッファ回路２から与えられた内部制御信号の状態を判
定し、指定された内部動作を活性化するための信号を発
生するコマンドデコーダ４と、コマンドデコーダ４から
の読出動作指示信号Ｒに応答して活性化されてメモリア
レイ１の選択されたメモリセルのデータを読出す動作を
活性化する読出動作活性化信号ＲＥＡＤを発生する読出
制御回路６と、コマンドデコーダ４から与えられる書込
指示信号Ｗに応答して活性化され、メモリアレイ１の選
択されたメモリセルへデータを書込む動作を活性化する
書込動作活性化信号ＷＲＩＴＥを発生する書込制御回路
８を含む。

【０００４】入力バッファ回路２は、クロック信号ＣＬ
Ｋの立上がりに同期して外部から与えられる制御信号Ｚ
ＲＡＳ、ＺＣＡＳ、およびＺＷＥを取込み、この外部制
御信号の状態に従ってワンショットのパルス信号の形態
の内部制御信号を発生する。コマンドデコーダ４は、こ
の入力バッファ回路２からワンショットのパルスの形態
で与えられる内部制御信号をデコードして、指定された
内部動作を判定する。すなわち、同期型半導体記憶装置
においては、この同期型半導体記憶装置内で実行される
べき動作は、外部制御信号のクロック信号ＣＬＫの立上
がり時点における状態の組合せにより指定される。ここ
で、クロック信号ＣＬＫは、外部から与えられるクロッ
ク信号であってもよく、この外部から与えられるクロッ
ク信号をバッファ処理した内部クロック信号であっても
よい。

【０００５】同期型半導体記憶装置は、さらに、クロッ
ク信号ＣＬＫに同期して、外部から与えられるアドレス
信号ＡＤを取込み、内部アドレス信号を発生するアドレ
スバッファ１８と、コマンドデコーダ４からのセル選択
動作活性化信号に応答して活性化され、アドレスバッフ
ァ１８から与えられる内部アドレス信号に従ってメモリ
アレイ１の対応のメモリセルを選択するセル選択回路２
０と、書込制御回路８からの書込動作活性化信号ＷＲＩ
ＴＥに応答して活性化され、入力バッファ回路１４から
与えられる内部書込データを順次メモリアレイ１の選択
されたメモリセルへ書込む書込回路１０と、読出制御回
路６からの読出動作活性化信号ＲＥＡＤに応答して活性
化され、メモリアレイ１の選択されたメモリセルのデー
タを順次読出して出力バッファ回路１６へ与える読出回
路１２を含む。通常、書込回路１０および読出回路１２
は、それぞれ複数のレジスタを有しており、そのレジス
タに格納されたデータをクロック信号に同期して伝達す
る。この書込回路１０および読出回路１２におけるデー
タの転送シーケンスは、種々存在し、ここでは、単に書
込回路１０および読出回路１２は、活性化時クロック信
号ＣＬＫに同期して所定のシーケンスでデータの書込ま
たは読出を行なうとのみ述べる。

【０００６】入力バッファ回路１４は、クロック信号Ｃ
ＬＫに同期して動作し、データ入出力端子２１へ与えら
れる外部書込データＤＱ（Ｄ）を取込み、書込回路１０
へ与える。出力バッファ回路１６は、出力制御回路２２
から与えられるデータ出力イネーブル信号ＯＥＭに応答
して活性化されて読出回路１２からクロック信号に同期
して与えられた内部読出データをバッファ処理してデー
タ入出力端子２１へ伝達する。

【０００７】出力制御回路２２は、読出制御回路６から
与えられる読出動作活性化信号ＲＥＡＤを所定期間（Ｃ
ＡＳレイテンシー）遅延してデータ出力イネーブル信号
ＯＥＭを生成する。ＣＡＳレイテンシーは、リードコマ
ンド（外部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥ
が、データ読出動作を指定する状態の組）が与えられて
から、データ入出力端子２１に、有効データＤＱ（Ｑ）
が現れるまでに必要とされるクロック信号ＣＬＫのサイ
クル数を示す。すなわち、リードコマンドが与えられて
から、ＣＡＳレイテンシーが経過した後に、有効データ
がデータ入出力端子２１に現れる。

【０００８】この同期型半導体記憶装置においては、外
部から与えられる制御信号ＺＲＡＳ、ＺＣＡＳおよびＺ
ＷＥが外部から周期的に繰返し与えられるクロック信号
ＣＬＫに同期して取込まれて、この内部動作が指定され
る。またアドレス信号ＡＤもクロック信号ＣＬＫに同期
して取込まれる。内部動作タイミングはクロック信号に
より決定されており、またデータ入出力もクロック信号
ＣＬＫに同期して行なわれる。したがって、外部制御信
号ＺＲＡＳ、ＺＣＡＳ、およびＺＷＥならびにアドレス
信号ＡＤのスキューによるタイミングマージンを考慮す
る必要がなく（これらの信号の確定タイミングは、クロ
ック信号ＣＬＫの立上がり時点で決定される）、内部動
作を速いタイミングで開始することができる。また、デ
ータもクロック信号ＣＬＫに同期して入出力されるた
め、高速でデータの入出力を行なうことができる。

【０００９】図１１は、図１０に示す読出制御回路６の
構成の一例を示す図である。図１１において、読出制御
回路６は、図１０に示すコマンドデコーダ４から与えら
れる内部読出動作指示信号Ｒに応答して活性化されてク
ロック信号ＣＬＫを所定数（バースト長）カウントする
バースト長カウント回路６ａと、内部読出指示信号Ｒの
活性化に応答してセットされ、バースト長カウント回路
６ａからのカウントアップ信号であるリセット信号ＲＳ
Ｔ（Ｒ）に応答してリセットされるフリップフロップ６
ｂを含む。このフリップフロップ６ｂから、読出動作活
性化信号ＲＥＡＤが出力される。バースト長カウント回
路６ａにおいてカウントされるバースト長は、データ読
出時において、１回のリードコマンドが与えられたとき
に連続して読出すことのできるデータの数を示す。

【００１０】フリップフロップ６ｂは、読出動作指示信
号Ｒを受けるインバータ６ｂａと、書込動作指示信号Ｗ
を受けるインバータ６ｂｂと、インバータ６ｂａの出力
信号を一方入力に受けるＮＡＮＤ回路６ｂｃと、ＮＡＮ
Ｄ回路６ｂｃの出力信号とインバータ６ｂｂの出力信号
とバースト長カウント回路６ａからインバータ６ｂｅを
介して与えられるリセット信号ＲＳＴ（Ｒ）を受けるＮ
ＡＮＤ回路６ｂｄを含む。ＮＡＮＤ回路６ｂｄの出力信
号はＮＡＮＤ回路６ｂｃの他方入力へ与えられる。

【００１１】書込動作指示信号は、クロック信号ＣＬＫ
の立上がり時において外部制御信号ＺＲＡＳ、ＺＣＡＳ
およびＺＷＥが所定の状態にセットされてデータ書込動
作が指定されたときに、コマンドデコーダ４から発生さ
れる（活性状態とされる）。ＮＡＮＤ回路６ｂｃから、
読出動作活性化信号ＲＥＡＤが出力される。この読出制
御回路６は、読出動作指示信号Ｒの活性化時にセットさ
れてバースト長カウント回路６ａからのリセット信号Ｒ
ＳＴ（Ｒ）の活性化時にリセットされる。したがって、
読出動作活性化信号ＲＥＡＤの活性化期間は、バースト
長カウント回路６ａがカウントするバースト長により決
定される。

【００１２】図１２は、図１０に示す書込制御回路８の
構成の一例を示す図である。図１２において、書込制御
回路８は、書込指示信号Ｗの活性化時に起動されてバー
スト長をカウントするバースト長カウント回路８ａと、
書込指示信号Ｗの活性化時にセットされ、かつバースト
長カウント回路８ａからのリセット信号ＲＳＴ（Ｗ）の
活性化時にリセットされるフリップフロップ８ｂを含
む。このフリップフロップ８ｂから、内部書込動作活性
化信号ＷＲＩＴＥが出力される。

【００１３】フリップフロップ８ｂは、書込指示信号Ｗ
を受けるインバータ８ｂａと、読出指示信号Ｒを受ける
インバータ８ｂｂと、インバータ８ｂａの出力信号を一
方入力に受けて書込動作活性化信号ＷＲＩＴＥを出力す
るＮＡＮＤ回路８ｂｃと、ＮＡＮＤ回路８ｂｃの出力信
号とインバータ８ｂｂの出力信号とインバータ８ｂｅを
介して与えられるバースト長カウント回路８ａからのリ
セット信号ＲＳＴ（Ｗ）を受けるＮＡＮＤ回路８ｂｄを
含む。このＮＡＮＤ回路８ｂｄの出力信号がＮＡＮＤ回
路８ｂｃの他方入力へ与えられる。バースト長カウント
回路８ａは、データ書込動作時におけるバースト長をカ
ウントする。次に、この図１１および図１２に示す読出
制御回路６および書込制御回路８の動作をそのタイミン
グチャート図である図１３を参照して説明する。ここ
で、バースト長は読出および書込ともに４と仮定する。

【００１４】クロックサイクル♯０の期間において、す
でにアクティブコマンド（メモリセル選択動作開始指示
信号）が与えられており、同期型半導体記憶装置におい
てセル選択回路２０が活性状態にされ、メモリアレイ１
においてメモリセルが選択状態とされる。

【００１５】クロックサイクル♯１において、ライトコ
マンドが与えられ、コマンドデコーダ４からの書込動作
指示信号Ｗが所定期間活性状態とされる。この書込動作
指示信号Ｗの活性化に応答して、フリップフロップ８ｂ
がセットされ、書込動作活性化信号ＷＲＩＴＥがＨレベ
ルの活性状態とされる。このときまたバースト長カウン
ト回路８ａも起動され、クロック信号ＣＬＫのカウント
動作を開始する。このライトコマンドに従って、セル選
択回路２０に含まれる列選択回路が、メモリセルの列を
選択する。入力バッファ回路１４が、データ入出力端子
２１へ与えられた外部書込データＤＱ（Ｄ０）を取込
み、書込回路１０へ与える。書込回路１０は、書込動作
活性化信号ＷＲＩＴＥに応答して活性化され、この入力
バッファ回路１４から与えられる書込データをメモリア
レイ１の選択されたメモリセルへ書込む。この書込動作
活性化信号ＷＲＩＴＥの活性状態の間、書込回路１０
は、入力バッファ回路１４からクロック信号ＣＬＫに同
期して与えられる書込データを順次メモリアレイ１の選
択されたメモリセルへ書込む。

【００１６】クロックサイクル♯５において、バースト
長カウント回路８ａからのリセット信号ＲＳＴ（Ｗ）が
Ｈレベルの活性状態とされ、書込動作活性化信号ＷＲＩ
ＴＥがＬレベルにリセットされる。このクロックサイク
ル♯５においては、外部からの書込データは与えられて
いないため、入力バッファ回路１４が、クロック信号Ｃ
ＬＫに動作しても、この書込回路１０の書込動作は禁止
されており、不確定データの書込は防止される。すなわ
ち、データ書込サイクルにおいては、１クロックサイク
ルずつ遅れて内部で書込回路１０が入力バッファ回路１
４から与えられたデータをメモリアレイ１の選択メモリ
セルへ書込んでいる。

【００１７】クロックサイクル♯７において、リードコ
マンドが与えられると、コマンドデコーダ４からの内部
読出指示信号Ｒが所定期間Ｈレベルの活性状態とされ、
応じてフリップフロップ６ｂがセットされ、読出動作活
性化信号ＲＥＡＤがＨレベルの活性状態とされる。この
読出動作活性化信号ＲＥＡＤの活性化に応答して、メモ
リアレイ１におけるメモリセルの選択動作が行なわれ、
この選択されたメモリセルのデータが読出回路１２によ
り読出される。出力制御回路２２が、この読出動作活性
化信号ＲＥＡＤを所定期間（ＣＡＳレイテンシー−１ク
ロックサイクル）遅延して、データ出力イネーブル信号
ＯＥＭをＨレベルの活性状態とする。出力バッファ回路
１６が、このデータ出力イネーブル信号ＯＥＭの活性化
に応答して活性化され、読出回路１２から順次読出され
るデータをデータ入出力端子２１へ伝達する。したがっ
て、クロックサイクル♯９から順次データＱ０、Ｑ１、
Ｑ２、およびＱ３が読出される。バースト長カウント回
路６ａが、クロック信号ＣＬＫを４カウントした後、ク
ロックサイクル♯１１においてリセット信号ＲＳＴ
（Ｒ）がＨレベルの活性状態とされる。これにより、読
出回路１２が非活性状態とされる。このとき、まだデー
タ出力イネーブル信号ＯＥＭは、Ｈレベルの活性状態に
あり、クロックサイクル♯１２において、出力バッファ
回路１６を介してデータＱ３はデータ入出力端子２１へ
出力される。このデータＱ３の読出しの後、クロックサ
イクル♯１２において、データ出力イネーブル信号ＯＥ
Ｍが非活性状態とされる。

【００１８】このデータ読出時において、リードコマン
ドが与えられてから有効データが最初に出力されるまで
の期間、すなわちクロックサイクル♯７からクロックサ
イクル♯９までの期間を、ＣＡＳレイテンシーと呼ぶ。

【００１９】上述の動作により、クロック信号ＣＬＫに
同期して、４つのデータ（バースト長４）を連続的に入
出力することができる。

【００２０】

【発明が解決しようとする課題】図１１および図１２に
示すように、読出制御回路６および書込制御回路８それ
ぞれにバースト長カウント回路が設けられている。読出
制御回路６のフリップフロップ６ｂのリセットが、リセ
ット信号ＲＳＴ（Ｒ）に加えて、内部書込指示信号Ｗに
より行なわれるのは以下の理由による。リードコマンド
が与えられてから、バースト長カウント回路６ａがバー
スト長をカウントし終わる前に、ライトコマンドが与え
られて、データ書込動作が行なわれる場合、読出回路１
２を非活性状態として、データ読出動作を停止させるた
めである。また、書込制御回路８にいおて、図１２に示
すように、フリップフロップ８ｂのリセットは、リセッ
ト信号ＲＳＴ（Ｗ）に加えて、読出指示信号Ｒにより行
なわれるのは、以下の理由による。すなわち、ライトコ
マンドが与えられてバースト長カウント回路８ａがバー
スト長をカウントし終わる前に、新たにリードコマンド
が与えられたとき、この書込回路１０を非活性状態とし
てデータ書込動作を終了させるためである。このような
バースト長のデータがすべて入出力される前に異なるア
クセスモードを指定するコマンドが与えられる動作を
「インタラプト」と称する。

【００２１】このような状況に加えて、読出動作時のバ
ースト長と書込動作時におけるバースト長が異なる場合
もあり、このような状況にもまた、対処し得るようにす
るため、データ読出動作の制御系およびデータ書込動作
の制御系は、それぞれ別々に設けられる。

【００２２】しかしながら、図１１および図１２に示す
ように、読出制御回路６および書込制御回路８は、バー
スト長カウント回路６ａおよびバースト長カウント回路
８ａを備えている。このバースト長カウント回路６ａお
よび８ａは、通常クロック信号ＣＬＫに同期して読出動
作指示信号ＲまたはＷをシフトするクロックシフト回路
で構成され、その占有面積は比較的大きい。したがっ
て、読出制御回路６および書込制御回路８それぞれにバ
ースト長カウント回路６ａおよび８ａを設けると、デー
タ入出力動作を制御する部分の占有面積が大きくなり、
高集積化された小占有面積の同期型半導体記憶装置の実
現に対する大きな障害となる。

【００２３】それゆえ、この発明の目的は、小占有面積
の内部データ書込／読出動作を制御する部分を備える同
期型半導体記憶装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部から与えられる読出指示信号に応
答して、クロック信号に同期して内部読出指示信号を発
生する読出指示信号発生手段と、外部から与えられる書
込指示信号に応答してクロック信号に同期して内部書込
指示信号を発生する手段と、内部読出指示信号に応答し
て、内部読出動作活性化信号を活性化する読出活性化手
段と、内部書込指示信号に応答して、内部書込動作活性
化信号を活性化する書込活性化手段と、これら内部読出
指示信号および内部書込指示信号両者を受けるように結
合され、内部読出指示信号および内部書込指示信号の一
方の活性化に応答して活性化され、クロック信号をカウ
ントし、該カウント値が所定値に到達すると、読出動作
活性化信号および内部書込動作活性化信号両者を非活性
状態にするようにリセット信号を読出活性化手段および
書込活性化手段両者へ与えるリセット手段を備える。

【００２５】請求項２に係る同期型半導体記憶装置は、
請求項１のリセット手段が、クロック信号に同期して、
連続的に入出力することのできるデータの数を示すバー
スト長をカウントするバースト長カウンタで構成され
る。

【００２６】請求項３に係る同期型半導体記憶装置は、
請求項１または２の装置において、所定のカウント値
は、内部読出動作活性化信号および内部書込動作活性化
信号両者に対して共通に定められる。

【００２７】請求項４に係る同期型半導体記憶装置は、
請求項１または２の装置において、リセット手段が、内
部書込動作活性化信号に対する第１の所定値をセットす
る書込バースト長設定手段と、内部読出動作活性化信号
に対する第２の所定値をセットする読出バースト長設定
手段と、内部書込指示信号の活性化に応答して第１の所
定値を有効としかつ内部読出指示信号の活性化に応答し
て第２の所定値を有効とする手段を含む。

【００２８】請求項５に係る同期型半導体記憶装置は、
請求項４のリセット手段が、内部読出指示信号と内部書
込指示信号の論理和をとる論理ゲートと、この論理ゲー
トの出力信号をクロック信号に同期してシフトするクロ
ックシフト回路と、このクロックシフト回路の第１の所
定値に対応する出力ノードを内部読出動作指示信号の活
性化に応答してリセット出力端子に結合する手段と、ク
ロックシフト回路の第２の所定値に対応する出力ノード
を内部読出指示信号の活性化に応答してリセット出力端
子へ結合する手段を含む。このリセット出力端子から内
部読出動作活性化信号および内部書込動作活性化信号を
リセットする信号が出力されて内部読出活性化手段およ
び内部書込活性化手段へ与えられる。

【００２９】内部読出動作および内部書込動作両者に共
通にリセット手段を設けることにより、内部のデータ書
込／読出制御部の構成要素数が低減され、応じて回路占
有面積が低減される。

【００３０】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う同期型半導体記憶装置の要部の構成を示す図である。
図１においては、内部データ書込／読出制御部の構成の
みを示す。他の構成は、図１０に示す構成と同じであ
る。

【００３１】図１において、同期型半導体記憶装置は、
クロック信号ＣＬＫに同期して外部制御信号ＺＲＡＳ、
ＺＣＡＳおよびＺＷＥを取込み内部制御信号を発生する
入力バッファ回路２と、この入力バッファ回路２の出力
する内部制御信号をデコードするコマンドデコーダ４
と、コマンドデコーダ４からの内部読出指示信号Ｒおよ
び内部書込指示信号Ｗの一方の活性化に応答して、起動
されてクロック信号ＣＬＫをカウントするバースト長カ
ウンタ３０と、コマンドデコーダ４からの読出動作指示
信号Ｒの活性化に応答してセットされ、内部書込指示信
号Ｗまたはバースト長カウンタ３０から出力されるリセ
ット信号ＲＳＴの一方の活性化に応答してリセットされ
る読出制御フリップフロップ回路３２と、コマンドデコ
ーダ４からの内部書込指示信号Ｗに活性化に応答してセ
ットされ、バースト長カウンタ３０からのリセット信号
ＲＳＴまたはコマンドデコーダ４からの内部読出動作指
示信号Ｒの活性化に応答してリセットされる書込制御フ
リップフロップ回路３４を含む。読出制御フリップフロ
ップ回路３２から、内部読出動作活性化信号ＲＥＡＤが
出力されて図示しない読出制御回路へ与えられる。書込
制御フリップフロップ回路３４から内部書込動作活性化
信号ＷＲＩＴＥが出力されて図示しない書込制御回路へ
与えられる。

【００３２】この図１に示すように、内部データ読出動
作および内部データ書込動作に共通にバースト長カウン
タ３０を設けることにより、１つのバースト長カウンタ
３０により、内部読出動作制御および内部データ書込制
御両者を行なうことができ、占有面積を低減することが
できる。

【００３３】図２は、図１に示す入力バッファ回路２の
構成の一例を示す図である。図２においては、外部制御
信号であるロウアドレスストローブ信号ＺＲＡＳを受け
るＲＡＳバッファの部分が示される。外部制御信号ＺＣ
ＡＳおよびＺＷＥそれぞれに対しても、この図２に示す
構成と同様のバッファ回路が設けられる。

【００３４】図２において、ＲＡＳバッファは、外部制
御信号ＺＲＡＳを受けるインバータ２ａと、クロック信
号ＣＬＫとインバータ２ａの出力信号とを受けるＮＡＮ
Ｄゲート２ｂと、ＮＡＮＤゲート２ｂの出力信号の立下
がりに応答してワンショットのパルス信号を発生するパ
ルス発生回路２ｃと、パルス発生回路２ｃの出力信号を
受けるインバータ２ｄを含む。パルス発生回路２ｃか
ら、内部制御信号ＲＡＳ０が出力され、インバータ２ｄ
から内部制御信号ＺＲＡＳ０が出力される。

【００３５】この図２に示す構成において、クロック信
号ＣＬＫの立上がり時において、外部ロウアドレススト
ローブ信号ＺＲＡＳがＬレベルに設定されているとき、
ＮＡＮＤ回路２ｂの出力信号がＬレベルとされ、パルス
発生回路２ｃからワンショットのＨレベルのパルス信号
が出力される。クロック信号ＣＬＫの立上がり時におい
て、外部ロウアドレスストローブ信号ＺＲＡＳがＨレベ
ルのときには、ＮＡＮＤ回路２ｂの出力信号はＨレベル
であり、パルス発生回路２ｃの出力信号はＬレベルに保
持される。したがって、外部ロウアドレスストローブ信
号ＺＲＡＳがクロック信号ＣＬＫの立上がり時におい
て、Ｌレベルのときには、内部制御信号ＲＡＳ０が所定
期間Ｈレベルとされ、内部制御信号ＺＲＡＳ０が、所定
期間Ｌレベルとされる。外部ロウアドレスストローブ信
号ＺＲＡＳがクロック信号ＣＬＫの立上がり時において
Ｈレベルであれば、内部制御信号ＲＡＳ０がＬレベルで
あり、内部制御信号ＺＲＡＳ０がＨレベルに保持され
る。

【００３６】図３（Ａ）および（Ｂ）は、それぞれ、図
１に示すコマンドデコーダ４に含まれるリードコマンド
デコード回路およびライトコマンドデコード回路の構成
を示す図である。図３（Ａ）において、リードコマンド
デコード回路４ｒは、入力バッファ回路２から与えられ
る内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０を
受けるＡＮＤ回路で構成される。内部読出指示信号Ｒ
は、内部制御信号ＺＲＡＳ０、ＣＡＳ０およびＺＷＥ０
がすべてＨレベルのときに、Ｈレベルの活性状態とされ
る。すなわち、外部制御信号ＺＲＡＳおよびＺＷＥがク
ロック信号ＣＬＫの立上がり時においてＨレベルに保持
され、外部コラムアドレスストローブ信号ＺＣＡＳが、
クロック信号ＣＬＫの立上がり時においてＬレベルに設
定されるときに、データ読出動作を示すリードコマンド
が与えられる。

【００３７】図３（Ｂ）において、ライトコマンドデコ
ード回路４ｗは、入力バッファ回路２から与えられる内
部制御信号ＺＲＡＳ０、ＣＡＳ０、ＷＥ０を受けるＡＮ
Ｄ回路で構成される。内部書込指示信号Ｗは、内部制御
信号ＺＲＡＳ０、ＣＡＳ０およびＷＥ０がすべてＨレベ
ルのときに、Ｈレベルの活性状態とされる。すなわち、
クロック信号ＣＬＫの立上がり時において、外部ロウア
ドレスストローブ信号ＺＲＡＳがＨレベルに設定されて
残りの外部制御信号ＺＣＡＳおよびＺＷＥがともにＬレ
ベルに設定されると、データ書込動作を示すライトコマ
ンドが与えられる。

【００３８】このリードコマンドおよびライトコマンド
は、ともに外部コラムアドレスストローブ信号ＺＣＡＳ
をＬレベルに設定することにより与えられる。したがっ
てこのライトコマンドおよびリードコマンドが与えられ
たときには、同期型半導体記憶装置内部において、列選
択動作が行なわれ、次いでこの選択された列上のメモリ
セルに対するデータの書込または読出が実行される。メ
モリアレイのメモリセルの選択動作開始を指示するアク
ティブコマンドは、図示しないアクティブコマンドデコ
ード回路により検出される。このアクティブコマンドの
場合には、外部ロウアドレスストローブ信号ＺＲＡＳが
クロック信号ＣＬＫの立上がり時においてＬレベルに設
定され、内部動作開始が指示される。

【００３９】図４は、図１に示すバースト長カウンタ３
０、読出制御フリップフロップ回路３２および書込制御
フリップフロップ回路３４の構成を具体的に示す図であ
る。図４において、バースト長カウンタ３０は、内部読
出指示信号Ｒと内部書込指示信号Ｗを受けるＯＲ回路３
０ａと、ＯＲ回路３０ａの出力信号の活性化に応答して
起動され、予め設定されたバースト長をカウントするバ
ースト長カウント回路３０ｂを含む。このバースト長カ
ウント回路３０ｂは、活性化時クロック信号ＣＬＫをバ
ースト長で定められる回数カウントしたとき、リセット
信号ＲＳＴを、Ｈレベルの活性状態とする。

【００４０】読出制御フリップフロップ回路３２は、内
部読出指示信号Ｒを受けるインバータ３２ａと、内部書
込指示信号Ｗを受けるインバータ３２ｃと、バースト長
カウンタ３０からのリセット信号ＲＳＴを受けるインバ
ータ３２ｃと、インバータ３２ａの出力信号を一方入力
に受けるＮＡＮＤ回路３２ｄと、ＮＡＮＤ回路３２ｄの
出力信号とインバータ３２ｂの出力信号とインバータ３
２ｃの出力信号とを受けるＮＡＮＤ回路３２ｅを含む。
ＮＡＮＤ回路３２ｅの出力信号はＮＡＮＤ回路３２ｄの
他方入力に与えられる。ＮＡＮＤ回路３２ｄから、内部
読出動作活性化信号ＲＥＡＤが出力される。

【００４１】書込制御フリップフロップ回路３４は、内
部書込指示信号Ｗを受けるインバータ３４ａと、内部読
出指示信号Ｒを受けるインバータ３４ｂと、リセット信
号ＲＳＴを受けるインバータ３４ｃと、インバータ３４
ａの出力信号を一方入力に受けるＮＡＮＤ回路３４ｄ
と、ＮＡＮＤ回路３４ｄの出力信号とインバータ３４ｂ
の出力信号とインバータ３４ｃの出力信号とを受けるＮ
ＡＮＤ回路３４ｅを含む。ＮＡＮＤ回路３４ｅの出力信
号はＮＡＮＤ回路３４ｄの他方入力へ与えられる。ＮＡ
ＮＤ回路３４ｄから、内部書込動作活性化信号ＷＲＩＴ
Ｅが出力される。次に、この図４に示す構成の動作につ
いて、図５に示すタイミングチャート図を参照して説明
する。

【００４２】クロックサイクル♯０以前のクロックサイ
クルにおいて、アクティブコマンドが与えられて同期型
半導体記憶装置が活性状態とされ、メモリセルの選択動
作が開始される。

【００４３】クロックサイクル♯１において、ライトコ
マンドが与えられ、図３（Ｂ）に示すライトコマンドデ
コード回路４ｗからの内部書込指示信号Ｗが所定期間Ｈ
レベルの活性状態とされる。次いで、この内部書込指示
信号Ｗの活性化に応答して、書込制御フリップフロップ
回路３４において、インバータ３４ａの出力信号がＬレ
ベルとされ、ＮＡＮＤ回路３４ｄから出力される内部書
込動作活性化信号ＷＲＩＴＥがＨレベルの活性状態とさ
れる（書込制御フリップフロップ回路３４がセットされ
る）。また、バースト長カウンタ３０においては、この
書込指示信号Ｗの活性化に応答してＯＲ回路３０ａの出
力信号がＨレベルとされ、バースト長カウント回路３０
ｂが起動され、クロック信号ＣＬＫをカウントする。図
示しないデータ入力バッファ回路へ与えられた書込デー
タＤ０が入力バッファを介して書込回路へ与えられる。
この書込動作活性化信号ＷＲＩＴＥに応答して活性状態
とされた書込回路により、クロックサイクル♯１−♯４
にわたって順次与えられる書込データＤ０、Ｄ１、Ｄ２
およびＤ３が、それぞれメモリセルアレイの選択された
メモリセルへ所定のシーケンスで書込まれる。ここで、
先に述べたように、ライトコマンドが与えられたとき、
メモリセルアレイにおいて、アクティブコマンドに従っ
て選択されたメモリセルから対応のメモリセルを選択す
る列選択動作が並行して行なわれている。

【００４４】バースト長カウント回路３０ｂが、バース
ト長（図５における構成においては４）をカウントする
と、クロックサイクル♯５において、リセット信号ＲＳ
ＴがＨレベルの活性状態とされ、応じて書込制御フリッ
プフロップ回路３４がリセットされ、内部書込動作活性
化信号ＷＲＩＴＥがＬレベルの非活性状態とされる。す
なわち、インバータ３４ｃの出力信号がＬレベルとさ
れ、ＮＡＮＤ回路３４ｅの出力信号がＨレベルとなり、
応じてＮＡＮＤ回路３４ｄの出力信号ＷＲＩＴＥがＬレ
ベルとされる（インバータ３４ａの出力信号はすでにＨ
レベルにされている）。内部においては、書込動作活性
化信号ＷＲＩＴＥの活性化時、クロック信号ＣＬＫの立
上がりに同期して選択メモリセルへのデータの書込が行
なわれており、クロックサイクル♯５におけるクロック
信号ＣＬＫの立上がり時において、すべての書込データ
Ｄ０〜Ｄ３の書込が完了する。

【００４５】クロックサイクル♯７において、リードコ
マンドが与えられ、応じて、図３（Ａ）に示すリードコ
マンドデコード回路４ｒからの内部読出指示信号Ｒが所
定期間Ｈレベルの活性状態とされる。これにより読出制
御フリップフロップ回路３２がセットされ、読出動作活
性化信号ＲＥＡＤがＨレベルの活性状態とされる。すな
わち、インバータ３２ａの出力信号がＬレベルとされ、
ＮＡＮＤ回路３２ｄから出力される読出動作活性化信号
ＲＥＡＤがＨレベルとされる。また、バースト長カウン
タ３０においては、ＯＲ回路３０ａの出力信号がこの読
出指示信号Ｒの活性化に応答してＨレベルとされ、バー
スト長カウント回路３０ｂが活性化され、クロック信号
ＣＬＫのカウント動作を開始する。

【００４６】この読出動作活性化信号ＲＥＡＤの活性化
に応答して、図示しない読出回路が活性化され、選択メ
モリセルからのデータが読出される。所定のＣＡＳレイ
テンシー（図５においてはＣＡＳレイテンシーは２）が
経過したクロックサイクル♯９から読出データＱ０−Ｑ
３が順次出力される。

【００４７】バースト長カウント回路３０が、クロック
信号ＣＬＫをバースト長に相当する４回カウントする
と、クロックサイクル♯１１において、リセット信号Ｒ
ＳＴがＨレベルの活性状態とされ、読出制御フリップフ
ロップ回路３２がリセットされて読出動作活性化信号Ｒ
ＥＡＤがＬレベルの非活性状態とされる。すなわち、イ
ンバータ３２ｃの出力信号がＬレベルとされ、ＮＡＮＤ
回路３２ｅの出力信号がＨレベルとされ、ＮＡＮＤ回路
３２ｄから出力される読出動作活性化信号ＲＥＡＤがＬ
レベルとされる。データ出力バッファ回路はまだ活性状
態にあり（図１０参照）クロックサイクル♯１２におい
て、データＱ３が出力されると、読出動作が完了する。

【００４８】上述のように、バースト長カウンタ３０
は、内部データ書込動作制御および内部データ読出動作
制御両者に共通に設けても、従来と同様、内部読出指示
信号および内部書込指示信号に従ってデータの読出およ
び書込を正確に実行することができる。特に、バースト
長カウンタ３０は、データ書込動作およびデータ読出動
作両者に共通に用いることにより、このデータ読出およ
び書込制御部のレイアウト面積を低減することができ
る。

【００４９】また、図４に示す構成において、読出制御
フリップフロップ回路３２へ内部書込指示信号Ｗがリセ
ット信号として与えられているのは、データ読出動作中
にライトコマンドが与えられたとき、読出動作を完了さ
せるためである。また同様、書込制御フリップフロップ
回路３４に対し、内部読出指示信号Ｒがリセット信号と
して与えられているのは、データ書込動作時において、
バースト長のデータの書込完了前にデータ読出動作を示
すリードコマンドが与えられたときに、データ書込動作
を完了させるためである。

【００５０】なお、図４に示す構成において、バースト
長カウンタ３０からのリセット信号ＲＳＴを読出制御フ
リップフロップ回路３２および書込制御フリップフロッ
プ回路３４それぞれに設けられたインバータ３２ｃおよ
び３４ｃにより反転している。これは、バースト長カウ
ンタ３０の、出力駆動力を小さくして、出力負荷を小さ
くするためである。しかしながら、このバースト長カウ
ンタ３０からのリセット信号ＲＳＴを反転した後に、反
転されたリセット信号を読出制御フリップフロップ３２
および書込制御フリップフロップ３４のリセット入力へ
与えるように構成してもよい。

【００５１】以上のように、この発明の実施の形態１に
従えば、バースト長カウンタは、データ読出動作および
データ書込動作で共有するように構成したため、内部デ
ータ書込／読出制御部のレイアウト面積を低減すること
ができる。

【００５２】［実施の形態２］図６は、この発明の実施
の形態２に従う同期型半導体記憶装置の要部の構成を示
す図である。図６においてはバースト長カウンタ３０の
構成が示される。図６において、バースト長カウント回
路３０ｂは、ＯＲ回路３０ａの出力信号Ｒ／Ｗを反転す
るインバータＩＶと、ＯＲ回路３０ａの出力信号Ｒ／Ｗ
およびインバータＩＶの出力信号をクロック信号ＣＬＫ
およびＺＣＬＫに従って順次転送するクロックシフト回
路４０と、データ読出用バースト長設定データＢＲおよ
びデータ書込用バースト長設定データＢＷに従って、こ
のクロックシフト回路４０の出力を選択する出力選択回
路４２と、書込動作活性化信号ＷＲＩＴＥの活性化時に
活性化され、出力選択回路４２により選択された信号を
反転してリセット信号ＲＳＴを生成する３状態インバー
タバッファ４３ｗと、読出動作活性化信号ＲＥＡＤの活
性化時に活性化され、出力選択回路４２から与えられた
信号を反転してリセット信号ＲＳＴを出力する３状態イ
ンバータバッファ４３ｒを含む。３状態インバータバッ
ファ４３ｗおよび４３ｒの出力部は信号線４４に結合さ
れる。この信号線４４が、先の実施の形態１において示
した読出制御フリップフロップ回路３２および書込制御
フリップフロップ回路３４のリセット入力に結合され
る。

【００５３】クロックシフト回路４０は、ｎ個の、縦続
接続されたフリップフロップＦＦ１〜ＦＦｎを含む。奇
数段のフリップフロップＦＦ１、ＦＦ３、…ＦＦｎ−１
はクロック信号ＣＬＫに同期して、与えられたデータを
転送する。偶数段のフリップフロップＦＦ２、ＦＦ４、
…ＦＦｎはクロック信号ＺＣＬＫに従って、与えられた
信号を転送する。２つの隣接するフリップフロップ（た
とえばＦＦ１、およびＦＦ２）により、１クロックサイ
クルの遅延が実現される。

【００５４】出力選択回路４２は、フリップフロップＦ
Ｆ４以降の偶数段のフリップフロップの出力部に設けら
れ、書込バースト長設定信号ＢＷ１、ＢＷ２、…ＢＷｍ
に応答して活性化され、活性化時対応の出力ノード上の
信号を反転して出力する３状態インバータバッファ４２
ｗ１、４２ｗ２、…４２ｗｍと、フリップフロップＦＦ
４以降の偶数段のフリップフロップの出力部に結合さ
れ、読出バースト長設定信号ＢＲ１、ＢＲ２、…ＢＲｍ
の活性化時に活性化され、対応のフリップフロップの出
力ノード上の信号を反転して出力する３状態インバータ
バッファ４２ｒ１、４２ｒ２、…４２ｒｍを含む。３状
態インバータバッファ４２ｗ１〜４２ｗｍの出力部は、
３状態インバータバッファ４３ｗの入力部に共通に接続
される。３状態インバータバッファ４２ｒ１〜４２ｒｍ
の出力部は、３状態インバータバッファ４３ｒの入力部
に共通に結合される。

【００５５】動作時においては、この書込バースト長設
定信号ＢＷ１〜ＢＷｍのうちの１つが活性状態とされ、
また読出バースト長設定信号ＢＲ１〜ＢＲｍの１つが活
性状態とされ、読出用バーストデータおよび書込用バー
ストデータそれぞれ別々に設定することができる。次に
動作について簡単に説明する。

【００５６】今、説明を簡単にするために、書込バース
ト長設定信号ＢＷ１および読出バースト長設定信号ＢＲ
ｍが活性状態とされた場合を想定する。ライトコマンド
が与えられ、書込動作指示信号ＷがＨレベルの活性状態
とされると、ＯＲ回路３０ａからの出力信号Ｒ／ＷがＨ
レベルとされる。フリップフロップＦＦ１が、クロック
信号ＣＬＫに同期して動作しており、このＯＲ回路３０
ａから与えられた信号Ｒ／Ｗを取込みかつラッチして出
力する。クロック信号ＺＣＬＫがＬレベルであり、フリ
ップフロップＦＦ２は、ラッチ状態にあり、先の状態を
保持している。クロック信号ＣＬＫがＬレベルに立下が
り、クロック信号ＺＣＬＫがＨレベルに立上がると、フ
リップフロップＦＦ２が、このフリップフロップＦＦ１
の出力信号を取込みラッチしかつ出力する。このとき、
フリップフロップＦＦ３は、クロック信号ＣＬＫがＬレ
ベルであり、ラッチ状態であり、先の状態を保持してい
る。したがって、クロック信号ＣＬＫが２回立上がる
と、そのサイクルにおいて、フリップフロップＦＦ４の
出力信号Ｏ４がＨレベルとされる。バースト長設定信号
ＢＷ１がＨレベルの活性状態であり、３状態インバータ
バッファ４２ｗ１が、このフリップフロップＦＦ４から
の信号を反転して出力する。内部書込動作活性化信号Ｗ
ＲＩＴＥが、書込指示信号Ｗの活性化に応答して活性状
態とされており、この３状態インバータバッファ４３ｗ
が活性状態とされ、３状態インバータバッファ４２ｗ１
から与えられた信号を反転して、信号線４４上のリセッ
ト信号ＲＳＴをＨレベルの活性状態とする。このリセッ
ト信号ＲＳＴの活性化に応答して、内部書込動作活性化
信号ＷＲＩＴＥがリセットされ、３状態インバータバッ
ファ４３ｗが出力ハイインピーダンス状態に復帰する。

【００５７】データ読出動作時においては、読出動作指
示信号Ｒが活性状態とされる。応じて、信号Ｒ／Ｗが活
性状態とされ、この信号が、フリップフロップＦＦ１〜
ＦＦｎ−１を介して順次クロック信号ＣＬＫおよびＺＣ
ＬＫに従って転送される。フリップフロップＦＦｎの出
力信号ＯｎがＨレベルとされると、３状態インバータバ
ッファ４２ｒｍが、信号ＢＲｍにより活性状態とされて
おり、このフリップフロップＦＦｎの出力信号Ｏｎを反
転して出力する。データ読出時においては、内部読出動
作活性化信号ＲＥＡＤが活性状態とされており、３状態
インバータバッファ４３ｒがこの３状態インバータバッ
ファ４２ｒｍから与えられた信号を反転して出力する。
これにより、リセット信号ＲＳＴが活性状態とされる。

【００５８】上述の構成により、共通のバースト長カウ
ント回路を用いても、データ読出のためのバースト長お
よびデータ書込のためのバースト長をそれぞれ別々に設
定することができる。

【００５９】なお、この図６に示す構成において、ＯＲ
回路３０ａの出力信号Ｒ／Ｗは、順次フリップフロップ
ＦＦ１〜ＦＦｎを転送される。書込動作および読出動作
が連続して行なわれる場合またはインタラプトが生じる
場合、正確にバースト長をカウントするために、この信
号Ｒ／Ｗは、フリップフロップＦＦ２〜ＦＦｎへも与え
られるように構成してもよい。フリップフロップＦＦ２
〜ＦＦｎをそれぞれリセットして、新たに与えられた信
号Ｒ／Ｗを正確にクロック信号ＣＬＫおよびＺＣＬＫに
従って伝達することができ、誤動作を防止することがで
きる。ここで、初段のフリップフロップＦＦ１のリセッ
トを行なわないように説明しているのは、リセット動作
により伝達すべき信号Ｒ／Ｗがリセットされてしまうの
を防止するためであるが、初段のフリップフロップＦＦ
１へ与えられてもよい。

【００６０】図７（Ａ）は、図６に示すフリップフロッ
プＦＦ１〜ＦＦｎの構成の一例を示す図である。フリッ
プフロップＦＦ１〜ＦＦｎは、同じ構成を有しており、
図７（Ａ）においては、１つのフリップフロップＦＦを
代表的に示す。図７（Ａ）において、フリップフロップ
ＦＦは、入力信号Ｉとクロック信号ＣＬＫ（またはＺＣ
ＬＫ）を受けるＮＡＮＤ回路５１ａと、入力信号ＺＩと
クロック信号ＣＬＫ（またはＺＣＬＫ）を受けるＮＡＮ
Ｄ回路５１ｂと、ＮＡＮＤ回路５１ａの出力信号を一方
入力に受けるＮＡＮＤ回路５２ａと、ＮＡＮＤ回路５１
ｂの出力信号を一方入力に受けるＮＡＮＤ回路５２ｂを
含む。ＮＡＮＤ回路５２ａの出力Ｏは、またＮＡＮＤ回
路５２ｂの他方入力に与えられ、またＮＡＮＤ回路５２
ｂの出力信号ＺＯは、ＮＡＮＤ回路５２ａの他方入力へ
与えられる。次にこの図７（Ａ）に示すフリップフロッ
プの動作を図７（Ｂ）に示すタイミングチャート図を参
照して説明する。図７（Ｂ）においては、一例として、
１０段のフリップフロップＦＦ１〜ＦＦ１０が用いられ
ており、それぞれの出力信号Ｏ１〜Ｏ１０の出力信号の
変化態様が示される。

【００６１】クロックサイクル０において、信号Ｒ／Ｗ
がＨレベルとされる。そのとき、クロック信号ＣＬＫが
Ｈレベルであり、ＮＡＮＤ回路５１ａおよび５１ｂがイ
ンバータとして作用し、入力信号Ｉ（Ｒ／Ｗ）を取込み
ラッチする。したがって、この状態において出力信号Ｏ
１が、Ｈレベルに立上がる。クロック信号ＣＬＫがＬレ
ベルに立下がると、ＮＡＮＤ回路５１ａおよび５１ｂの
出力信号はともにＨレベルとされ、ＮＡＮＤ回路５２ａ
および５２ｂの出力信号ＯおよびＺＯは変化しない。一
方、２段目のフリップフロップＦＦ２においては、クロ
ック信号ＺＣＬＫがＨレベルとされるため、そのＮＡＮ
Ｄ回路５１ａおよび５１ｂがインバータとして作用して
初段のフリップフロップＦＦ１から与えられた信号を取
込みラッチする。以降この動作を繰返し、クロック信号
ＣＬＫがＨレベルのときに、奇数番号のフリップフロッ
プが、与えられた信号を取込んでラッチし、クロック信
号ＺＣＬＫがＨレベルのときに、偶数番号のフリップフ
ロップが、与えらたれ信号を取込みラッチして出力す
る。したがって、バースト長が１に設定された場合に
は、出力信号Ｏ４が選択される。クロックサイクル１に
おけるクロック信号ＣＬＫの立下がりに同期して、この
出力信号Ｏ４がＨレベルとされ、クロックサイクル２に
おける内部書込／読出動作が禁止される。バースト長が
２に設定された場合には、出力信号Ｏ６が選択される。
クロックサイクル３における内部書込／読出動作が禁止
される（クロックサイクル２におけるクロック信号ＣＬ
Ｋの立下がりに同期して、リセット信号ＲＳＴが活性状
態とされる）。

【００６２】同様にして、バースト長が４に設定された
場合には、フリップフロップＦＦ１０の出力信号Ｏ１０
が選択される。クロックサイクル４におけるクロック信
号ＣＬＫの立下がりに同期してこの信号Ｏ１０がＨレベ
ルに立上がり、これにより、図５に示すように、リセッ
ト信号ＲＳＴが、リード／ライトコマンドが与えられて
から４クロックサイクル経過後にＨレベルの活性状態と
される。

【００６３】ここで、図７（Ａ）において破線で示すよ
うにＮＡＮＤ回路５２ｂにＯＲ回路３０ａの出力信号Ｒ
／Ｗを与えれば、バースト長カウンタ３０のカウント動
作開始時に確実に内部を初期状態にリセットしてカウン
ト動作を開始することができる。図８は、バースト長選
択信号発生部の構成を示す図である。図８において、書
込用バースト長データを格納するバースト長レジスタ６
０ｗと、このバースト長レジスタ６０ｗの格納データを
デコードし、バースト長選択信号ＢＷ１〜ＢＷｍの１つ
を活性状態にするデコーダ６２ｗと、読出用バースト長
データを格納するバースト長レジスタ６０ｒと、このバ
ースト長レジスタ６０ｒに格納されたデータをデコード
して、読出用バースト長選択信号ＢＲ１〜ＢＲｍの１つ
を活性状態とするデコーダ６２ｒが設けられる。バース
ト長レジスタ６０ｗおよび６０ｒは、たとえば、同期型
半導体記憶装置の特殊モード（たとえば初期設定時）に
おいて、外部からその可能データが設定される。デコー
ダ６２ｗおよび６２ｒは、それぞれ対応のバースト長レ
ジスタ６０ｗおよび６０ｒの格納するデータをデコード
する。このデコーダ６２ｗおよび６２ｒの構成として
は、たとえば先の図３（Ａ）および（Ｂ）に示すような
デコーダの構成が用いられる。この図８に示す構成に従
って、バースト長レジスタ６０ｗおよび６０ｒに対し外
部からバースト長データを格納することにより、この同
期型半導体記憶装置の適用される用途に応じて最適なバ
ースト長設定することができる。

【００６４】なお、この実施の形態２におけるバースト
長カウンタの構成の場合、リセット信号ＲＳＴが活性状
態とされデータ書込動作およびデータ読出動作活性化信
号ＷＲＩＴＥおよびＲＥＡＤがともに非活性状態とされ
た場合、信号線４４はフローティング状態とされる。こ
のフローティング状態を防止するためには、読出動作活
性化信号ＷＲＩＴＥおよび読出動作活性化信号ＲＥＡＤ
を受けるＮＯＲゲートの出力信号により、信号線４４を
接地電位または電源電位にプリチャージする構成が利用
されればよい。これにより、信号線４４の不安定なフロ
ーティング状態を防止することができる。

【００６５】以上のように、この発明の実施の形態２に
従えば、バースト長カウント回路のバースト長を、読出
データのためのバースト長およびデータ書込のためのバ
ースト長それぞれ独立に設定することができるように構
成したため、１つのバースト長カウンタを用いて、読出
動作および書込動作それぞれに対し異なったバースト長
データを設定することができ、これによりバースト長カ
ウント回路がデータ読出およびデータ書込をそれぞれ別
々に設けられている場合と同様の効果を実現することが
できる。

【００６６】［実施の形態３］図９は、この発明の実施
の形態３に従う同期型半導体記憶装置の要部の構成を示
す図である。図９においてはバースト長カウンタのバー
スト長を設定する部分の構成が示される。図９において
は、バースト長データ発生部は、データ書込時のバース
トデータを格納するバースト長レジスタ６０ｗと、デー
タ読出時のバースト長データを格納するバースト長レジ
スタ６０ｒと、内部書込動作活性化信号ＷＲＩＴＥの活
性化時に活性化され、バースト長レジスタ６０ｗの格納
するバースト長データをデコードし、バースト長選択信
号ＢＷ１〜ＢＷｍの１つを活性状態とするデコーダ６４
ｗと、内部読出動作活性化信号ＲＥＡＤの活性化時に活
性化され、バースト長レジスタ６０ｒの格納データをデ
コードし、読出バースト長選択信号ＢＲ１〜ＢＲｍの１
つを選択状態とするデコード６４ｒを含む。デコーダ６
４ｗの出力信号ＢＷ１〜ＢＷｍとデコーダ６４ｒの出力
信号ＢＲ１〜ＢＲｍは、それぞれワイヤードＯＲ接続さ
れて、バースト長選択信号Ｂ１〜Ｂｍとされる。

【００６７】バースト長カウント回路においては、クロ
ックシフト回路３０ｂの補のバースト長出力ノードＺＯ
１、ＺＯ２、…ＺＯｍそれぞれに対し、バースト長選択
信号Ｂ１〜Ｂｍの活性化時に活性状態とされる３状態イ
ンバータバッファＴＢ１〜ＴＢｍが設けられる。これら
の３状態インバータバッファＴＢ１〜ＴＢｍの出力部は
信号線４４に共通に接続される。信号線４４からリセッ
ト信号ＲＳＴが出力される。

【００６８】この構成の場合、データ書込動作時におい
ては、デコーダ６４ｗが活性状態とされ、バースト長レ
ジスタ６０ｗに格納されたデータをデコードして、バー
スト長選択信号ＢＷ１〜ＢＷｍの１つを選択状態とす
る。デコーダ６４ｒは非活性状態であり、その出力はハ
イインピーダンス状態とされる。これにより、バースト
長選択信号Ｂ１〜Ｂｍの１つが、デコーダ６４ｗの出力
信号に従って活性状態とされ、対応の３状態インバータ
バッファ（ＴＢ１〜ＴＢｍのいずれか）が活性状態とさ
れる。これにより、クロックシフト回路３０ｂのクロッ
クシフト数が、バースト長に等しくなると、信号線４４
上のリセット信号ＲＳＴが活性状態のＨレベルとされ
る。ここで、クロックシフト回路３０ｂの出力信号ＺＯ
１〜ＺＯｍは、先の実施の形態２における出力信号Ｏ１
〜Ｏｍの反転信号である。

【００６９】データ読出動作時においては、読出動作活
性化信号ＲＥＡＤが活性状態とされる。デコーダ６４ｒ
が活性化され、バースト長レジスタ６０ｒに格納された
バースト長データをデコードし、バースト長選択信号Ｂ
Ｒ１〜ＢＲｍの１つを活性状態とする。デコーダ６４ｗ
は、書込動作活性化信号ＷＲＩＴＥの非活性状態であ
り、出力ハイインピーダンス状態に設定される。したが
ってこの状態においては、デコーダ６４ｒの出力信号に
従って、３状態インバータバッファＴＢ１〜ＴＢｍの１
つが活性状態とされ、読出時のバースト長データに従っ
て、クロックシフト回路３０ｂの出力信号が選択されて
リセット信号ＲＳＴが発生される。

【００７０】この図９に示す構成の場合、バースト長を
選択するための３状態インバータバッファＴＢ１〜ＴＢ
ｍはデータ書込時およびデータ読出時両者において用い
られており、回路構成要素数を低減することができ、応
じて占有面積を低減することができる。

【００７１】なお、この実施の形態３の説明において、
デコーダ６４ｗおよび６４ｒは、非活性化時出力ハイイ
ンピーダンス状態とされるとして説明している。単にこ
れらの出力部に、トランスミッションゲートなどのスイ
ッチング素子が設けられていればよく、デコーダ６４ｒ
および６４ｗの内部に設けられたデコード回路を３状態
バッファで特に構成する必要はない。

【００７２】なおこの図９に示す構成において、バース
ト長レジスタ６０ｒおよび６０ｗの格納するデータを、
活性化信号ＲＥＡＤおよびＷＲＩＴＥにより選択する構
成を利用すれば、１つのデコーダでデータ書込時および
データ読出時それぞれ書込用バースト長データおよび読
出用バースト長データをデコードすることができ、応じ
てデコーダの数を低減することができる。

【００７３】以上のように、この実施の形態３に従え
ば、データ書込時およびデータ読出時のバースト長デー
タ選択部を、データ読出時およびデータ書込時において
共通に用いられるように構成したため、回路構成要素数
を低減することができ、応じて回路占有面積（レイアウ
ト面積）を低減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置の要部の構成を示す図である。

【図２】 図１に示す入力バッファ回路の構成の一例を
示す図である。

【図３】 図１に示すコマンドデコーダに含まれるリー
ドコマンドデコーダおよびライトコマンドデコーダの構
成を示す図である。

【図４】 図１に示すバースト長カウンタ、読出制御フ
リップフロップ回路および書込制御フリップフロップ回
路の具体的構成を示す図である。

【図５】 図４に示す構成の動作を示すタイミングチャ
ートである。

【図６】 図４に示すバースト長カウント回路の具体的
構成の一例を示す図である。

【図７】 （Ａ）は、図６に示すフリップフロップの構
成を示し、（Ｂ）は、図６に示すカウント回路の動作を
示すタイミングチャート図である。

【図８】 図６に示すバースト長選択信号発生部の構成
を示す図である。

【図９】 この発明の実施の形態３に従う同期型半導体
記憶装置の要部の構成を示す図である。

【図１０】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１１】 図１０に示す読出制御回路の構成を示す図
である。

【図１２】 図１０に示す書込制御回路の構成を示す図
である。

【図１３】 図１０に示す同期型半導体記憶装置の動作
を示すタイミングチャート図である。

【符号の説明】

２ 入力バッファ回路、４ コマンドデコーダ、３０
バースト長カウンタ、３２ 読出制御フリップフロップ
回路、３４ 書込制御フリップフロップ回路、４ｒ リ
ードコマンドデコーダ、４ｗ ライトコマンドデコー
ダ、３０ａ ＯＲ回路、３０ｂ バースト長カウント回
路、ＦＦ１〜ＦＦｎ フリップフロップ、４２ｗ１〜４
２ｗｍ，４２ｒ１〜４２ｒｍ ３状態インバータバッフ
ァ、４３ｗ，４３ｒ、ＴＢ１〜ＴＢｍ ３状態インバー
タバッファ、６０ｗ，６０ｒ バースト長レジスタ、６
２ｗ，６２ｒ，６４ｗ，６４ｒ デコーダ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から周期的に繰返し印加されるクロ
   ック信号に同期して動作する同期型半導体記憶装置であ
   って、 外部から与えられる読出指示信号に応答して、前記クロ
   ック信号に同期して内部読出指示信号を発生する読出指
   示信号発生手段、 外部から与えられる書込指示信号に応答して、前記クロ
   ック信号に同期して内部書込指示信号を発生する書込指
   示信号発生手段、 前記内部読出指示信号に応答して、内部読出動作活性化
   信号を活性化する読出活性化手段、 前記内部書込指示信号に応答して、内部書込動作活性化
   信号を活性化する書込活性化手段、および前記内部読出
   指示信号および前記内部書込指示信号をともに受けるよ
   うに結合され、前記内部読出指示信号および前記内部書
   込信号の一方の活性化に応答して活性化され、前記クロ
   ック信号をカウントし、該カウント値が所定値に到達す
   ると前記読出活性化手段および前記書込活性化手段を非
   活性状態とするようにリセット信号を前記読出活性化手
   段および前記書込活性化手段へ与えるリセット手段を備
   える、同期型半導体記憶装置。
2. 【請求項２】 前記リセット手段は、 前記クロック信号に同期して連続的に入出力することの
   できるデータの数を示すバースト長をカウントするバー
   スト長カウンタである、請求項１記載の同期型半導体記
   憶装置。
3. 【請求項３】 前記所定のカウント値は前記内部読出動
   作活性化信号および前記内部書込動作活性化信号両者に
   対して共通に定められる、請求項１または２記載の同期
   型半導体記憶装置。
4. 【請求項４】 前記リセット手段は、前記内部書込動作
   活性化信号に対する第１の所定値をセットする書込バー
   スト長設定手段および前記内部読出動作活性化信号に対
   する第２の所定値をセットする読出長バースト設定手段
   を含み、 前記リセット手段は、 内部書込指示信号の活性化に応答して前記第１の所定値
   を有効とし、かつ前記内部読出指示信号の活性化に応答
   して前記第２の所定値を有効とする手段を含む、請求項
   １または２記載の同期型半導体記憶装置。
5. 【請求項５】 前記リセット手段は、 前記内部読出指示信号と前記内部書込指示信号の論理和
   をとる論理ゲートと、 前記論理ゲートの出力信号を前記クロック信号に同期し
   てシフトするクロックシフト回路と、 前記クロックシフト回路の前記第１の所定値に対応する
   出力ノードを前記内部読出指示信号の活性化に応答して
   リセット出力端子に結合する手段と、 前記クロックシフト回路の前記第２の所定値に対応する
   出力ノードを前記内部読出指示信号の活性化に応答して
   前記リセット出力端子へ結合する手段とを含み、 前記リセット出力端子から前記内部読出動作活性化信号
   および前記内部書込動作活性化信号をリセットするため
   の信号が出力される、請求項４記載の同期型半導体記憶
   装置。