JP4315552B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はテストインターフェイス回路およびそれを用いた半導体集積回路装置に関し、特に、ロジック混載メモリを外部から直接テストするためのテストインターフェイス回路およびこれを備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
プロセサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ等）とを同一半導体チップ（半導体基板）上に集積化したロジック内蔵ＤＲＡＭなどのシステムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭとを相互接続することにより、汎用ＤＲＡＭに比べて１ないし２桁以上の高速のデータ転送速度を実現することができる。また、ＤＲＡＭとロジックとは内部配線で接続されており、この内部配線の長さはボード上配線に比べて十分短くまた寄生インピーダンスも小さく、データバスの充放電電流を大幅に低減できかつ高速で信号の転送を行なうことができる。また、ロジックとＤＲＡＭとは内部配線で接続されており、このロジックに対し汎用ＤＲＡＭを外付けする方式に比べてロジックの外部ピン端子数を低減することができる。これらの理由により、ＤＲＡＭ混載のシステムＬＳＩは、三次元グラフィック処理、画像・音声処理などの大量のデータを取扱う情報機器においてその性能を向上させる上で大きく寄与している。
【０００３】
このようなロジック混載ＤＲＡＭは、ロジックのみがパッドを介して端子に結合される。したがって、内蔵されたＤＲＡＭの機能をテストする場合、ロジックを介してテストを行なう必要がある。しかしながら、この場合、テストを行なうための制御をロジックが行なうことになり、ロジックの負荷が大きくなる。また、外部からロジックに対しＤＲＡＭの機能テストを行なうための命令を与え、このロジックから機能テストを行なうための制御信号をまたＤＲＡＭに対して与え、そのテスト結果をロジックを介して読出す必要がある。このため、ＤＲＡＭの機能テストは、ロジックを介して実行されることになり、ＤＲＡＭの動作タイミングマージなどのテストを正確に行なうことができない。また、プログラム容量の観点からも、ロジックが発生するテストパターンの数も制限を受け、十分なテストを行なうことができず、ＤＲＡＭの信頼性を十分に保証するのが困難である。また、ゲート規模が大きくなると、ロジック自体の不良発生確率が高くなるため、メモリテストの信頼性が低下する。
【０００４】
そこで、外部から直接、専用の試験装置を介してＤＲＡＭをテストする必要が生じる。
【０００５】
図１３は、従来のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。図１３において、システムＬＳＩＳＬＩは、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時、大規模ロジックＬＧとＤＲＡＭコアＭＣＲとを切離し、かつピン端子群ＴＰＧを介して外部のメモリテスタをＤＲＡＭコアＭＣＲに結合するテストインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【０００６】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器等を含む。
【０００７】
ＤＲＡＭコアＭＣＲは、クロック同期型メモリ（ＳＤＲＡＭ）である。
大規模ロジックＬＧは、画像／音声情報処理などの処理を実行し、またＤＲＡＭコアＭＣＲに対するアクセスを制御するためのメモリコントロールユニットを含む。
【０００８】
この図１３に示すように、テストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲをロジック部から完全に分離して外部ピン端子群ＴＰＧを介して直接アクセスすることが可能となり、ＤＲＡＭコアＭＣＲの直接外部制御および外部観測が可能となる。このようなテスト手法は、ダイレクト・メモリ・アクセス・テストと呼ばれている。このテストインターフェイス回路ＴＩＣを設けることにより、従来のメモリテスタを利用することができ、汎用ＤＲＡＭ（ＳＤＲＡＭ）とほぼ同程度のテストを行なうことができる。
【０００９】
図１４は、図１３に示すテストインターフェイス回路ＴＩＣおよびその関連の部分の構成を示す図である。図１４において、ピン端子群ＴＰＧは、テストクロックＴＣＬＫを受けるピン端子と、テスト動作モードを指定するテスト制御信号ＴＣＭＤを受けるピン端子と、テストモード時ＤＲＡＭコアＭＣＲのアクセスすべきメモリセルを指定するテストアドレスＴＡＤを受けるピン端子と、テストモード時の書込データＴＤｉｎを受けるピン端子と、テストモード時、テストインターフェイス回路ＴＩＣからの出力データＴＤｏｕｔを受けるピン端子を含む。このテストインターフェイス回路ＴＩＣへ与えられるテスト書込データＴＤｉｎおよびテストインターフェイス回路ＴＩＣから出力されるテストデータＴＤｏｕｔは、汎用ＤＲＡＭのそれと同様、たとえば８ビットのビット幅に設定される。
【００１０】
テストインターフェイス回路ＴＩＣは、テストクロック信号ＴＣＬＫに同期して、ピン端子群ＴＰＧに与えられたテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込み、テスト制御信号をＤＲＡＭコアＭＣＲに発行する内部コマンドにデコードし、また、８ビット幅のテスト入力データＴＤｉｎを２５６ビットの書込データに拡張するなどの動作を行なうラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシなどの情報を格納するモードレジスタ２と、ラッチ／コマンドデコーダ１から与えられる読出データ選択信号ＲＤ＿Ｓをモードレジスタ２に格納されたコラムレイテンシ情報等に従ってシフトするＣＡシフタ３と、ＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓに従って、ＤＲＡＭコアＭＣＲから読出された２５６ビットのテスト読出データＴＩＦＤｏｕｔから８ビットのデータを選択する２５６：８選択回路４を含む。
【００１１】
このテスト周辺回路として、テストモード指示信号ＴＥに応答して、ＤＲＡＭコアＭＣＲを大規模ロジックとテストインターフェイス回路ＴＩＣの一方に選択的に結合するセレクタ５と、通常動作モード時にたとえば大規模ロジックから与えられるクロック信号ＣＬＫとテストモード時に与えられるテストクロック信号ＴＣＬＫを受けてＤＲＡＭコアＭＣＲへクロック信号を与えるゲート回路６と、テストモード指示信号ＴＥの活性化時、ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤをテストインターフェイス回路ＴＩＣへ伝達するゲート回路７が設けられる。ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤは、また大規模ロジックへ、セレクタ５を介することなく与えられる。読出データを、通常動作モード時高速で大規模ロジックに与えるためである。
【００１２】
ＤＲＡＭコアＭＣＲは、クロック同期型ＤＲＡＭ（ＳＤＲＡＭ）であり、クロック信号に同期して、セレクタ５から与えられるデータ／信号を取込み、また読出データＲＤを出力する。
【００１３】
次に、この図１４に示すテストインターフェイス回路の動作を図１５に示すタイミングチャートを参照して説明する。
【００１４】
図１４に示すように、ＤＲＡＭコアＭＣＲは、書込データＩＮＤｉｎおよび読出データＲＤは、それぞれ別々のバスを介して転送する。テストピン端子についても、テスト時におけるテスト入力データＴＤｉｎとテスト読出データＴＤｏｕｔはそれぞれ別々のピン端子を介して転送される。
【００１５】
今、信号／ＲＡＳ，／ＣＡＳおよび／ＷＥなどを含むテスト制御信号ＴＣＭＤをデコードして、ＤＲＡＭコアＭＣＲからデータを読出す状態に設定する（ＤＲＡＭコアＭＣＲに対しリードコマンドＲＥＡＤを与える）。クロックサイクル♯１において与えられたテスト制御信号ＴＣＭＤは、ラッチ／コマンドデコーダ１においてデコードされて、このデコード結果が１クロックサイクル遅れて、クロックサイクル♯２において、リードコマンドＲＥＡＤとしてテストインターフェイス回路ＴＩＣからセレクタ５を介してＤＲＡＭコアＭＣＲへ与えられる。ここで、テストモード時においてはテストモード指示信号ＴＥに従ってセレクタ５が、大規模ロジックとＤＲＡＭコアＭＣＲとを切離し、テストインターフェイス回路ＴＩＣが出力するテストインターフェイスコマンドＴＩＦＣＭＤ、テストインターフェイスアドレスＴＩＦＡＤ、およびテストインターフェイス入力データＴＩＦＤｉｎを選択してＤＲＡＭコアＭＣＲへ転送する。ゲート回路７は、テストモード指示信号に従ってＤＲＡＭコアＭＣＲから読出されるデータＲＤをテストインターフェイス回路ＴＩＣへ伝達する。
【００１６】
ＤＲＡＭコアＭＣＲは、ゲート回路６から与えられるクロック信号（テストモード時テストクロック信号ＴＣＬＫに従って生成される）に従って信号／データを取込む。今、与えられた内部コマンドＩＮＣＭＤがリードコマンドＲＥＡＤであり、そのときに与えられる内部アドレスＩＮＡＤＤに従って内部データの読出を実行する。ＤＲＡＭコアＭＣＲのコラムレイテンシＣＬが、２クロックサイクルの場合、このサイクル♯２において与えられた内部リードコマンドＲＥＡＤ（ＩＮＣＭＤ）に従って、サイクル♯４のクロック信号ＴＣＬＫの立上がりエッジで有効読出データが出力される。
【００１７】
テストインターフェイス回路ＴＩＣにおいては、ＣＡシフタ３が、テストアドレスＴＡＤに含まれる選択信号に従ってコラムレイテンシＣＬのサイクル期間（選択信号がテストアドレスＴＡＤから生成される場合、このテストインターフェイス回路ＴＩＣにおける遅延時間を併せて含む）シフトさせる。したがって、ゲート回路７を介してＤＲＡＭコアＭＣＲからの２５６ビットの読出データＲＤが選択回路４に到達したとき、ＣＡシフタ３からの選択信号ＲＤ＿Ｓも確定状態となる。この選択回路４は、この２５６ビットのデータから、選択信号ＲＤ＿Ｓに従って８ビットのデータを選択してピン端子へテスト読出データＴＤｏｕｔ（ＤＯ０）として伝達する。
【００１８】
今、クロックサイクル♯２において外部からＤＲＡＭコアＭＣＲへ、データ書込を示すライトコマンドＷＲＩＴＥを与える。ライトコマンドを与える場合には、テストピン端子にテスト書込データＴＤｉｎ（ＤＡ）も同時に与えられる。これらのライトコマンドＷＲＩＴＥおよびテスト入力データＤＡもテストインターフェイス回路ＴＩＣにおいてテストクロック信号ＴＣＬＫに従って順次転送され、１クロックサイクルの遅延を持ってＤＲＡＭコアＭＣＲへ与えられる。ラッチ／コマンドデコーダ１内においては、入力データＴＤｉｎに対してビット幅拡張回路が設けられており、８ビットのテスト入力データＤＡ（ＴＤｉｎ）が２５６ビットの内部書込データＤＡｉｎに変換される（８ビットのデータ線が２５６ビットのデータ線に拡張される）。
【００１９】
外部から、テスト制御信号ＴＣＭＤとして、クロックサイクル♯３においてデータ読出を指示するリードコマンドＲＥＡＤにデコードされるテスト制御信号を与え、次いで次のクロックサイクル♯４においてデータ書込を指示するライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与える。この場合、クロックサイクル♯５においては、内部書込データＤＢｉｎがＤＲＡＭコアＭＣＲへ与えられ、次いでクロックサイクル♯６において、ＤＲＡＭコアＭＣＲから、２５６ビットのデータＤｏｕｔが読出され、次いでテストインターフェイス回路ＴＩＣの選択回路４により、クロックサイクル♯６において８ビットの読出データＤＯ１がテストデータＴＤｏｕとして出力される。
【００２０】
このモードレジスタ２に、テストインターフェイス回路ＴＩＣにおける信号伝搬遅延（図１５に示す例においては１クロックサイクル）とコラムレイテンシＣＬのサイクル数を示すデータを格納し、ＣＡシフタ３は、このモードレジスタ２に設定された期間シフト動作を行なうことにより、ＤＲＡＭコアＭＣＲから読出されるデータを正確なタイミングで選択してテストデータを読出すことができる。
【００２１】
上述のような、テストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲへ外部のテスタが直接アクセスすることができ、ＤＲＡＭコアＭＣＲの必要なテストを汎用ＳＤＲＡＭのテスタを用いて行なうことができる。
【００２２】
【発明が解決しようとする課題】
テストインターフェイス回路において、ＤＲＡＭコアＭＣＲのデータバス幅の２５６ビットの読出データを、８ビットの出力データに変換している。これは、外部のメモリテスタに２５６ビットのデータを直接与えた場合、メモリテスタ側でデータ処理が極めて困難となり、また、テストデータ入出力ピンの数も２５６・２＝５１２に増大し、現実的ではない。したがって、このテストインターフェイス回路において、８ビットのテスト入力データＴＤｉｎを内部で２５６ビットの入力データに拡張し、また選択回路において２５６ビットの読出データＴＩＦＤｏｕｔを８ビットのデータＴＤｏｕｔに変換している。
【００２３】
このように、テストに必要なピン数を低減しているものの、ＤＲＡＭ混載システムＬＳＩにおける大規模ロジックＬＧは、チップ外部とのシステムインターフェイスのために、多くの信号を入出力しており、このため大規模ロジックＬＧが数多くの外部ピン端子を必要とする。また、ＰＬＬおよびアナログ／デジタルコンバータのようなアナログ回路を含むアナログコアＡＰＧのテストのためには、外部ピン端子を割当てる必要がある。したがって、ＤＲＡＭコアを外部から直接テストするためのテストインターフェイス回路ＴＩＣに割当てられる外部ピン端子の数が十分でなくなる場合が考えられる。
【００２４】
テストインターフェイス回路ＴＩＣに関して、外部ピン端子を数多く必要とする外部アドレスについては、ロウアドレスとコラムアドレスの時分割多重により、外部アドレスピン端子をロウアドレスおよびコラムアドレスで共有することにより、テストアドレスピン端子数を低減することは可能である。また、合計１６個のピン端子を必要とするデータピン端子については、双方向型入出力回路を配置し、テストデータ入力ピンおよびテストデータ出力ピンを共通ピン端子とすることにより、テストデータ用ピン端子数を低減することができる。また、この場合には、テストデータ入出力ピン端子とテストインターフェイス回路ＴＩＣの間の配線数を低減することが可能という副次的効果も生じる。しかしながら、このような双方向型入出力回路を用いてテストインターフェイス回路ＴＩＣを介してＤＲＡＭコアＭＣＲとテストデータの転送を行なう場合、以下に説明するように、テスト入力データとテスト出力データの衝突（コンフリクト）により、ＤＲＡＭコアＭＣＲを実際の動作速度でテストすることはできなくなるという問題が生じる。以下にこの問題について詳細に説明する。
【００２５】
図１６は、双方向入出力回路の構成を概略的に示す図である。図１６において、テストインターフェイス回路ＴＩＣと８ビットのテストデータ端子群９の間に、双方向入出力回路８が設けられる。双方向入出力回路８は、出力イネーブル信号ＯＥの活性化時活性化され、テストインターフェイス回路ＴＩＣから伝達された８ビットデータをバッファ処理してテストデータ端子群９へ伝達するトライステートバッファ回路８ａと、出力イネーブル信号ＯＥの非活性化時活性化され、テストデータ端子群９に与えられた８ビットのテストデータＴＤをバッファ処理してラッチ／コマンドデコーダ１へ与える入力バッファ回路８ｂを含む。次に、この双方向入出力回路８を利用するダイレクトメモリアクセステストについて図１７に示すタイミングチャート図を参照して説明する。
【００２６】
テストクロック信号ＴＣＬＫのサイクル♯０において、テストクロック信号ＴＣＬＫの立下がりに同期してリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤが与えられる。次のサイクルでライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤが与えられる。外部のテスタは、この双方向入出力回路８における入力回路および出力回路の活性化の切換のために１クロックサイクル期間必要であるため、出力イネーブル信号ＯＥをクロックサイクル♯０においてＬレベルに立下げる（非活性化する）。
【００２７】
テストインターフェイス回路ＴＩＣにおいては、信号／データの転送に１クロックサイクル期間必要とする。したがって、クロックサイクル♯１のテストクロック信号ＴＣＬＫの立下がりにおいて、内部コマンドＩＮＣＭＤがリードコマンドＲＥＡＤとなり、次のクロックサイクル♯２において、内部コマンドＩＮＣＭＤがライトコマンドＷＲＩＴＥとなる。クロックサイクル♯１のテストクロック信号ＴＣＬＫの立下がりにおいて、ライトコマンドＷＲＩＴＥと同時に、テストデータＴＤとして、テスト入力データＤｉｎが与えられる。
【００２８】
クロックサイクル♯０のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤによって、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける信号転送の遅延時間、すなわち３クロックサイクル経過後に、テストインターフェイス回路ＴＩＣからテストデータＴＤとして、テスト出力データＤｏｕｔが生成される。したがって、サイクル♯１において外部からライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤを与えた後、テスト出力データを外部へ取出すため、出力イネーブル信号ＯＥは、クロックサイクル♯２のテストクロック信号ＴＣＬＫの立下がりに同期して、Ｈレベルに設定される。したがって、テスト出力データＤｏｕｔが出力されるときに、双方向入出力回路８は、確実に、出力バッファ回路８ａが安定に動作して、テスト出力データＤｏｕｔをバッファ処理して出力する。
【００２９】
クロックサイクル♯３のテストクロック信号ＴＣＬＫの立下がりに同期して、外部からライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与えることはできない。クロックサイクル♯０において外部から与えられたリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤに従ってデータがテストデータ入出力端子群に読出されているためである。
【００３０】
次のクロックサイクル♯４においても、外部から、ライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤを与えられない。出力イネーブル信号ＯＥは、クロックサイクル♯３から♯４におけるデータＤｏｕｔの読出のためにＨレベルに設定されており、このクロックサイクル♯４において、出力イネーブル信号ＯＥをテストクロック信号ＴＣＬＫの立下がりに応答してＬレベルに設定しても、このサイクル♯４においては、入出力回路の切換は不十分であり、データを安定に取込んでテストインターフェイス回路ＴＩＣへ与えることはできない。
【００３１】
クロックサイクル♯５においては、クロックサイクル♯２のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドＲＥＡＤにデコードされる制御信号に従ってテストデータＤｏｕｔが出力されるため、このサイクル♯５においても、ライトコマンドＷＲＩＴＥを与えることはできない。
【００３２】
このとき、また出力イネーブル信号ＯＥをＨレベルに設定する必要があり、この次のクロックサイクル♯６のテストクロック信号ＴＣＬＫの立下がりに同期して出力イネーブル信号ＯＥをＬレベルに設定した場合、このサイクル♯６において、双方向入出力回路８の入出力の切換が不十分であり、ライトコマンドＷＲＩＴＥを与えることはできない。したがって、クロックサイクル♯３から♯６においては、ノーオペレーションコマンドＮＯＰを与えておく必要がある。
【００３３】
クロックサイクル♯７のテストクロック信号ＴＣＬＫの立下がりに同期してライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与えると、出力イネーブル信号ＯＥは、１クロックサイクル前にＬレベルに立下がっており、双方向入出力回路８の入力バッファ回路８ｂが安定に動作して、このテスト入力データＤｉｎを取込むことができる。
【００３４】
ライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与える場合、同時にテストインターフェイス回路ＴＩＣに対しテスト入力データＤｉｎを与える必要があるため、双方向入出力回路８における入力／出力の切換に要する１クロックサイクル期間とこの双方向入出力回路８の信号伝搬遅延を考慮して、ライトコマンド印加よりも１クロックサイクル以上前のサイクルに、出力イネーブル信号ＯＥをＬレベルに設定して、双方向入出力回路８を入力モードに設定する必要がある。したがってこの図１７に示すタイミングチャートにおいては、出力イネーブル信号ＯＥは、ライトコマンドＷＲＩＴＥの印加よりも、１クロックサイクル前のサイクルで、Ｌレベルに設定されている。しかしながら、このテストクロック信号ＴＣＬＫの周波数によっては、２ないし３クロックサイクル前に、出力イネーブル信号ＯＥをデータ入力指示状態に設定する必要が生じる。
【００３５】
ＤＲＡＭコアに対して、リードコマンドまたはライトコマンドのみを連続して与える場合には、この出力イネーブル信号ＯＥの信号確定タイミングの問題は発生しない。出力イネーブル信号ＯＥが、ＨレベルまたはＬレベルに固定されてリードコマンドまたはライトコマンドが連続的に印加される。しかしながら、図１７に示すように、リードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥを交互に与える場合、ライトコマンドＷＲＩＴＥ印加の前に、少なくとも出力イネーブル信号ＯＥがＬレベルに確定するのに必要なクロックサイクル数に対応する数のコマンドＮＯＰ（ノーオペレーション）を入れ続ける必要がある。また、テスト入力データとテスト出力データの衝突を避ける必要があるという制約を受ける。図１７に示す場合には、４クロックサイクルにわたってコマンドＮＯＰを入れており、このテストクロック信号ＴＣＬＫがさらに高速となると、挿入されるコマンドＮＯＰの数がさらに増加する。
【００３６】
したがってテストピン端子数を低減するために、テストデータ出力端子およびテストデータ入力端子を共通化した場合、ページモードに従ってリード−ライト−リード−ライトというような連続動作等のテストを行なうことができず、実質的にＤＲＡＭコアの実速度でのテストを行なうことができなくなるという問題が生じる。
【００３７】
それゆえ、この発明の目的は、テストピン端子数を増加させることなくロジック混載メモリのテストをテストパターンの制約を受けることなく行なうことのできるテストインターフェイス回路を提供することである。
【００３８】
この発明の他の目的は、ロジック混載ＤＲＡＭを含む半導体集積回路装置において、このＤＲＡＭのテストを外部からテストパターンの制約を受けることなく、十分に行なうことのできる半導体集積回路装置を提供することである。
【００３９】
この発明の他の目的は、テストデータ出力端子およびテストデータ入力端子を共通化しても、テストパターンの制約を受けることなくロジック混載ＤＲＡＭの外部からのテストをテストパターンの制約を受けることなく行なうことのできるテストインターフェイス回路およびこれを備える半導体集積回路装置を提供することである。
【００４６】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、ロジックと、このロジックのためのデータを格納するメモリと、共通のテストデータパッドに結合され、テストデータパッドとの間で双方向にデータを転送する双方向入出力回路と、テスト動作モード時メモリを外部から直接アクセス可能にするためのテストインターフェイス回路とを備える。このテストインターフェイス回路は、メモリから読出されたデータを順次格納しかつ該格納データを順次格納順序と同一順序で読出して双方向入出力回路へ読出したデータを与えるファーストイン・ファーストアウト回路と、入力／読出を示す動作モード指示信号に応答してファーストイン・ファーストアウト回路のデータの書込／読出を制御するとともに双方向入出力回路からメモリへのデータ転送を制御するための制御回路とを備える。この制御回路は、動作モード指示信号がデータ入力モードを指示するときメモリへのデータ読出指示の数をカウントし、該カウント値に対応する数のデータをファーストイン・ファーストアウト回路へ書込みかつファーストイン・ファーストアウト回路から読出すようにファーストイン／ファーストアウト回路の動作を制御する。
【００４７】
請求項２に係る半導体集積回路装置は、請求項１の装置において、メモリが行列状に配列される複数のメモリセルを有し、かつ１回のロウアクセス時に、サイズＭビットの１頁のメモリセルが選択され、かつ入出力データのビット幅はｍであり、このファーストイン・ファーストアウト回路は、Ｍ／ｍ段のレジスタ回路を備える。
【００４８】
請求項３に係る半導体集積回路装置は、請求項１の装置において、メモリが、Ｎ個の互いに独立に活性状態へ駆動されるバンクを含む。各バンクは行列状に配列される複数のメモリセルを有しかつ１回のロウアクセスによりサイズＭビットの１頁のメモリセルが選択されかつビット幅ｍのデータをメモリは出力する。ファーストイン・ファーストアウト回路は、Ｎ・Ｍ／ｍ段のレジスタ回路を備える。
【００４９】
請求項４に係る半導体集積回路装置は、請求項１の装置において制御回路が、動作モード指示信号がデータ入力モードを指示時メモリへのデータ読出指示に応答して、このメモリから読出されるデータの数をカウントし、該カウント値に従ってファーストイン・ファーストアウト回路へのデータ書込の位置を示す書込ポインタを発生する第１のカウンタと、動作モード指示信号のデータ入力モード指示からデータ出力モード指示への変化に応答して、第１のカウンタのカウント値に応じてファーストイン・ファーストアウト回路からデータを読出す位置を示すリードポインタを発生する第２のカウンタを備える。リードポインタおよびライトポインタは初期時同じ位置を示す。
【００５０】
請求項５に係る半導体集積回路装置は、請求項１の装置の双方向入出力回路は、動作モード指示信号に応答してデータ転送経路が決定される。
【００５１】
請求項６に係る半導体集積回路装置は、請求項４の装置において、メモリがテストクロック信号に同期してテストデータの入力および出力を行ない、第２のカウンタはこのテストクロック信号の立上がりおよび立下がりに応答してカウント動作を行なってリードポインタを発生する。
【００５２】
請求項７に係る半導体集積回路装置は、請求項１の装置がさらに、テストモード指示信号に応答してメモリとテストインターフェイス回路とを接続しかつロジックとメモリとを切離すためのセレクタを備える。
請求項８に係る半導体集積回路装置は、メモリに対して別々に設けられる書込データバスおよび読出データバスをさらに備える。書込データバスは、テストインターフェイス回路およびロジックからの書込データをメモリに転送し、読出データバスは、メモリから読出されたデータを少なくともファーストイン・ファーストアウト回路へ転送する。
【００５３】
ファーストイン・ファーストアウト回路に、リードコマンドに従って混載メモリから読出されたデータが格納され、読出タイミングを調整することにより、テストインターフェイス回路からのデータ出力レイテンシを変更することができる。したがって、テストデータ入出力ピンを共通化しても、データの衝突を生じさせることなく、書込／読出の連続動作テストが可能となる。
【００５４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。図１に示す構成において、テストインターフェイス回路ＴＩＣは、テストデータ入出力端子９に双方向入出力回路８を介して結合される。この双方向入出力回路８は、出力バッファ回路８ａと入力バッファ回路８ｂとを含み、そのデータ転送方向は、出力イネーブル信号ＯＥにより決定される。
【００５５】
テストインターフェイス回路ＴＩＣは、テストピン端子群ＴＰＧを介して与えられるテスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤをテストクロック信号ＴＣＬＫに従って取込み、かつテスト制御信号ＴＣＭＤをデコードし、かつ双方向入出力回路８からのテスト入力データをテストクロック信号ＴＣＬＫに従って取込みかつビット幅を拡張するラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシ情報等を格納するモードレジスタ２と、モードレジスタ２に格納されるコラムレイテンシ情報に従って、このテストインターフェイス回路ＴＩＣにおける信号転送遅延およびコラムレイテンシ期間ラッチ／コマンドデコーダ１から与えられる読出選択信号をテストクロック信号ＴＣＬＫに従ってシフトするＣＡシフタ３と、ＣＡシフタ３とゲート回路７を介して与えられるＤＲＡＭコアＭＣＲからの２５６ビットの読出データＴＩＦＤｏｕｔから読出選択信号ＲＤ＿Ｓに従って８ビットのデータを選択する２５６：８選択回路４を含む。これらの構成要素は、先の図１４に示すテストインターフェイス回路ＴＩＣの構成と同じである。
【００５６】
テストインターフェイス回路ＴＩＣはさらに、２５６：８選択回路４からの８ビットのデータを順次格納し、かつ該格納順序で格納データを出力するファーストイン・ファーストアウト（ＦＩＦＯ）回路１０と、出力イネーブル信号ＯＥとラッチ／コマンドデコーダ１からの読出指示信号（リードコマンド）とに従ってファーストイン・ファーストアウト回路１０のデータ書込／読出動作を制御するＦＩＦＯ制御回路１５を含む。
【００５７】
ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがデータ入力モードを示すとき（Ｌレベルのとき）、ラッチ／コマンドデコーダ１からの読出指示信号をカウントし、ファーストイン・ファーストアウト回路１０へ格納すべきテスト読出データの数をカウントして、このファーストイン・ファーストアウト回路１０へのデータ書込動作を制御する。ＦＩＦＯ制御回路１５は、さらに、出力イネーブル信号ＯＥが入力モード指示状態（Ｌレベル）から出力モード指示状態（Ｈレベル）に変化すると、格納されたデータを順次テストクロック信号ＴＣＬＫに従って読出して、双方向入出力回路８に含まれる出力バッファ回路８ａへ与える。
【００５８】
したがって、双方向入出力回路８のデータ入力モード時においては、ファーストイン・ファーストアウト回路１０は、データ格納動作のみを行ない、データ読出動作は行なわない。このデータ入力モードが完了し、テストデータ入出力端子９にテスト入力データが存在しなくなったときに、ファーストイン・ファーストアウト回路１０からデータを読出して、出力バッファ回路８ａを介してテストデータ入出力端子９へテストデータを読出す。したがって、ライトコマンドおよびリードコマンドが交互に与えられる場合においても、ライトコマンドにデコードされるテスト制御信号の印加完了後、ファーストイン・ファーストアウト回路１０から順次テストデータが読出されるため、データの衝突は生じない。
【００５９】
ファーストイン・ファーストアウト回路１０により、テストデータ出力のレイテンシを適応的に変更することにより、リードコマンドおよびライトコマンドを連続的に印加しても、テストデータ入出力端子においてテスト入力データおよびテスト出力データの衝突は生じず、共通入出力ピン端子を用いてＤＲＡＭコアのダイレクトメモリアクセステスト時のリード／ライト連続動作テストを行なうことができる。次に、図２に示すタイミングチャートを参照して、この発明の実施の形態１のテストインターフェイス回路の動作について説明する。
【００６０】
リード／ライト連続動作テストを行なう場合、まずアクティブコマンドＡＣＴにデコードされるテスト制御信号ＴＣＭＤを与え、ＤＲＡＭコアＭＣＲにおいて１頁のメモリセルを選択する。ここで、１頁は、このアクティブコマンドＡＣＴが与えられてＤＲＡＭコアＭＣＲに対しロウアクセスが指示され、ＤＲＡＭコアＭＣＲにおいて行選択動作が行なわれ、選択状態へ駆動されるメモリセル行を示す。
【００６１】
このアクティブコマンドＡＣＴに対応するテスト制御信号を与えた後、次いで出力イネーブル信号ＯＥをＬレベルに設定し、双方向入出力回路８をデータ入力モードに設定する。図２においては、テストクロック信号ＴＣＬＫのサイクル♯０のテストクロック信号ＴＣＬＫの立下がりにリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤが外部から与えられており、このリードコマンドＲＥＡＤにデコードされる制御信号の印加と並行して出力イネーブル信号ＯＥがＨレベルからＬレベルに立下げられる。
【００６２】
双方向入出力回路８は、その入力と出力の切換に１クロックサイクル期間を必要とし、また書込データを双方向入出力回路８を介してラッチ／コマンドデコーダ１へ与える際の遅延時間を考慮して、ライトコマンドＷＲＩＴＥとテスト入力データＤｉｎを与える必要がある。図２においては、この双方向入出力回路８における信号伝搬遅延は無視できるものと考えている。
【００６３】
出力イネーブル信号ＯＥは、サイクル♯０のテストクロック信号ＴＣＬＫの立下がりに応答してＬレベルに立下げられており、次のサイクル♯１のテストクロック信号ＴＣＬＫの立下がりでライトコマンドＷＲＩＴＥにデコードされるテスト制御信号と同時にテスト入力データＤｉｎを与えても、この双方向入出力回路８は、その入力バッファ回路８ｂが既に動作状態に設定されており、確実に、テストデータ入出力端子群９に与えられる８ビットのテスト入力データＤｉｎをバッファ処理してラッチ／コマンドデコーダ１へ与える。
【００６４】
次いでサイクル♯２およびサイクル♯３のそれぞれのテストクロック信号ＴＣＬＫの立下がりに同期してリードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥとなる制御信号を外部から与える。これらのテスト制御信号ＴＣＭＤは、テストインターフェイス回路ＴＩＣおよびセレクタ５を介して内部コマンドＩＮＣＭＤとして、１サイクル遅延されてＤＲＡＭコアＭＣＲへ入力される。ＤＲＡＭコアＭＣＲは、この与えられた内部コマンドＩＮＣＭＤに従ってデータの書込／読出を実行する。
【００６５】
リードコマンドＲＥＡＤが与えられたとき、ＤＲＡＭコアＭＣＲは、コラムレイテンシＣＬ経過後有効データＤｏｕｔを出力する。図２においては、コラムレイテンシＣＬが２の場合の動作が一例として示される。ＤＲＡＭコアＭＣＲは、内部書込データＩＮＤｉｎを伝達するバスおよび読出データＲＤを伝達するバスが別々に設けられており、したがって、ＤＲＡＭコアＭＣＲのコラムレイテンシＣＬを考慮して、これらのバス上での書込データと読出データの衝突を考慮する必要はない。ただし、ＤＲＡＭコアＭＣＲ内において内部データ転送経路が、共通ＩＯデータ線であり、内部書込データおよび内部読出データが共通のＩＯデータバスを介して伝達される場合には、考慮する必要がある。しかしながら、通常、混載ＤＲＡＭにおいては、内部データバスとしては、書込データバスおよび読出データバスが別々に設けられており、特に、内部データバスの書込データと読出データの衝突は考慮する必要はない。
【００６６】
ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤは、ゲート回路７を介してテストインターフェイス回路ＴＩＣの選択回路４へ与えられる。選択回路４は、テストインターフェイス回路ＴＩＣにおける１サイクルの遅延時間およびＤＲＡＭコアＭＣＲにおけるコラムレイテンシＣＬを考慮して、ＣＡシフタ３によりタイミング調整された読出選択信号ＲＤ＿Ｓに従ってこの２５６ビットの読出データＴＩＦＤｏｕｔから８ビットのデータを選択して、ファーストイン・ファーストアウト回路１０へ与える。ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがＬレベルのときに外部から与えられるリードコマンドＲＥＡＤの数をラッチ／コマンドデコーダ１からの読出動作指示信号に従ってカウントし、そのカウント値に従って、ファーストイン・ファーストアウト回路１０に対し、書込ポインタを発生して、選択回路４から与えられた８ビットのデータＤｏｕｔをファーストイン・ファーストアウト回路１０へ格納する。
【００６７】
クロックサイクル♯３において、ＤＲＡＭコアＭＣＲから読出されたデータＤｏｕｔは、一旦ファーストイン・ファーストアウト回路１０に格納されるため、このサイクルにおいて外部からライトコマンドＷＲＩＴＥとなるテスト制御信号ＴＣＭＤとともに、入出力ピン端子群９にテスト入力データＤｉｎが与えられてもＤＲＡＭコアＭＣＲから読出されたデータとテスト入力データとの衝突は生じない。
【００６８】
クロックサイクル♯４において、連続テスト動作が完了すると、次いで、出力イネーブル信号ＯＥをＨレベルに立上げ、双方向入出力回路８を、データ出力モードに設定し、すなわち出力バッファ回路８ａを能動状態に設定する。また、ＦＩＦＯ制御回路１５は、この出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がったとき、１クロックサイクル経過後に、このファーストイン・ファーストアウト回路１０から順次格納データを読出して出力バッファ回路８ａへ与える。ここで、出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がり、データ出力モードに設定されてから１クロックサイクル期間経過後に、ファーストイン・ファーストアウト回路１０からデータを読出しているのは、双方向入出力回路８における入力／出力切換に１クロックサイクル必要とされるためである。
【００６９】
ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがＬレベルのときに入力されたリードコマンドの数だけそのファーストイン・ファーストアウト回路１０のリードポインタを変更し、そのときに格納されたデータを順次出力する。したがって、図２に示すように、クロックサイクル♯５のテストクロックＴＣＬＫの立下がりから、順次、サイクル♯０および♯２のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドにより読出されたデータが各クロックサイクルごとに出力される。
【００７０】
このファーストイン・ファーストアウト回路をいわゆるバッファ回路として利用して、ＤＲＡＭコアＭＣＲのデータ読出時のレイテンシを変更することにより、データ入力端子およびデータ出力端子を共通化してリード／ライト動作を連続的に行なっても、データの衝突は生じず、正確にテスト動作を行なうことができる。
【００７１】
図３は、図１に示すラッチ／コマンドデコーダ１の構成を概略的に示す図である。図３において、ラッチ／コマンドデコーダ１は、テストクロック信号ＴＣＬＫに応答してテスト入力データＴＤｉｎ、テスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤをラッチするラッチ回路２０と、ラッチ回路２０からの８ビットのテスト入力データを２５６ビットのテスト入力データに変換するビット幅拡張回路２１と、ラッチ回路２０から与えられるテスト制御信号をデコードするコマンドデコーダ２２と、ビット幅拡張回路２１からの２５６ビットのテスト入力データ、コマンドデコーダ２２からのテストコマンドおよびラッチ回路２０からのテストアドレスをテストクロック信号ＴＣＬＫに応答してラッチして、テスト入力データＴＩＦＤｉｎ、テストコマンドＴＩＦＣＭＤ、およびテストアドレスＴＩＦＡＤを生成して図１に示すセレクタ５へ与えるラッチ回路２３を含む。
【００７２】
ラッチ回路２０は、テストクロック信号ＴＣＬＫがＬレベルのときに与えられた信号／データを取込み、かつテストクロック信号ＴＣＬＫがＨレベルとなると取込んだ信号を出力しかつラッチする。ラッチ回路２３は、テストクロック信号ＴＣＬＫがＨレベルのときに与えられた信号／データを取込み、かつテストクロック信号ＴＣＬＫがＬレベルとなると取込んだ信号を出力しかつラッチする。ビット幅拡張回路２１およびコマンドデコーダ２２の信号／データ処理タイミングがテストクロック信号ＴＣＬＫと非同期であっても、ラッチ回路２０および２３において、確実に、テスト入力データＴＤｉｎ、テスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤは、１クロックサイクル期間経過後、ラッチ回路２３から入力データＴＩＦＤｉｎ、テストコマンドＴＩＦＣＭＤおよびテストアドレスＴＩＦＡＤとして出力される。
【００７３】
コマンドデコーダ２２は、テスト制御信号ＴＣＭＤおよびテストアドレスの所定のビットを受け、指定された動作モードに従って内部コマンド、たとえばモードレジスタセットコマンドＭＲＳ、ノーオペレーションコマンドＮＯＰ、アクティブコマンドＡＣＴ、プリチャージコマンドＰＲＥ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥなどを生成する。このコマンドデコーダ２２は、またリードコマンドＲＥＡＤが与えられると読出指示信号φｒを生成し、またテスト完了コマンドが与えられるとリセット信号φｒｓｔを生成する。また、このラッチ回路２０から出力されるテストアドレスＴＡＤのうち、コラムアドレスの上位５ビットが、読出選択信号ＲＤ−ＳＦとしてＣＡシフタ３へ与えられる。５ビットの選択信号ＲＤ−ＳＦを用いるのは、２５６ビットのデータから８ビットのデータを選択するため、３２：１選択を行なう必要があるためである。５ビットの読出選択信号ＲＤ＿ＳＦをＣＡシフタ３へ与えることにより、３２ビットの読出選択信号をシフトさせる構成に比べて回路構成が簡略化される。したがって、２５６：８選択回路４は、この読出選択信号ＲＤ＿Ｓをデコードする機能を備えている。
【００７４】
ビット幅拡張回路２１は、配線で構成され、その配線接続により、８ビットのデータが２５６ビットのデータに拡張される。このデータ拡張時、８ビットのデータが、３２個そのまま複製されてもよく、また同一桁のビットを８ビットデータとして作成してもよい。このビット幅拡張態様に応じて選択回路４の選択態様が決定される。
【００７５】
図４は、ファーストイン・ファーストアウト回路（ＦＩＦＯ）１０の構成を概略的に示す図である。図４においては、またＤＲＡＭコアＭＣＲのアレイ構成も概略的に示す。
【００７６】
ＤＲＡＭコアＭＣＲにおいて、メモリセルが行列状にメモリアレイＭＡ内に配置される。ロウアクセス時、すなわちアクティブコマンドＡＣＴを与えた場合、そのとき同時に与えられる内部アドレスＩＮＡＤに従って１頁が選択される。ここで１頁は、内部アドレスＩＮＡＤで選択されるメモリセル行を表わす。１頁はＭビットのメモリセルを有する。
【００７７】
この１頁のＭビットのメモリセルから、コラムアクセス（リードコマンドまたはライトコマンド）により、ｍビットのデータが読出される。したがって本実施の形態において、１頁のＭビットがたとえば２Ｋビットの場合、２Ｋビットから、２５６ビットのメモリセルが選択されて選択メモリセルに対するデータの書込または読出が行なわれる。読出データＲＤの場合、ｍビットの読出データＲＤから、選択回路４において読出選択信号ＲＤ＿Ｓによりさらに８ビットのデータが選択される。この選択回路により選択されたデータが、ファーストイン・ファーストアウト回路（ＦＩＦＯ）１０に順次格納される。
【００７８】
ファーストイン・ファーストアウト回路において、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋが設けられる。ここで、ｋ＝（Ｍ／ｍ）−１である。すなわち、各ＤＲＡＭコアＭＣＲにアクセスする場合、ページモードで連続的にコラムアクセスを行なう。ページモードで、読出されるデータＲＤの数が最大となるのは、フルページアクセスした場合であり、すなわちＭ／ｍ個のデータをページモードで読出すことができる。したがって、たとえば読出データＲＤが２５６ビットの場合、１頁のサイズが２Ｋビットであれば、２Ｋ／２５６＝８であり、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯７の８段のレジスタ回路が設けられる。これにより、連続アクセス時の最大個数のデータをすべてファーストイン・ファーストアウト回路１０に格納することができる。フルページをアクセスした後、ページ切換のために一旦、メモリアレイＭＡをプリチャージ状態に復帰させる必要があり、この間コラムアクセスは実行することができず、この間に、ファーストイン・ファーストアウト回路１０からデータを読出すことができる。したがって、ファーストイン・ファーストアウト回路１０は、最小限このページモードでフルページをアクセスする場合の読出データを格納する容量があればよい。
【００７９】
図５は、図１に示すＦＩＦＯ制御回路１５の構成を概略的に示す図である。図５において、ＦＩＦＯ制御回路１５は、読出指示信号φｒと出力イネーブル信号ＯＥを受けるゲート回路１５ａと、ゲート回路１５ａの出力信号の立上がりをカウントしてライトポインタＷＰＦを生成する第１のカウンタ１５ｂと、ゲート回路１５ａの出力信号と第１のカウンタ１５ｂの出力するライトポインタＷＰＦとに従って、ファーストイン・ファーストアウト回路に対するライトポインタＷＰおよび書込指示信号φＷＥを生成する書込制御回路１５ｃを含む。この書込制御回路１５ｃは、ＣＡシフタと同じ期間のシフト動作を行ない、ＤＲＡＭコアＭＣＲから読出されたデータが到達した時点でファーストイン・ファーストアウト回路１０にデータを書込むようにタイミング調整を行なう。したがって、この書込制御回路１５ｃは、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける遅延（ラッチ回路が存在しているため半クロックサイクル）の期間与えられた信号を遅延する。
【００８０】
ＦＩＦＯ制御回路１５は、さらに、出力イネーブル信号ＯＥの立上がりに応答して所定期間のパルス幅を有するワンショットパルスを発生するワンショットパルス発生回路１５ｄと、ワンショットパルス発生回路１５ｄの出力信号に応答してセットされるセット／リセットフリップフロップ１５ｅと、セット／リセットフリップフロップ１５ｅからの出力Ｑからの出力信号とテストクロック信号ＴＣＬＫとを受けるＡＮＤ回路１５ｆと、ＡＮＤ回路１５ｆの出力信号立下がりに応答してカウント動作を行なってリードポインタＲＰＦを生成する第２のカウンタ１５ｇと、第２のカウンタ１５ｇの出力するリードポインタＲＰＦとセット／リセットフリップフロップ１５ｅの出力Ｑからの信号とを受け、ファーストイン・ファーストアウト回路に対するリードポインタＲＰおよび読出指示信号φＲＥを生成する読出制御回路１５ｈを含む。この読出制御回路１５ｈは、出力イネーブル信号ＯＥがＨレベルに立上がってから１クロックサイクル期間経過後（Ｉ／Ｏ切換に必要とされるクロックサイクル期間）、ファーストイン・ファーストアウト回路にデータの読出を行なわせる。
【００８１】
ＦＩＦＯ制御回路１５は、さらに、第１のカウンタ１５ｂからのライトポインタＷＰＦと第２のカウンタ１５ｇからのリードポインタＲＰＦを比較し、これらが一致したときにセット／リセットフリップフロップ１５ｅをリセットする比較器１５ｉを含む。第１のカウンタ１５ｂおよび第２のカウンタ１５ｇは、リセット信号φｒｓｔに従ってそのカウント値が初期値（レジスタ回路ＲＥＧ♯ｋを指定するポインタ）に設定される。
【００８２】
次に、図６を参照して、この図５に示すＦＩＦＯ制御回路１５の動作について説明する。
【００８３】
クロックサイクル♯０のテストクロック信号ＴＣＬＫの立下がりに同期して、テスト制御信号ＴＣＭＤが与えられる。ラッチ／コマンドデコーダ５においては、図３に示すように初段にラッチ回路２０が設けられており、半クロックサイクル遅れて内部信号が変化する。したがって、このクロックサイクル♯１においてテストクロック信号ＴＣＬＫの立上がりに同期して、図３に示すコマンドデコーダ２２からの読出指示信号φｒがＨレベルとなり、データ読出を指示するコマンドが与えられたことをＦＩＦＯ制御回路１５に知らせる。この読出指示信号φｒは、１クロックサイクル期間Ｔの間Ｈレベルとなる。この読出指示信号φｒがＨレベルとなったとき、出力イネーブル信号ＯＥはＬレベルであり、ゲート回路１５ａの出力信号がＨレベルとなり、第１のカウンタ１５ｂが、このゲート回路１５ａの出力信号の立上がりに同期してカウント動作を行ない、そのカウント値を１増分する。書込制御回路１５ｃは、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける信号伝搬遅延すなわち図３に示すラッチ回路２３による半クロックサイクル期間遅延するため、コラムレイテンシＣＬが２のとき、２．５クロックサイクル、読出指示信号φｒを遅延して、書込指示信号φＷＥを生成してファーストイン・ファーストアウト回路へ与える。
【００８４】
また、クロックサイクル♯２において再び外部からリードコマンドにデコードされる制御信号が与えられたときにクロックサイクル♯３のテストクロック信号ＴＣＬＫの立上がりに同期して再び読出指示信号φｒがＨレベルとなり、第１のカウンタ１５ｂがこの読出指示信号φｒの立上がりに応答してカウント動作を行ない、そのカウント値を１増分する。この第１のカウンタ１５ｂの出力するカウント値、すなわちライトポインタＷＰＦは、書込制御回路１５ｃにより、２．５クロックサイクル遅延されてライトポインタＷＰとしてファーストイン・ファーストアウト回路へ与えられる。
【００８５】
ファーストイン・ファーストアウト回路へは、このリードコマンドに従って、クロックサイクル♯３においてＤＲＡＭコアＭＣＲから読出されたデータＤｏｕｔが与えられる。このときには、書込指示信号φＷＥがＨレベルの活性状態であり、そのときのライトポインタＷＰに従ってファーストイン・ファーストアウト回路がデータの書込を行なう。
【００８６】
また、クロックサイクル♯５において読出されたデータは、このとき活性状態にされる書込指示信号φＷＥおよびそのときのライトポインタＷＰ（ＷＰ＝２）に従ってファーストイン・ファーストアウト回路の対応のレジスタ回路に書込まれる。
【００８７】
一方、リード／ライト連続動作テストが完了し、出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がると、ワンショットパルス発生回路１５ｄがワンショットのパルスを発生し、応じてセット／リセットフリップフロップ１５ｅがセットとされ、その出力信号がＨレベルとなる。応じてＡＮＤ回路１５ｆの制御信号がテストクロック信号ＴＣＬＫに従って変化する。第２のカウンタ１５ｇが、このテストクロック信号ＴＣＬＫの立上がりに同期してカウント動作を行なう。したがってクロックサイクル♯４のテストクロック信号ＴＣＬＫの立下がりに応答して、フリップフロップ１５がセットされており、ＡＮＤ回路１５ｆがテストクロック信号ＴＣＬＫを通過させるため、第２のカウンタ１５ｇは、このクロックサイクル♯５およびクロックサイクル♯６におけるテストクロック信号ＴＣＬＫの立上がりに同期してカウント動作を行ない、そのカウント値（リードポインタ）ＲＰＦを更新する。
【００８８】
読出制御回路１５ｈは、この第２のカウンタ１５ｇの出力カウント値を０．５クロックサイクル（０．５Ｔ）遅延してリードポインタＲＰを生成する。リードポインタＲＰは、出力イネーブル信号ＯＥがＨレベルとなると次のサイクルからテストクロック信号ＴＣＬＫの立下がりに同期して変化する。読出制御回路１５ｈは、フリップフロップ１５の出力Ｑからの出力信号を１クロックサイクル期間（１Ｔ）遅延しており、したがって読出制御回路１５ｈからの読出指示信号φＲＥが、クロックサイクル♯５からテストクロック信号ＴＣＬＫの立下がりに同期してＨレベルに立上がる。したがって、出力イネーブル信号ＯＥがＨレベルに立上がって双方向入出力回路の出力バッファが安定動作状態となった後１クロックサイクル期間（１Ｔ）経過後、ファーストイン・ファーストアウト回路から読出指示信号φＲＥおよびリードポインタＲＰに従ってデータの読出が行なわれ、双方向入出力回路を介して入出力ピン端子群９へデータＤｏｕｔが与えられる。
【００８９】
これにより、ＤＲＡＭコアＭＣＲにおける読出データの遅延、すなわちコラムレイテンシＣＬおよびテストインターフェイス回路ＴＩＣにおける信号伝搬遅延を考慮して正確なタイミングで、ファーストイン・ファーストアウト回路からデータの読出を行なうことができる。
【００９０】
第２のカウンタ１５ｇからの読出リードポインタＲＰＦが、第１のカウンタ１５ｂからのライトポインタＷＰＦと同じ値（＝２）となると、比較器１５ｉの出力信号が活性化され、セット／リセットフリップフロップ１５ｅがリセットされる。したがって、クロックサイクル♯６において第２のカウンタ１５ｇのカウント値、すなわちリードポインタＲＰＦが、第１のカウンタ１５ｂの出力するライトポインタＷＰＦの値と等しくなると、このクロックサイクル♯６におけるクロック信号ＴＣＬＫの立下がりに同期して、フリップフロップ１５がリセットされその出力信号がＬレベルに立下がる。応じて、読出制御回路１５ｈからの読出指示信号φＲＥも、１クロックサイクル期間経過後に、リセットされる。したがって出力イネーブル信号ＯＥがＬレベルのときにリードコマンドが与えられても、正確にリード／ライト動作の連続動作を行なうことができる。データの入出力ピン端子群９における衝突は生じない。
【００９１】
なお、フリップフロップ１５ｅをテストクロック信号ＴＣＬＫの立下がりに同期してリセットする構成は、比較器１５ｉにおいて、その出力信号を、テストクロック信号ＴＣＬＫがＬレベルのときに出力する構成を設けることにより実現される。たとえば、テストクロック信号ＴＣＬＫに同期して動作するラッチ回路が比較器１５ｉの出力段に設けられていてもよく、また比較器１５ｉの出力段に、テストクロック信号ＴＣＬＫの反転信号をポインタＷＰＦおよびＲＰＦの比較結果を示す信号を受けるゲート回路を設けてもよい。
【００９２】
なお、コマンドデコーダ２２からの読出動作指示信号φｒは１クロックサイクル期間Ｔの間活性状態に維持されている。しかしながら、この読出動作指示信号φｒは、所定の時間幅を有するワンショットパルスの形で発生されてもよい。
【００９３】
また書込制御回路１５ｃおよび読出制御回路１５ｈは、テストクロック信号ＴＣＬＫに従って信号を転送する周知のラッチ回路を用いて実現される。たとえば図３に示すようなラッチ回路２０を用いれば、半クロックサイクルの遅延を実現することができる。
【００９４】
また、ファーストイン・ファーストアウト回路の出力に、ラッチ回路が設けられ、ファーストイン・ファーストアウト回路から読出されたデータが半クロックサイクル遅延されて双方向入出力回路へ与えらる場合、この第２のカウンタ１５ｇからのリードポインタＲＰＦがファーストイン・ファーストアウト回路へ与えられてもよい。この場合、読出指示信号φＲＥは、フリップフロップ１５の出力信号を半クロックサイクルだけ遅延する遅延回路で構成される。また、第１、第２のカウンタ１５ｂおよび１５ｇは、クロック信号の立下がりでカウントを行なうように構成されてもよい。カウント前のカウント値をポインタとすることができる。
【００９５】
図７は、図１に示すファーストイン・ファーストアウト回路１０の構成を概略的に示す図である。図７において、ファーストイン・ファーストアウト回路１０は、図１に示すゲート回路７からの８ビットのデータＤＩＮを受ける入力バッファ１０ａと、ｋ＋１段のレジスタ回路を有するレジスタファイル１０ｂと、レジスタファイル１０ｂの選択されたレジスタ回路からのデータバッファ処理して出力データＤＯＵＴを生成する出力バッファ１０ｃと、読出指示信号φＲＥとリードポインタＲＰとに従ってこのレジスタファイル１０ｂのリードポインタＲＰが指定するレジスタ回路のデータを読出すための制御を行なう読出制御回路１０ｄと、書込指示信号φＷＥとライトポインタＲＰとに従ってレジスタファイル１０ｂのライトポインタＷＰが出力するレジスタ回路へ、入力バッファ１０ａからの８ビットデータを書込む制御を行なう書込制御回路１０ｅを含む。
【００９６】
読出制御回路１０ｄおよび書込制御回路１０ｅは、その内部構成がレジスタファイル１０ｂの構成に応じて適当に定められる。レジスタファイル１０ｂが、ワード線およびビット線を有するたとえばＳＲＡＭで構成される場合、これらの書込制御回路１０ｅおよび読出制御回路１０ｄは、アドレスデコード回路およびワード線選択回路をそれぞれ含む。ビット線対の選択は行われない。８ビットのビット線対が設けられるだけである。
【００９７】
図８は、ファーストイン・ファーストアウト回路１０の変更例を示す図である。図８においては、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋそれぞれに対応して、書込選択ゲートＷＳＧ０−ＷＳＧｋと読出選択ゲートＲＳＧ０−ＲＳＧｋが設けられる。レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋは、書込選択ゲートＷＳＧ０−ＷＳＧｋを介して書込データ入力線ＷＬに結合され、また読出選択ゲートＲＳＧ０−ＲＳＧｋを介して読出データ線ＲＬに結合される。書込データ線ＷＬおよび読出データ線ＲＬは、それぞれ８ビットの信号線である。
【００９８】
読出選択ゲートＲＳＧ０−ＲＳＧｋに対応して、読出指示信号φＲＥとレジスタ選択信号ＲＰｉ（ｉ＝０−ｋ）を受ける読出選択制御ゲートＲＳＣｉが設けられる。また、書込選択ゲートＷＳＧｉ（ｉ＝０−ｋ）に対応して、書込指示信号φＷＥと書込レジスタ選択信号ＷＰｉを受ける書込選択制御ゲートＷＳＣｉが設けられる。読出選択制御信号ＲＰ０−ＲＰｋは、図５に示す第２のカウンタ１５ｇまたは読出制御回路１５ｈからのリードポインタＲＰの各ビットであってもよく、またこのリードポインタＲＰを図示しないデコード回路でデコードして生成されてもよい。また書込選択信号ＷＰ０−ＷＰｋも、図５に示す第１のカウンタ１５ｂまたは書込制御回路１５ｃカウント値の各ビットそのものであってもよく、またこのライトポインタＷＰを図示しないデコード回路によりデコードして生成されてもよい。図５に示す第１のカウンタ１５ｂおよび第２のカウンタ１５ｇの出力カウントビットがそれぞれ読出選択信号ＲＰ０−ＲＰｋおよび書込選択信号ＷＰ０−ＷＰｋとして用いられる場合は、第１のカウンタ１５ｂおよび第２のカウンタ１５ｇが、シフトレジスタで構成され、活性状態となるビット位置が各カウント値に従ってシフトされる。この場合、シフトレジスタは、リング状のシフトレジスタで構成される。
【００９９】
図８に示すファーストイン・ファーストアウト回路の構成の場合、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋは、それぞれ書込選択ゲートＷＳＧ０−ＷＳＧｋまたは読出選択ゲートＲＳＧ０−ＲＳＧｋにより選択されて書込データ線ＷＬおよび読出データ線ＲＬに接続されるだけであり、回路構成が簡略化される。
【０１００】
以上のように、この発明の実施の形態１に従えば、出力イネーブル信号ＯＥがＬレベルであり、データ入力モードを示すときには、この入力モード時に印加されたリードコマンドの数をカウントし、そのカウント値に従って、ファーストイン・ファーストアウト回路のデータの入力および出力を行なっており、ＤＲＡＭコアからの読出データのレイテンシを変更することができ、応じて共通テストデータ入出力ピン端子を利用しても、テスト入力データおよびテスト出力データの衝突は生じず、リード／ライトの連続動作テストを行なうことができる。
【０１０１】
［実施の形態２］
図９は、この発明の実施の形態２に従うテストインターフェイス回路の構成を概略的に示す図である。図９においては、ファーストイン・ファーストアウト回路１０は、導通時、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋをバイパスするスイッチ回路３０が設けられる。このスイッチ回路３０の導通／非導通を指示するために、ＦＩＦＯ制御回路１５においては、出力イネーブル信号ＯＥと読出動作指示信号φｒとを受けるＡＮＤ回路１５ｓと、ＡＮＤ回路１５ｓの出力信号をコラムレイテンシＣＬと０．５クロックサイクルの和の期間遅延する（ＣＬ＋０．５）遅延回路１５ｔが設けられる。この（ＣＬ＋０．５）遅延回路１５ｔは、テストクロック信号ＴＣＬＫに従ってＡＮＤ回路１５ｓの出力信号を転送して、テストクロック信号ＴＣＬＫのコラムレイテンシＣＬ＋０．５クロックサイクルに等しい期間の遅延を与える。この（ＣＬ＋０．５）遅延回路１５ｔは、相補出力信号を生成して、スイッチ回路３０の導通／非導通を制御する。
【０１０２】
図１０は、図９に示すテストインターフェイス回路の動作を示すタイミングチャート図である。出力イネーブル信号ＯＥをＨレベルに設定した状態でリードコマンドＲＥＡＤにデコードされる制御信号を連続して外部から与える。このリードコマンドＲＥＡＤが与えられると、図３に示すコマンドデコーダ２２から読出動作指示信号φｒが所定時間Ｈレベルの活性状態へ駆動される。ここでは、読出動作指示信号φｒはワンショットパルスの形で発生される。連続読出動作を行なうためである。
【０１０３】
この読出動作指示信号φｒが活性化されると、ＡＮＤ回路１５ｓの出力信号がＨレベルの活性状態となり、この活性状態の信号がコラムレイテンシＣＬ＋０．５クロックサイクル期間テストクロック信号ＴＣＬＫに従って伝達される。したがって、このテストクロック信号ＴＣＬＫの立上がりに応答して活性化される読出動作指示信号φｒに従って、（ＣＬ＋０．５）遅延回路１５ｔからのバイパス制御信号ＳＨが、２．５クロックサイクル経過後Ｈレベルとなり、スイッチ回路３０が導通する。したがってこのゲート回路７から与えられた読出データは、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋをバイパスして、スイッチ回路３０を介して双方向入出力回路８へ与えられる。これにより、連続リードモードを実現することができる。
【０１０４】
ここで、実施の形態１においてリード／ライト連続動作のみを問題としている。しかしながら、ライト／リード動作も同様に書込制御回路１５ｃおよび読出制御回路１５ｈにより、正確なタイミングで、ファーストイン・ファーストアウト回路からのデータの読出を行なうことができる。
【０１０５】
以上のように、この発明の実施の形態２に従えば、出力イネーブル信号ＯＥがＨレベルのときにリードコマンドが与えられたときにはファーストイン・ファーストアウト回路のレジスタ回路をバイパスするように構成しており、連続リード動作テストを確実に行なうことができる。これにより、ファーストイン・ファーストアウト回路を設けても、そのテスト項目が制限を受けることはない。
【０１０６】
［実施の形態３］
図１１（Ａ）は、この発明の実施の形態３に従うテストインターフェイス回路の構成を概略的に示す図である。図１１（Ａ）においては、ＦＩＦＯ制御回路１５の構成を示す。この図１１（Ａ）に示すＦＩＦＯ制御回路１５においては、この図５に示す構成に加えて、さらに、テストクロック信号ＴＣＬＫを２分周する分周器１５ｊが設けられる。分周器１５ｊからの分周信号ＢＣＬＫが、セット／リセットフリップフロップ１５ｅの出力信号を受けるＡＮＤ回路１５ｆへ与えられる。読出制御回路１５ｈが、テストクロック信号ＴＣＬＫが与えられる。この第２のカウンタ１５ｇは、ＡＮＤ回路１５ｆの出力信号の立上がりに応答してカウント動作を実行する。次に、図１１（Ｂ）に示すＦＩＦＯ制御回路の動作を図１１（Ｂ）に示すタイミングチャート図を参照して説明する。
【０１０７】
出力イネーブル信号ＯＥがＨレベルに立上がると、セット／リセットフリップフロップ１５ｅがセットされ、応じて、読出制御回路１５ｈにより、テストクロック信号ＴＣＬＫの１クロックサイクル（Ｔ）経過後に、読出指示信号φＲＥが活性状態のＨレベルへ駆動される。ＡＮＤ回路１５ｆに従って第２のカウンタ１５ｇがカウント動作を実行する。この場合、出力イネーブル信号ＯＥの立上がり時における分周クロック信号ＢＣＬＫの立上がりは、レーシングの可能性がありカウントされない。次のクロックサイクルにおけるＡＮＤ回路１５ｆからの分周クロック信号ＢＣＬＫの立上がりに応答して第２カウンタ１５ｅがカウント動作を行ない、カウント値を、この分周クロック信号ＢＣＬＫの立上がりに同期して順次更新する。
【０１０８】
この第２のカウンタ１５ｇの出力カウント値ＲＰＦは、読出制御回路１５ｈを介してテストクロック信号ＴＣＬＫの半クロックサイクル（Ｔ／２）経過後に伝達される。したがって、ファーストイン・ファーストアウト回路においては、読出指示信号φＲＥが活性状態となっているときに、分周クロック信号ＢＣＬＫに同期して、リードポインタＲＰが与えられ、格納データが順次読出されてデータＤｏｕｔとして、双方向入出力回路へ与えられる。
【０１０９】
ファーストイン・ファーストアウト回路へのデータの書込は、第１のカウンタ１５ｂおよび書込制御回路１５ｃの制御のもとに行なわれており、したがって、テストクロック信号ＴＣＬＫに同期して、ＤＲＡＭコアＭＣＲから読出されるデータの読出速度に応じてファーストイン・ファーストアウト回路へのデータの書込が行なわれる。分周クロック信号ＢＣＬＫを利用することにより、テストインターフェイス回路ＴＩＣからは、テストクロック信号ＴＣＬＫの２倍の速度で格納データが読出される。したがって、テスト時におけるデータ読出に要する時間を短縮することができ、テストサイクルを短くすることができる。
【０１１０】
［実施の形態４］
図１２は、この発明の実施の形態４に従う混載ＤＲＡＭの要部の構成を示す図である。図１２において、ＤＲＡＭコアＭＣＲは、Ｎ個のバンクＢ♯１−Ｂ♯Ｎを含む。バンクＢ♯１−Ｂ♯Ｎは、同一構成を有し、１頁のサイズはＭビットである。バンクＢ♯１−Ｂ♯Ｎは、それぞれ互いに独立に活性状態へ駆動することができ、それぞれにおいてページを選択状態に保持することができる。このバンクＢ♯１−Ｂ♯Ｎから読出されたｍビットのデータが選択回路７を介して８ビットのデータに変換され、ファーストイン・ファーストアウト回路１０へ与えられる。ファーストイン・ファーストアウト回路１０においては、レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐが設けられる。ここで、Ｐ＝Ｎ・Ｍ／ｍである。
【０１１１】
ＤＲＡＭコアＭＣＲのバンクＢ♯１−Ｂ♯Ｎから、ページモードアクセスでデータを読出した場合、最大Ｎ・Ｍ／ｍのデータを連続して読出すことができる。ＤＲＡＭコアＭＣＲから読出されたｍビット（２５６ビット）のデータが選択回路７により、８ビットのデータに変換される。したがって、ファーストイン・ファーストアウト回路には、最大Ｎ・Ｍ／ｍのデータを格納する必要がある。レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐを設けることにより、このバンク数がＮのとき、ページモードに従って全バンクをアクセスした場合に連続して読出されるデータをファーストイン・ファーストアウト回路１０において格納することができる。
【０１１２】
レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐには、バンクＢ♯１−Ｂ♯Ｎのデータが、ＤＲＡＭコアから読出された順序に格納される。いずれのレジスタ回路にいずれのバンクのデータが格納されているかはモニタする必要はない。テストプログラムにより、データとバンクとの対応関係が決定されているため、テスタで、データとバンクとの対応関係が知ることができる。したがって、このファーストイン・ファーストアウト回路１０においては、バンクＢ♯１−Ｂ♯Ｎに共通にレジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐを設ける。バンクごとに、データを振分けてファーストイン・ファーストアウト回路内で格納する必要がなく、回路構成が簡略化される。
【０１１３】
［他の適用例］
混載ＤＲＡＭの１頁のサイズＭビットは、２Ｋビット以外のビットであってもよい。また、ＤＲＡＭコアの入出力データのビット幅ｍは、１２８ビット、５１２ビットなどの他のビット幅であってもよい。
【０１１４】
また、コラムレイテンシＣＬも２に限定されず他の値であってもよい。また、双方向入出力回路での入力データの遅延が無視できないとき、この遅延を考慮してファーストイン・ファーストアウト回路へのデータ書込タイミングが調整される。
【０１１５】
また、メモリは、ＤＲＡＭに限定されず、クロック信号に同期して動作するバーストＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはフラッシュメモリなどの他のメモリであってもよく、ロジックと同一半導体基板上に集積化されているメモリであれば本発明は適用可能である。
【０１１６】
【発明の効果】
以上のように、この発明に従えば、混載メモリに対するテストデータの入出力ピンを共通化しても、テストデータ入出力切換タイミングによるテストパターンの制約を受けることなく、十分なテストを混載メモリに対して行なうことのできるテストインターフェイス回路を得ることができる。
【０１２３】
請求項１に係る発明に従えば、ロジックとメモリは同一基板に集積化された半導体集積回路装置において、テストインターフェイス回路にメモリから読出されたデータを順次格納しかつ読出すファーストイン・ファーストアウト回路と、このファーストイン・ファーストアウト回路の動作を動作モード指示信号に従って制御する制御回路とを設けており、テストデータ入出力端子を共通化することができテスト時に必要とされるピン端子数を低減することのできるシステムＬＳＩを実現することができる。また、双方向入出力回路により、テストデータ入出力パッドが共通化され、テスト専用ピン端子数が低減されたシステムＬＳＩを実現することができる。
【０１２４】
請求項２に係る発明に従えば、ファーストイン・ファーストアウト回路に、メモリのページサイズとデータ出力ビット幅の比の数のレジスタ回路を設けており、ページモードアクセス時においても確実にテストデータをファーストイン・ファーストアウト態様で転送することができる。
【０１２５】
請求項３に係る発明に従えば、ファーストイン・ファーストアウト回路に、メモリのバンク数とページサイズとの積と出力データビット幅の比で与えられる数のレジスタ回路を設けており、全バンクをページモードでアクセスしても確実にテストデータを、ファーストイン・ファーストアウト態様で転送することができる。
【０１２６】
請求項４に係る発明に従えば、動作モード指示信号に従ってカウンタによりデータ読出指示の数をカウントし、そのカウント値に従ってリードポインタおよびライトポインタを発生しており、正確に、ファーストイン・ファーストアウト態様でデータの格納／読出を行なうことができる。
【０１２７】
請求項５に係る発明に従えば、双方向入出力回路のデータ転送経路が動作モード指示信号に従って設定されており、正確に入出力データの衝突を防止することができる。
【０１２８】
請求項６に係る発明に従えば、リードポインタを、テストクロック信号の立上がりおよび立下がりに応答して変化させており、テストデータ読出サイクルを短縮でき、応じてテストサイクルを短縮することができる。
【０１２９】
請求項７に係る発明に従えば、ロジックとテストインターフェイス回路を選択的にメモリに結合しており、テスト動作時、確実に、ロジックの影響を排除してメモリのテストを行なうことができる。
請求項８に係る発明に従えば、メモリのデータバスは書込データバスと読出データバスとが別々に設けられており、メモリに対するデータの衝突を防止することが出来る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。
【図２】 図１に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図３】 図１に示すラッチ／コマンドデコーダの構成を概略的に示す図である。
【図４】 図１に示すファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図５】 図１に示すＦＩＦＯ制御回路の構成を概略的に示す図である。
【図６】 図５に示すＦＩＦＯ制御回路の動作を示すタイミングチャート図である。
【図７】 図１に示すファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図８】 図１に示すファーストイン・ファーストアウト回路の変更例を示す図である。
【図９】 この発明の実施の形態２に従うテストインターフェイス回路の構成を概略的に示す図である。
【図１０】 図９に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図１１】 （Ａ）は、この発明の実施の形態３に従うＦＩＦＯ制御回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示すＦＩＦＯ制御回路の動作を示すタイミングチャート図である。
【図１２】 この発明の実施の形態４に従うファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図１３】 従来のシステムＬＳＩの構成を概略的に示す図である。
【図１４】 図１３に示すシステムＬＳＩのテストインターフェイス回路の構成を概略的に示す図である。
【図１５】 図１４に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図１６】 図１４に示すテストインターフェイス回路を共通テストデータ入出力端子の構成に適用した際の構成を示す図である。
【図１７】 図１６に示す回路動作を示すタイミングチャート図である。
【符号の説明】
ＳＬＩ システムＬＳＩ、ＬＧ 大規模ロジック、ＭＣＲ ＤＲＡＭコア、ＴＩＣ テストインターフェイス回路、１ ラッチ／コマンドデコーダ、２ モードレジスタ、３ ＣＡシフタ、４ ２５６：８ 選択回路、５ セレクタ、６ ゲート回路、７ ゲート回路、８ 双方向入出力回路、９ テストデータ入出力端子、１０ ファーストイン・ファーストアウト回路、１５ ＦＩＦＯ制御回路、ＲＥＧ♯０−ＲＥＧ♯ｋ，ＲＥＧ♯Ｐ レジスタ回路、１５ｂ 第１のカウンタ、１５ｇ 第２のカウンタ、１５ｃ 書込制御回路、１５ｈ 読出制御回路、１５ｔ （ＣＬ＋０．５）遅延回路、３０ スイッチ回路、１５ｊ 分周器。
【発明の属する技術分野】
この発明はテストインターフェイス回路およびそれを用いた半導体集積回路装置に関し、特に、ロジック混載メモリを外部から直接テストするためのテストインターフェイス回路およびこれを備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
プロセサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ等）とを同一半導体チップ（半導体基板）上に集積化したロジック内蔵ＤＲＡＭなどのシステムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭとを相互接続することにより、汎用ＤＲＡＭに比べて１ないし２桁以上の高速のデータ転送速度を実現することができる。また、ＤＲＡＭとロジックとは内部配線で接続されており、この内部配線の長さはボード上配線に比べて十分短くまた寄生インピーダンスも小さく、データバスの充放電電流を大幅に低減できかつ高速で信号の転送を行なうことができる。また、ロジックとＤＲＡＭとは内部配線で接続されており、このロジックに対し汎用ＤＲＡＭを外付けする方式に比べてロジックの外部ピン端子数を低減することができる。これらの理由により、ＤＲＡＭ混載のシステムＬＳＩは、三次元グラフィック処理、画像・音声処理などの大量のデータを取扱う情報機器においてその性能を向上させる上で大きく寄与している。
【０００３】
このようなロジック混載ＤＲＡＭは、ロジックのみがパッドを介して端子に結合される。したがって、内蔵されたＤＲＡＭの機能をテストする場合、ロジックを介してテストを行なう必要がある。しかしながら、この場合、テストを行なうための制御をロジックが行なうことになり、ロジックの負荷が大きくなる。また、外部からロジックに対しＤＲＡＭの機能テストを行なうための命令を与え、このロジックから機能テストを行なうための制御信号をまたＤＲＡＭに対して与え、そのテスト結果をロジックを介して読出す必要がある。このため、ＤＲＡＭの機能テストは、ロジックを介して実行されることになり、ＤＲＡＭの動作タイミングマージなどのテストを正確に行なうことができない。また、プログラム容量の観点からも、ロジックが発生するテストパターンの数も制限を受け、十分なテストを行なうことができず、ＤＲＡＭの信頼性を十分に保証するのが困難である。また、ゲート規模が大きくなると、ロジック自体の不良発生確率が高くなるため、メモリテストの信頼性が低下する。
【０００４】
そこで、外部から直接、専用の試験装置を介してＤＲＡＭをテストする必要が生じる。
【０００５】
図１３は、従来のＤＲＡＭ内蔵システムＬＳＩの構成を概略的に示す図である。図１３において、システムＬＳＩＳＬＩは、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時、大規模ロジックＬＧとＤＲＡＭコアＭＣＲとを切離し、かつピン端子群ＴＰＧを介して外部のメモリテスタをＤＲＡＭコアＭＣＲに結合するテストインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【０００６】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器等を含む。
【０００７】
ＤＲＡＭコアＭＣＲは、クロック同期型メモリ（ＳＤＲＡＭ）である。
大規模ロジックＬＧは、画像／音声情報処理などの処理を実行し、またＤＲＡＭコアＭＣＲに対するアクセスを制御するためのメモリコントロールユニットを含む。
【０００８】
この図１３に示すように、テストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲをロジック部から完全に分離して外部ピン端子群ＴＰＧを介して直接アクセスすることが可能となり、ＤＲＡＭコアＭＣＲの直接外部制御および外部観測が可能となる。このようなテスト手法は、ダイレクト・メモリ・アクセス・テストと呼ばれている。このテストインターフェイス回路ＴＩＣを設けることにより、従来のメモリテスタを利用することができ、汎用ＤＲＡＭ（ＳＤＲＡＭ）とほぼ同程度のテストを行なうことができる。
【０００９】
図１４は、図１３に示すテストインターフェイス回路ＴＩＣおよびその関連の部分の構成を示す図である。図１４において、ピン端子群ＴＰＧは、テストクロックＴＣＬＫを受けるピン端子と、テスト動作モードを指定するテスト制御信号ＴＣＭＤを受けるピン端子と、テストモード時ＤＲＡＭコアＭＣＲのアクセスすべきメモリセルを指定するテストアドレスＴＡＤを受けるピン端子と、テストモード時の書込データＴＤｉｎを受けるピン端子と、テストモード時、テストインターフェイス回路ＴＩＣからの出力データＴＤｏｕｔを受けるピン端子を含む。このテストインターフェイス回路ＴＩＣへ与えられるテスト書込データＴＤｉｎおよびテストインターフェイス回路ＴＩＣから出力されるテストデータＴＤｏｕｔは、汎用ＤＲＡＭのそれと同様、たとえば８ビットのビット幅に設定される。
【００１０】
テストインターフェイス回路ＴＩＣは、テストクロック信号ＴＣＬＫに同期して、ピン端子群ＴＰＧに与えられたテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込み、テスト制御信号をＤＲＡＭコアＭＣＲに発行する内部コマンドにデコードし、また、８ビット幅のテスト入力データＴＤｉｎを２５６ビットの書込データに拡張するなどの動作を行なうラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシなどの情報を格納するモードレジスタ２と、ラッチ／コマンドデコーダ１から与えられる読出データ選択信号ＲＤ＿Ｓをモードレジスタ２に格納されたコラムレイテンシ情報等に従ってシフトするＣＡシフタ３と、ＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓに従って、ＤＲＡＭコアＭＣＲから読出された２５６ビットのテスト読出データＴＩＦＤｏｕｔから８ビットのデータを選択する２５６：８選択回路４を含む。
【００１１】
このテスト周辺回路として、テストモード指示信号ＴＥに応答して、ＤＲＡＭコアＭＣＲを大規模ロジックとテストインターフェイス回路ＴＩＣの一方に選択的に結合するセレクタ５と、通常動作モード時にたとえば大規模ロジックから与えられるクロック信号ＣＬＫとテストモード時に与えられるテストクロック信号ＴＣＬＫを受けてＤＲＡＭコアＭＣＲへクロック信号を与えるゲート回路６と、テストモード指示信号ＴＥの活性化時、ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤをテストインターフェイス回路ＴＩＣへ伝達するゲート回路７が設けられる。ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤは、また大規模ロジックへ、セレクタ５を介することなく与えられる。読出データを、通常動作モード時高速で大規模ロジックに与えるためである。
【００１２】
ＤＲＡＭコアＭＣＲは、クロック同期型ＤＲＡＭ（ＳＤＲＡＭ）であり、クロック信号に同期して、セレクタ５から与えられるデータ／信号を取込み、また読出データＲＤを出力する。
【００１３】
次に、この図１４に示すテストインターフェイス回路の動作を図１５に示すタイミングチャートを参照して説明する。
【００１４】
図１４に示すように、ＤＲＡＭコアＭＣＲは、書込データＩＮＤｉｎおよび読出データＲＤは、それぞれ別々のバスを介して転送する。テストピン端子についても、テスト時におけるテスト入力データＴＤｉｎとテスト読出データＴＤｏｕｔはそれぞれ別々のピン端子を介して転送される。
【００１５】
今、信号／ＲＡＳ，／ＣＡＳおよび／ＷＥなどを含むテスト制御信号ＴＣＭＤをデコードして、ＤＲＡＭコアＭＣＲからデータを読出す状態に設定する（ＤＲＡＭコアＭＣＲに対しリードコマンドＲＥＡＤを与える）。クロックサイクル♯１において与えられたテスト制御信号ＴＣＭＤは、ラッチ／コマンドデコーダ１においてデコードされて、このデコード結果が１クロックサイクル遅れて、クロックサイクル♯２において、リードコマンドＲＥＡＤとしてテストインターフェイス回路ＴＩＣからセレクタ５を介してＤＲＡＭコアＭＣＲへ与えられる。ここで、テストモード時においてはテストモード指示信号ＴＥに従ってセレクタ５が、大規模ロジックとＤＲＡＭコアＭＣＲとを切離し、テストインターフェイス回路ＴＩＣが出力するテストインターフェイスコマンドＴＩＦＣＭＤ、テストインターフェイスアドレスＴＩＦＡＤ、およびテストインターフェイス入力データＴＩＦＤｉｎを選択してＤＲＡＭコアＭＣＲへ転送する。ゲート回路７は、テストモード指示信号に従ってＤＲＡＭコアＭＣＲから読出されるデータＲＤをテストインターフェイス回路ＴＩＣへ伝達する。
【００１６】
ＤＲＡＭコアＭＣＲは、ゲート回路６から与えられるクロック信号（テストモード時テストクロック信号ＴＣＬＫに従って生成される）に従って信号／データを取込む。今、与えられた内部コマンドＩＮＣＭＤがリードコマンドＲＥＡＤであり、そのときに与えられる内部アドレスＩＮＡＤＤに従って内部データの読出を実行する。ＤＲＡＭコアＭＣＲのコラムレイテンシＣＬが、２クロックサイクルの場合、このサイクル♯２において与えられた内部リードコマンドＲＥＡＤ（ＩＮＣＭＤ）に従って、サイクル♯４のクロック信号ＴＣＬＫの立上がりエッジで有効読出データが出力される。
【００１７】
テストインターフェイス回路ＴＩＣにおいては、ＣＡシフタ３が、テストアドレスＴＡＤに含まれる選択信号に従ってコラムレイテンシＣＬのサイクル期間（選択信号がテストアドレスＴＡＤから生成される場合、このテストインターフェイス回路ＴＩＣにおける遅延時間を併せて含む）シフトさせる。したがって、ゲート回路７を介してＤＲＡＭコアＭＣＲからの２５６ビットの読出データＲＤが選択回路４に到達したとき、ＣＡシフタ３からの選択信号ＲＤ＿Ｓも確定状態となる。この選択回路４は、この２５６ビットのデータから、選択信号ＲＤ＿Ｓに従って８ビットのデータを選択してピン端子へテスト読出データＴＤｏｕｔ（ＤＯ０）として伝達する。
【００１８】
今、クロックサイクル♯２において外部からＤＲＡＭコアＭＣＲへ、データ書込を示すライトコマンドＷＲＩＴＥを与える。ライトコマンドを与える場合には、テストピン端子にテスト書込データＴＤｉｎ（ＤＡ）も同時に与えられる。これらのライトコマンドＷＲＩＴＥおよびテスト入力データＤＡもテストインターフェイス回路ＴＩＣにおいてテストクロック信号ＴＣＬＫに従って順次転送され、１クロックサイクルの遅延を持ってＤＲＡＭコアＭＣＲへ与えられる。ラッチ／コマンドデコーダ１内においては、入力データＴＤｉｎに対してビット幅拡張回路が設けられており、８ビットのテスト入力データＤＡ（ＴＤｉｎ）が２５６ビットの内部書込データＤＡｉｎに変換される（８ビットのデータ線が２５６ビットのデータ線に拡張される）。
【００１９】
外部から、テスト制御信号ＴＣＭＤとして、クロックサイクル♯３においてデータ読出を指示するリードコマンドＲＥＡＤにデコードされるテスト制御信号を与え、次いで次のクロックサイクル♯４においてデータ書込を指示するライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与える。この場合、クロックサイクル♯５においては、内部書込データＤＢｉｎがＤＲＡＭコアＭＣＲへ与えられ、次いでクロックサイクル♯６において、ＤＲＡＭコアＭＣＲから、２５６ビットのデータＤｏｕｔが読出され、次いでテストインターフェイス回路ＴＩＣの選択回路４により、クロックサイクル♯６において８ビットの読出データＤＯ１がテストデータＴＤｏｕとして出力される。
【００２０】
このモードレジスタ２に、テストインターフェイス回路ＴＩＣにおける信号伝搬遅延（図１５に示す例においては１クロックサイクル）とコラムレイテンシＣＬのサイクル数を示すデータを格納し、ＣＡシフタ３は、このモードレジスタ２に設定された期間シフト動作を行なうことにより、ＤＲＡＭコアＭＣＲから読出されるデータを正確なタイミングで選択してテストデータを読出すことができる。
【００２１】
上述のような、テストインターフェイス回路ＴＩＣを設けることにより、ＤＲＡＭコアＭＣＲへ外部のテスタが直接アクセスすることができ、ＤＲＡＭコアＭＣＲの必要なテストを汎用ＳＤＲＡＭのテスタを用いて行なうことができる。
【００２２】
【発明が解決しようとする課題】
テストインターフェイス回路において、ＤＲＡＭコアＭＣＲのデータバス幅の２５６ビットの読出データを、８ビットの出力データに変換している。これは、外部のメモリテスタに２５６ビットのデータを直接与えた場合、メモリテスタ側でデータ処理が極めて困難となり、また、テストデータ入出力ピンの数も２５６・２＝５１２に増大し、現実的ではない。したがって、このテストインターフェイス回路において、８ビットのテスト入力データＴＤｉｎを内部で２５６ビットの入力データに拡張し、また選択回路において２５６ビットの読出データＴＩＦＤｏｕｔを８ビットのデータＴＤｏｕｔに変換している。
【００２３】
このように、テストに必要なピン数を低減しているものの、ＤＲＡＭ混載システムＬＳＩにおける大規模ロジックＬＧは、チップ外部とのシステムインターフェイスのために、多くの信号を入出力しており、このため大規模ロジックＬＧが数多くの外部ピン端子を必要とする。また、ＰＬＬおよびアナログ／デジタルコンバータのようなアナログ回路を含むアナログコアＡＰＧのテストのためには、外部ピン端子を割当てる必要がある。したがって、ＤＲＡＭコアを外部から直接テストするためのテストインターフェイス回路ＴＩＣに割当てられる外部ピン端子の数が十分でなくなる場合が考えられる。
【００２４】
テストインターフェイス回路ＴＩＣに関して、外部ピン端子を数多く必要とする外部アドレスについては、ロウアドレスとコラムアドレスの時分割多重により、外部アドレスピン端子をロウアドレスおよびコラムアドレスで共有することにより、テストアドレスピン端子数を低減することは可能である。また、合計１６個のピン端子を必要とするデータピン端子については、双方向型入出力回路を配置し、テストデータ入力ピンおよびテストデータ出力ピンを共通ピン端子とすることにより、テストデータ用ピン端子数を低減することができる。また、この場合には、テストデータ入出力ピン端子とテストインターフェイス回路ＴＩＣの間の配線数を低減することが可能という副次的効果も生じる。しかしながら、このような双方向型入出力回路を用いてテストインターフェイス回路ＴＩＣを介してＤＲＡＭコアＭＣＲとテストデータの転送を行なう場合、以下に説明するように、テスト入力データとテスト出力データの衝突（コンフリクト）により、ＤＲＡＭコアＭＣＲを実際の動作速度でテストすることはできなくなるという問題が生じる。以下にこの問題について詳細に説明する。
【００２５】
図１６は、双方向入出力回路の構成を概略的に示す図である。図１６において、テストインターフェイス回路ＴＩＣと８ビットのテストデータ端子群９の間に、双方向入出力回路８が設けられる。双方向入出力回路８は、出力イネーブル信号ＯＥの活性化時活性化され、テストインターフェイス回路ＴＩＣから伝達された８ビットデータをバッファ処理してテストデータ端子群９へ伝達するトライステートバッファ回路８ａと、出力イネーブル信号ＯＥの非活性化時活性化され、テストデータ端子群９に与えられた８ビットのテストデータＴＤをバッファ処理してラッチ／コマンドデコーダ１へ与える入力バッファ回路８ｂを含む。次に、この双方向入出力回路８を利用するダイレクトメモリアクセステストについて図１７に示すタイミングチャート図を参照して説明する。
【００２６】
テストクロック信号ＴＣＬＫのサイクル♯０において、テストクロック信号ＴＣＬＫの立下がりに同期してリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤが与えられる。次のサイクルでライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤが与えられる。外部のテスタは、この双方向入出力回路８における入力回路および出力回路の活性化の切換のために１クロックサイクル期間必要であるため、出力イネーブル信号ＯＥをクロックサイクル♯０においてＬレベルに立下げる（非活性化する）。
【００２７】
テストインターフェイス回路ＴＩＣにおいては、信号／データの転送に１クロックサイクル期間必要とする。したがって、クロックサイクル♯１のテストクロック信号ＴＣＬＫの立下がりにおいて、内部コマンドＩＮＣＭＤがリードコマンドＲＥＡＤとなり、次のクロックサイクル♯２において、内部コマンドＩＮＣＭＤがライトコマンドＷＲＩＴＥとなる。クロックサイクル♯１のテストクロック信号ＴＣＬＫの立下がりにおいて、ライトコマンドＷＲＩＴＥと同時に、テストデータＴＤとして、テスト入力データＤｉｎが与えられる。
【００２８】
クロックサイクル♯０のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤによって、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける信号転送の遅延時間、すなわち３クロックサイクル経過後に、テストインターフェイス回路ＴＩＣからテストデータＴＤとして、テスト出力データＤｏｕｔが生成される。したがって、サイクル♯１において外部からライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤを与えた後、テスト出力データを外部へ取出すため、出力イネーブル信号ＯＥは、クロックサイクル♯２のテストクロック信号ＴＣＬＫの立下がりに同期して、Ｈレベルに設定される。したがって、テスト出力データＤｏｕｔが出力されるときに、双方向入出力回路８は、確実に、出力バッファ回路８ａが安定に動作して、テスト出力データＤｏｕｔをバッファ処理して出力する。
【００２９】
クロックサイクル♯３のテストクロック信号ＴＣＬＫの立下がりに同期して、外部からライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与えることはできない。クロックサイクル♯０において外部から与えられたリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤに従ってデータがテストデータ入出力端子群に読出されているためである。
【００３０】
次のクロックサイクル♯４においても、外部から、ライトコマンドＷＲＩＴＥにデコードされるテスト制御信号ＴＣＭＤを与えられない。出力イネーブル信号ＯＥは、クロックサイクル♯３から♯４におけるデータＤｏｕｔの読出のためにＨレベルに設定されており、このクロックサイクル♯４において、出力イネーブル信号ＯＥをテストクロック信号ＴＣＬＫの立下がりに応答してＬレベルに設定しても、このサイクル♯４においては、入出力回路の切換は不十分であり、データを安定に取込んでテストインターフェイス回路ＴＩＣへ与えることはできない。
【００３１】
クロックサイクル♯５においては、クロックサイクル♯２のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドＲＥＡＤにデコードされる制御信号に従ってテストデータＤｏｕｔが出力されるため、このサイクル♯５においても、ライトコマンドＷＲＩＴＥを与えることはできない。
【００３２】
このとき、また出力イネーブル信号ＯＥをＨレベルに設定する必要があり、この次のクロックサイクル♯６のテストクロック信号ＴＣＬＫの立下がりに同期して出力イネーブル信号ＯＥをＬレベルに設定した場合、このサイクル♯６において、双方向入出力回路８の入出力の切換が不十分であり、ライトコマンドＷＲＩＴＥを与えることはできない。したがって、クロックサイクル♯３から♯６においては、ノーオペレーションコマンドＮＯＰを与えておく必要がある。
【００３３】
クロックサイクル♯７のテストクロック信号ＴＣＬＫの立下がりに同期してライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与えると、出力イネーブル信号ＯＥは、１クロックサイクル前にＬレベルに立下がっており、双方向入出力回路８の入力バッファ回路８ｂが安定に動作して、このテスト入力データＤｉｎを取込むことができる。
【００３４】
ライトコマンドＷＲＩＴＥにデコードされるテスト制御信号を与える場合、同時にテストインターフェイス回路ＴＩＣに対しテスト入力データＤｉｎを与える必要があるため、双方向入出力回路８における入力／出力の切換に要する１クロックサイクル期間とこの双方向入出力回路８の信号伝搬遅延を考慮して、ライトコマンド印加よりも１クロックサイクル以上前のサイクルに、出力イネーブル信号ＯＥをＬレベルに設定して、双方向入出力回路８を入力モードに設定する必要がある。したがってこの図１７に示すタイミングチャートにおいては、出力イネーブル信号ＯＥは、ライトコマンドＷＲＩＴＥの印加よりも、１クロックサイクル前のサイクルで、Ｌレベルに設定されている。しかしながら、このテストクロック信号ＴＣＬＫの周波数によっては、２ないし３クロックサイクル前に、出力イネーブル信号ＯＥをデータ入力指示状態に設定する必要が生じる。
【００３５】
ＤＲＡＭコアに対して、リードコマンドまたはライトコマンドのみを連続して与える場合には、この出力イネーブル信号ＯＥの信号確定タイミングの問題は発生しない。出力イネーブル信号ＯＥが、ＨレベルまたはＬレベルに固定されてリードコマンドまたはライトコマンドが連続的に印加される。しかしながら、図１７に示すように、リードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥを交互に与える場合、ライトコマンドＷＲＩＴＥ印加の前に、少なくとも出力イネーブル信号ＯＥがＬレベルに確定するのに必要なクロックサイクル数に対応する数のコマンドＮＯＰ（ノーオペレーション）を入れ続ける必要がある。また、テスト入力データとテスト出力データの衝突を避ける必要があるという制約を受ける。図１７に示す場合には、４クロックサイクルにわたってコマンドＮＯＰを入れており、このテストクロック信号ＴＣＬＫがさらに高速となると、挿入されるコマンドＮＯＰの数がさらに増加する。
【００３６】
したがってテストピン端子数を低減するために、テストデータ出力端子およびテストデータ入力端子を共通化した場合、ページモードに従ってリード−ライト−リード−ライトというような連続動作等のテストを行なうことができず、実質的にＤＲＡＭコアの実速度でのテストを行なうことができなくなるという問題が生じる。
【００３７】
それゆえ、この発明の目的は、テストピン端子数を増加させることなくロジック混載メモリのテストをテストパターンの制約を受けることなく行なうことのできるテストインターフェイス回路を提供することである。
【００３８】
この発明の他の目的は、ロジック混載ＤＲＡＭを含む半導体集積回路装置において、このＤＲＡＭのテストを外部からテストパターンの制約を受けることなく、十分に行なうことのできる半導体集積回路装置を提供することである。
【００３９】
この発明の他の目的は、テストデータ出力端子およびテストデータ入力端子を共通化しても、テストパターンの制約を受けることなくロジック混載ＤＲＡＭの外部からのテストをテストパターンの制約を受けることなく行なうことのできるテストインターフェイス回路およびこれを備える半導体集積回路装置を提供することである。
【００４６】
【課題を解決するための手段】
請求項１に係る半導体集積回路装置は、ロジックと、このロジックのためのデータを格納するメモリと、共通のテストデータパッドに結合され、テストデータパッドとの間で双方向にデータを転送する双方向入出力回路と、テスト動作モード時メモリを外部から直接アクセス可能にするためのテストインターフェイス回路とを備える。このテストインターフェイス回路は、メモリから読出されたデータを順次格納しかつ該格納データを順次格納順序と同一順序で読出して双方向入出力回路へ読出したデータを与えるファーストイン・ファーストアウト回路と、入力／読出を示す動作モード指示信号に応答してファーストイン・ファーストアウト回路のデータの書込／読出を制御するとともに双方向入出力回路からメモリへのデータ転送を制御するための制御回路とを備える。この制御回路は、動作モード指示信号がデータ入力モードを指示するときメモリへのデータ読出指示の数をカウントし、該カウント値に対応する数のデータをファーストイン・ファーストアウト回路へ書込みかつファーストイン・ファーストアウト回路から読出すようにファーストイン／ファーストアウト回路の動作を制御する。
【００４７】
請求項２に係る半導体集積回路装置は、請求項１の装置において、メモリが行列状に配列される複数のメモリセルを有し、かつ１回のロウアクセス時に、サイズＭビットの１頁のメモリセルが選択され、かつ入出力データのビット幅はｍであり、このファーストイン・ファーストアウト回路は、Ｍ／ｍ段のレジスタ回路を備える。
【００４８】
請求項３に係る半導体集積回路装置は、請求項１の装置において、メモリが、Ｎ個の互いに独立に活性状態へ駆動されるバンクを含む。各バンクは行列状に配列される複数のメモリセルを有しかつ１回のロウアクセスによりサイズＭビットの１頁のメモリセルが選択されかつビット幅ｍのデータをメモリは出力する。ファーストイン・ファーストアウト回路は、Ｎ・Ｍ／ｍ段のレジスタ回路を備える。
【００４９】
請求項４に係る半導体集積回路装置は、請求項１の装置において制御回路が、動作モード指示信号がデータ入力モードを指示時メモリへのデータ読出指示に応答して、このメモリから読出されるデータの数をカウントし、該カウント値に従ってファーストイン・ファーストアウト回路へのデータ書込の位置を示す書込ポインタを発生する第１のカウンタと、動作モード指示信号のデータ入力モード指示からデータ出力モード指示への変化に応答して、第１のカウンタのカウント値に応じてファーストイン・ファーストアウト回路からデータを読出す位置を示すリードポインタを発生する第２のカウンタを備える。リードポインタおよびライトポインタは初期時同じ位置を示す。
【００５０】
請求項５に係る半導体集積回路装置は、請求項１の装置の双方向入出力回路は、動作モード指示信号に応答してデータ転送経路が決定される。
【００５１】
請求項６に係る半導体集積回路装置は、請求項４の装置において、メモリがテストクロック信号に同期してテストデータの入力および出力を行ない、第２のカウンタはこのテストクロック信号の立上がりおよび立下がりに応答してカウント動作を行なってリードポインタを発生する。
【００５２】
請求項７に係る半導体集積回路装置は、請求項１の装置がさらに、テストモード指示信号に応答してメモリとテストインターフェイス回路とを接続しかつロジックとメモリとを切離すためのセレクタを備える。
請求項８に係る半導体集積回路装置は、メモリに対して別々に設けられる書込データバスおよび読出データバスをさらに備える。書込データバスは、テストインターフェイス回路およびロジックからの書込データをメモリに転送し、読出データバスは、メモリから読出されたデータを少なくともファーストイン・ファーストアウト回路へ転送する。
【００５３】
ファーストイン・ファーストアウト回路に、リードコマンドに従って混載メモリから読出されたデータが格納され、読出タイミングを調整することにより、テストインターフェイス回路からのデータ出力レイテンシを変更することができる。したがって、テストデータ入出力ピンを共通化しても、データの衝突を生じさせることなく、書込／読出の連続動作テストが可能となる。
【００５４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。図１に示す構成において、テストインターフェイス回路ＴＩＣは、テストデータ入出力端子９に双方向入出力回路８を介して結合される。この双方向入出力回路８は、出力バッファ回路８ａと入力バッファ回路８ｂとを含み、そのデータ転送方向は、出力イネーブル信号ＯＥにより決定される。
【００５５】
テストインターフェイス回路ＴＩＣは、テストピン端子群ＴＰＧを介して与えられるテスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤをテストクロック信号ＴＣＬＫに従って取込み、かつテスト制御信号ＴＣＭＤをデコードし、かつ双方向入出力回路８からのテスト入力データをテストクロック信号ＴＣＬＫに従って取込みかつビット幅を拡張するラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシ情報等を格納するモードレジスタ２と、モードレジスタ２に格納されるコラムレイテンシ情報に従って、このテストインターフェイス回路ＴＩＣにおける信号転送遅延およびコラムレイテンシ期間ラッチ／コマンドデコーダ１から与えられる読出選択信号をテストクロック信号ＴＣＬＫに従ってシフトするＣＡシフタ３と、ＣＡシフタ３とゲート回路７を介して与えられるＤＲＡＭコアＭＣＲからの２５６ビットの読出データＴＩＦＤｏｕｔから読出選択信号ＲＤ＿Ｓに従って８ビットのデータを選択する２５６：８選択回路４を含む。これらの構成要素は、先の図１４に示すテストインターフェイス回路ＴＩＣの構成と同じである。
【００５６】
テストインターフェイス回路ＴＩＣはさらに、２５６：８選択回路４からの８ビットのデータを順次格納し、かつ該格納順序で格納データを出力するファーストイン・ファーストアウト（ＦＩＦＯ）回路１０と、出力イネーブル信号ＯＥとラッチ／コマンドデコーダ１からの読出指示信号（リードコマンド）とに従ってファーストイン・ファーストアウト回路１０のデータ書込／読出動作を制御するＦＩＦＯ制御回路１５を含む。
【００５７】
ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがデータ入力モードを示すとき（Ｌレベルのとき）、ラッチ／コマンドデコーダ１からの読出指示信号をカウントし、ファーストイン・ファーストアウト回路１０へ格納すべきテスト読出データの数をカウントして、このファーストイン・ファーストアウト回路１０へのデータ書込動作を制御する。ＦＩＦＯ制御回路１５は、さらに、出力イネーブル信号ＯＥが入力モード指示状態（Ｌレベル）から出力モード指示状態（Ｈレベル）に変化すると、格納されたデータを順次テストクロック信号ＴＣＬＫに従って読出して、双方向入出力回路８に含まれる出力バッファ回路８ａへ与える。
【００５８】
したがって、双方向入出力回路８のデータ入力モード時においては、ファーストイン・ファーストアウト回路１０は、データ格納動作のみを行ない、データ読出動作は行なわない。このデータ入力モードが完了し、テストデータ入出力端子９にテスト入力データが存在しなくなったときに、ファーストイン・ファーストアウト回路１０からデータを読出して、出力バッファ回路８ａを介してテストデータ入出力端子９へテストデータを読出す。したがって、ライトコマンドおよびリードコマンドが交互に与えられる場合においても、ライトコマンドにデコードされるテスト制御信号の印加完了後、ファーストイン・ファーストアウト回路１０から順次テストデータが読出されるため、データの衝突は生じない。
【００５９】
ファーストイン・ファーストアウト回路１０により、テストデータ出力のレイテンシを適応的に変更することにより、リードコマンドおよびライトコマンドを連続的に印加しても、テストデータ入出力端子においてテスト入力データおよびテスト出力データの衝突は生じず、共通入出力ピン端子を用いてＤＲＡＭコアのダイレクトメモリアクセステスト時のリード／ライト連続動作テストを行なうことができる。次に、図２に示すタイミングチャートを参照して、この発明の実施の形態１のテストインターフェイス回路の動作について説明する。
【００６０】
リード／ライト連続動作テストを行なう場合、まずアクティブコマンドＡＣＴにデコードされるテスト制御信号ＴＣＭＤを与え、ＤＲＡＭコアＭＣＲにおいて１頁のメモリセルを選択する。ここで、１頁は、このアクティブコマンドＡＣＴが与えられてＤＲＡＭコアＭＣＲに対しロウアクセスが指示され、ＤＲＡＭコアＭＣＲにおいて行選択動作が行なわれ、選択状態へ駆動されるメモリセル行を示す。
【００６１】
このアクティブコマンドＡＣＴに対応するテスト制御信号を与えた後、次いで出力イネーブル信号ＯＥをＬレベルに設定し、双方向入出力回路８をデータ入力モードに設定する。図２においては、テストクロック信号ＴＣＬＫのサイクル♯０のテストクロック信号ＴＣＬＫの立下がりにリードコマンドＲＥＡＤにデコードされるテスト制御信号ＴＣＭＤが外部から与えられており、このリードコマンドＲＥＡＤにデコードされる制御信号の印加と並行して出力イネーブル信号ＯＥがＨレベルからＬレベルに立下げられる。
【００６２】
双方向入出力回路８は、その入力と出力の切換に１クロックサイクル期間を必要とし、また書込データを双方向入出力回路８を介してラッチ／コマンドデコーダ１へ与える際の遅延時間を考慮して、ライトコマンドＷＲＩＴＥとテスト入力データＤｉｎを与える必要がある。図２においては、この双方向入出力回路８における信号伝搬遅延は無視できるものと考えている。
【００６３】
出力イネーブル信号ＯＥは、サイクル♯０のテストクロック信号ＴＣＬＫの立下がりに応答してＬレベルに立下げられており、次のサイクル♯１のテストクロック信号ＴＣＬＫの立下がりでライトコマンドＷＲＩＴＥにデコードされるテスト制御信号と同時にテスト入力データＤｉｎを与えても、この双方向入出力回路８は、その入力バッファ回路８ｂが既に動作状態に設定されており、確実に、テストデータ入出力端子群９に与えられる８ビットのテスト入力データＤｉｎをバッファ処理してラッチ／コマンドデコーダ１へ与える。
【００６４】
次いでサイクル♯２およびサイクル♯３のそれぞれのテストクロック信号ＴＣＬＫの立下がりに同期してリードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥとなる制御信号を外部から与える。これらのテスト制御信号ＴＣＭＤは、テストインターフェイス回路ＴＩＣおよびセレクタ５を介して内部コマンドＩＮＣＭＤとして、１サイクル遅延されてＤＲＡＭコアＭＣＲへ入力される。ＤＲＡＭコアＭＣＲは、この与えられた内部コマンドＩＮＣＭＤに従ってデータの書込／読出を実行する。
【００６５】
リードコマンドＲＥＡＤが与えられたとき、ＤＲＡＭコアＭＣＲは、コラムレイテンシＣＬ経過後有効データＤｏｕｔを出力する。図２においては、コラムレイテンシＣＬが２の場合の動作が一例として示される。ＤＲＡＭコアＭＣＲは、内部書込データＩＮＤｉｎを伝達するバスおよび読出データＲＤを伝達するバスが別々に設けられており、したがって、ＤＲＡＭコアＭＣＲのコラムレイテンシＣＬを考慮して、これらのバス上での書込データと読出データの衝突を考慮する必要はない。ただし、ＤＲＡＭコアＭＣＲ内において内部データ転送経路が、共通ＩＯデータ線であり、内部書込データおよび内部読出データが共通のＩＯデータバスを介して伝達される場合には、考慮する必要がある。しかしながら、通常、混載ＤＲＡＭにおいては、内部データバスとしては、書込データバスおよび読出データバスが別々に設けられており、特に、内部データバスの書込データと読出データの衝突は考慮する必要はない。
【００６６】
ＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データＲＤは、ゲート回路７を介してテストインターフェイス回路ＴＩＣの選択回路４へ与えられる。選択回路４は、テストインターフェイス回路ＴＩＣにおける１サイクルの遅延時間およびＤＲＡＭコアＭＣＲにおけるコラムレイテンシＣＬを考慮して、ＣＡシフタ３によりタイミング調整された読出選択信号ＲＤ＿Ｓに従ってこの２５６ビットの読出データＴＩＦＤｏｕｔから８ビットのデータを選択して、ファーストイン・ファーストアウト回路１０へ与える。ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがＬレベルのときに外部から与えられるリードコマンドＲＥＡＤの数をラッチ／コマンドデコーダ１からの読出動作指示信号に従ってカウントし、そのカウント値に従って、ファーストイン・ファーストアウト回路１０に対し、書込ポインタを発生して、選択回路４から与えられた８ビットのデータＤｏｕｔをファーストイン・ファーストアウト回路１０へ格納する。
【００６７】
クロックサイクル♯３において、ＤＲＡＭコアＭＣＲから読出されたデータＤｏｕｔは、一旦ファーストイン・ファーストアウト回路１０に格納されるため、このサイクルにおいて外部からライトコマンドＷＲＩＴＥとなるテスト制御信号ＴＣＭＤとともに、入出力ピン端子群９にテスト入力データＤｉｎが与えられてもＤＲＡＭコアＭＣＲから読出されたデータとテスト入力データとの衝突は生じない。
【００６８】
クロックサイクル♯４において、連続テスト動作が完了すると、次いで、出力イネーブル信号ＯＥをＨレベルに立上げ、双方向入出力回路８を、データ出力モードに設定し、すなわち出力バッファ回路８ａを能動状態に設定する。また、ＦＩＦＯ制御回路１５は、この出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がったとき、１クロックサイクル経過後に、このファーストイン・ファーストアウト回路１０から順次格納データを読出して出力バッファ回路８ａへ与える。ここで、出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がり、データ出力モードに設定されてから１クロックサイクル期間経過後に、ファーストイン・ファーストアウト回路１０からデータを読出しているのは、双方向入出力回路８における入力／出力切換に１クロックサイクル必要とされるためである。
【００６９】
ＦＩＦＯ制御回路１５は、出力イネーブル信号ＯＥがＬレベルのときに入力されたリードコマンドの数だけそのファーストイン・ファーストアウト回路１０のリードポインタを変更し、そのときに格納されたデータを順次出力する。したがって、図２に示すように、クロックサイクル♯５のテストクロックＴＣＬＫの立下がりから、順次、サイクル♯０および♯２のテストクロック信号ＴＣＬＫの立下がりに同期して外部から与えられたリードコマンドにより読出されたデータが各クロックサイクルごとに出力される。
【００７０】
このファーストイン・ファーストアウト回路をいわゆるバッファ回路として利用して、ＤＲＡＭコアＭＣＲのデータ読出時のレイテンシを変更することにより、データ入力端子およびデータ出力端子を共通化してリード／ライト動作を連続的に行なっても、データの衝突は生じず、正確にテスト動作を行なうことができる。
【００７１】
図３は、図１に示すラッチ／コマンドデコーダ１の構成を概略的に示す図である。図３において、ラッチ／コマンドデコーダ１は、テストクロック信号ＴＣＬＫに応答してテスト入力データＴＤｉｎ、テスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤをラッチするラッチ回路２０と、ラッチ回路２０からの８ビットのテスト入力データを２５６ビットのテスト入力データに変換するビット幅拡張回路２１と、ラッチ回路２０から与えられるテスト制御信号をデコードするコマンドデコーダ２２と、ビット幅拡張回路２１からの２５６ビットのテスト入力データ、コマンドデコーダ２２からのテストコマンドおよびラッチ回路２０からのテストアドレスをテストクロック信号ＴＣＬＫに応答してラッチして、テスト入力データＴＩＦＤｉｎ、テストコマンドＴＩＦＣＭＤ、およびテストアドレスＴＩＦＡＤを生成して図１に示すセレクタ５へ与えるラッチ回路２３を含む。
【００７２】
ラッチ回路２０は、テストクロック信号ＴＣＬＫがＬレベルのときに与えられた信号／データを取込み、かつテストクロック信号ＴＣＬＫがＨレベルとなると取込んだ信号を出力しかつラッチする。ラッチ回路２３は、テストクロック信号ＴＣＬＫがＨレベルのときに与えられた信号／データを取込み、かつテストクロック信号ＴＣＬＫがＬレベルとなると取込んだ信号を出力しかつラッチする。ビット幅拡張回路２１およびコマンドデコーダ２２の信号／データ処理タイミングがテストクロック信号ＴＣＬＫと非同期であっても、ラッチ回路２０および２３において、確実に、テスト入力データＴＤｉｎ、テスト制御信号ＴＣＭＤおよびテストアドレスＴＡＤは、１クロックサイクル期間経過後、ラッチ回路２３から入力データＴＩＦＤｉｎ、テストコマンドＴＩＦＣＭＤおよびテストアドレスＴＩＦＡＤとして出力される。
【００７３】
コマンドデコーダ２２は、テスト制御信号ＴＣＭＤおよびテストアドレスの所定のビットを受け、指定された動作モードに従って内部コマンド、たとえばモードレジスタセットコマンドＭＲＳ、ノーオペレーションコマンドＮＯＰ、アクティブコマンドＡＣＴ、プリチャージコマンドＰＲＥ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥなどを生成する。このコマンドデコーダ２２は、またリードコマンドＲＥＡＤが与えられると読出指示信号φｒを生成し、またテスト完了コマンドが与えられるとリセット信号φｒｓｔを生成する。また、このラッチ回路２０から出力されるテストアドレスＴＡＤのうち、コラムアドレスの上位５ビットが、読出選択信号ＲＤ−ＳＦとしてＣＡシフタ３へ与えられる。５ビットの選択信号ＲＤ−ＳＦを用いるのは、２５６ビットのデータから８ビットのデータを選択するため、３２：１選択を行なう必要があるためである。５ビットの読出選択信号ＲＤ＿ＳＦをＣＡシフタ３へ与えることにより、３２ビットの読出選択信号をシフトさせる構成に比べて回路構成が簡略化される。したがって、２５６：８選択回路４は、この読出選択信号ＲＤ＿Ｓをデコードする機能を備えている。
【００７４】
ビット幅拡張回路２１は、配線で構成され、その配線接続により、８ビットのデータが２５６ビットのデータに拡張される。このデータ拡張時、８ビットのデータが、３２個そのまま複製されてもよく、また同一桁のビットを８ビットデータとして作成してもよい。このビット幅拡張態様に応じて選択回路４の選択態様が決定される。
【００７５】
図４は、ファーストイン・ファーストアウト回路（ＦＩＦＯ）１０の構成を概略的に示す図である。図４においては、またＤＲＡＭコアＭＣＲのアレイ構成も概略的に示す。
【００７６】
ＤＲＡＭコアＭＣＲにおいて、メモリセルが行列状にメモリアレイＭＡ内に配置される。ロウアクセス時、すなわちアクティブコマンドＡＣＴを与えた場合、そのとき同時に与えられる内部アドレスＩＮＡＤに従って１頁が選択される。ここで１頁は、内部アドレスＩＮＡＤで選択されるメモリセル行を表わす。１頁はＭビットのメモリセルを有する。
【００７７】
この１頁のＭビットのメモリセルから、コラムアクセス（リードコマンドまたはライトコマンド）により、ｍビットのデータが読出される。したがって本実施の形態において、１頁のＭビットがたとえば２Ｋビットの場合、２Ｋビットから、２５６ビットのメモリセルが選択されて選択メモリセルに対するデータの書込または読出が行なわれる。読出データＲＤの場合、ｍビットの読出データＲＤから、選択回路４において読出選択信号ＲＤ＿Ｓによりさらに８ビットのデータが選択される。この選択回路により選択されたデータが、ファーストイン・ファーストアウト回路（ＦＩＦＯ）１０に順次格納される。
【００７８】
ファーストイン・ファーストアウト回路において、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋが設けられる。ここで、ｋ＝（Ｍ／ｍ）−１である。すなわち、各ＤＲＡＭコアＭＣＲにアクセスする場合、ページモードで連続的にコラムアクセスを行なう。ページモードで、読出されるデータＲＤの数が最大となるのは、フルページアクセスした場合であり、すなわちＭ／ｍ個のデータをページモードで読出すことができる。したがって、たとえば読出データＲＤが２５６ビットの場合、１頁のサイズが２Ｋビットであれば、２Ｋ／２５６＝８であり、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯７の８段のレジスタ回路が設けられる。これにより、連続アクセス時の最大個数のデータをすべてファーストイン・ファーストアウト回路１０に格納することができる。フルページをアクセスした後、ページ切換のために一旦、メモリアレイＭＡをプリチャージ状態に復帰させる必要があり、この間コラムアクセスは実行することができず、この間に、ファーストイン・ファーストアウト回路１０からデータを読出すことができる。したがって、ファーストイン・ファーストアウト回路１０は、最小限このページモードでフルページをアクセスする場合の読出データを格納する容量があればよい。
【００７９】
図５は、図１に示すＦＩＦＯ制御回路１５の構成を概略的に示す図である。図５において、ＦＩＦＯ制御回路１５は、読出指示信号φｒと出力イネーブル信号ＯＥを受けるゲート回路１５ａと、ゲート回路１５ａの出力信号の立上がりをカウントしてライトポインタＷＰＦを生成する第１のカウンタ１５ｂと、ゲート回路１５ａの出力信号と第１のカウンタ１５ｂの出力するライトポインタＷＰＦとに従って、ファーストイン・ファーストアウト回路に対するライトポインタＷＰおよび書込指示信号φＷＥを生成する書込制御回路１５ｃを含む。この書込制御回路１５ｃは、ＣＡシフタと同じ期間のシフト動作を行ない、ＤＲＡＭコアＭＣＲから読出されたデータが到達した時点でファーストイン・ファーストアウト回路１０にデータを書込むようにタイミング調整を行なう。したがって、この書込制御回路１５ｃは、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける遅延（ラッチ回路が存在しているため半クロックサイクル）の期間与えられた信号を遅延する。
【００８０】
ＦＩＦＯ制御回路１５は、さらに、出力イネーブル信号ＯＥの立上がりに応答して所定期間のパルス幅を有するワンショットパルスを発生するワンショットパルス発生回路１５ｄと、ワンショットパルス発生回路１５ｄの出力信号に応答してセットされるセット／リセットフリップフロップ１５ｅと、セット／リセットフリップフロップ１５ｅからの出力Ｑからの出力信号とテストクロック信号ＴＣＬＫとを受けるＡＮＤ回路１５ｆと、ＡＮＤ回路１５ｆの出力信号立下がりに応答してカウント動作を行なってリードポインタＲＰＦを生成する第２のカウンタ１５ｇと、第２のカウンタ１５ｇの出力するリードポインタＲＰＦとセット／リセットフリップフロップ１５ｅの出力Ｑからの信号とを受け、ファーストイン・ファーストアウト回路に対するリードポインタＲＰおよび読出指示信号φＲＥを生成する読出制御回路１５ｈを含む。この読出制御回路１５ｈは、出力イネーブル信号ＯＥがＨレベルに立上がってから１クロックサイクル期間経過後（Ｉ／Ｏ切換に必要とされるクロックサイクル期間）、ファーストイン・ファーストアウト回路にデータの読出を行なわせる。
【００８１】
ＦＩＦＯ制御回路１５は、さらに、第１のカウンタ１５ｂからのライトポインタＷＰＦと第２のカウンタ１５ｇからのリードポインタＲＰＦを比較し、これらが一致したときにセット／リセットフリップフロップ１５ｅをリセットする比較器１５ｉを含む。第１のカウンタ１５ｂおよび第２のカウンタ１５ｇは、リセット信号φｒｓｔに従ってそのカウント値が初期値（レジスタ回路ＲＥＧ♯ｋを指定するポインタ）に設定される。
【００８２】
次に、図６を参照して、この図５に示すＦＩＦＯ制御回路１５の動作について説明する。
【００８３】
クロックサイクル♯０のテストクロック信号ＴＣＬＫの立下がりに同期して、テスト制御信号ＴＣＭＤが与えられる。ラッチ／コマンドデコーダ５においては、図３に示すように初段にラッチ回路２０が設けられており、半クロックサイクル遅れて内部信号が変化する。したがって、このクロックサイクル♯１においてテストクロック信号ＴＣＬＫの立上がりに同期して、図３に示すコマンドデコーダ２２からの読出指示信号φｒがＨレベルとなり、データ読出を指示するコマンドが与えられたことをＦＩＦＯ制御回路１５に知らせる。この読出指示信号φｒは、１クロックサイクル期間Ｔの間Ｈレベルとなる。この読出指示信号φｒがＨレベルとなったとき、出力イネーブル信号ＯＥはＬレベルであり、ゲート回路１５ａの出力信号がＨレベルとなり、第１のカウンタ１５ｂが、このゲート回路１５ａの出力信号の立上がりに同期してカウント動作を行ない、そのカウント値を１増分する。書込制御回路１５ｃは、コラムレイテンシＣＬとテストインターフェイス回路ＴＩＣにおける信号伝搬遅延すなわち図３に示すラッチ回路２３による半クロックサイクル期間遅延するため、コラムレイテンシＣＬが２のとき、２．５クロックサイクル、読出指示信号φｒを遅延して、書込指示信号φＷＥを生成してファーストイン・ファーストアウト回路へ与える。
【００８４】
また、クロックサイクル♯２において再び外部からリードコマンドにデコードされる制御信号が与えられたときにクロックサイクル♯３のテストクロック信号ＴＣＬＫの立上がりに同期して再び読出指示信号φｒがＨレベルとなり、第１のカウンタ１５ｂがこの読出指示信号φｒの立上がりに応答してカウント動作を行ない、そのカウント値を１増分する。この第１のカウンタ１５ｂの出力するカウント値、すなわちライトポインタＷＰＦは、書込制御回路１５ｃにより、２．５クロックサイクル遅延されてライトポインタＷＰとしてファーストイン・ファーストアウト回路へ与えられる。
【００８５】
ファーストイン・ファーストアウト回路へは、このリードコマンドに従って、クロックサイクル♯３においてＤＲＡＭコアＭＣＲから読出されたデータＤｏｕｔが与えられる。このときには、書込指示信号φＷＥがＨレベルの活性状態であり、そのときのライトポインタＷＰに従ってファーストイン・ファーストアウト回路がデータの書込を行なう。
【００８６】
また、クロックサイクル♯５において読出されたデータは、このとき活性状態にされる書込指示信号φＷＥおよびそのときのライトポインタＷＰ（ＷＰ＝２）に従ってファーストイン・ファーストアウト回路の対応のレジスタ回路に書込まれる。
【００８７】
一方、リード／ライト連続動作テストが完了し、出力イネーブル信号ＯＥがＬレベルからＨレベルに立上がると、ワンショットパルス発生回路１５ｄがワンショットのパルスを発生し、応じてセット／リセットフリップフロップ１５ｅがセットとされ、その出力信号がＨレベルとなる。応じてＡＮＤ回路１５ｆの制御信号がテストクロック信号ＴＣＬＫに従って変化する。第２のカウンタ１５ｇが、このテストクロック信号ＴＣＬＫの立上がりに同期してカウント動作を行なう。したがってクロックサイクル♯４のテストクロック信号ＴＣＬＫの立下がりに応答して、フリップフロップ１５がセットされており、ＡＮＤ回路１５ｆがテストクロック信号ＴＣＬＫを通過させるため、第２のカウンタ１５ｇは、このクロックサイクル♯５およびクロックサイクル♯６におけるテストクロック信号ＴＣＬＫの立上がりに同期してカウント動作を行ない、そのカウント値（リードポインタ）ＲＰＦを更新する。
【００８８】
読出制御回路１５ｈは、この第２のカウンタ１５ｇの出力カウント値を０．５クロックサイクル（０．５Ｔ）遅延してリードポインタＲＰを生成する。リードポインタＲＰは、出力イネーブル信号ＯＥがＨレベルとなると次のサイクルからテストクロック信号ＴＣＬＫの立下がりに同期して変化する。読出制御回路１５ｈは、フリップフロップ１５の出力Ｑからの出力信号を１クロックサイクル期間（１Ｔ）遅延しており、したがって読出制御回路１５ｈからの読出指示信号φＲＥが、クロックサイクル♯５からテストクロック信号ＴＣＬＫの立下がりに同期してＨレベルに立上がる。したがって、出力イネーブル信号ＯＥがＨレベルに立上がって双方向入出力回路の出力バッファが安定動作状態となった後１クロックサイクル期間（１Ｔ）経過後、ファーストイン・ファーストアウト回路から読出指示信号φＲＥおよびリードポインタＲＰに従ってデータの読出が行なわれ、双方向入出力回路を介して入出力ピン端子群９へデータＤｏｕｔが与えられる。
【００８９】
これにより、ＤＲＡＭコアＭＣＲにおける読出データの遅延、すなわちコラムレイテンシＣＬおよびテストインターフェイス回路ＴＩＣにおける信号伝搬遅延を考慮して正確なタイミングで、ファーストイン・ファーストアウト回路からデータの読出を行なうことができる。
【００９０】
第２のカウンタ１５ｇからの読出リードポインタＲＰＦが、第１のカウンタ１５ｂからのライトポインタＷＰＦと同じ値（＝２）となると、比較器１５ｉの出力信号が活性化され、セット／リセットフリップフロップ１５ｅがリセットされる。したがって、クロックサイクル♯６において第２のカウンタ１５ｇのカウント値、すなわちリードポインタＲＰＦが、第１のカウンタ１５ｂの出力するライトポインタＷＰＦの値と等しくなると、このクロックサイクル♯６におけるクロック信号ＴＣＬＫの立下がりに同期して、フリップフロップ１５がリセットされその出力信号がＬレベルに立下がる。応じて、読出制御回路１５ｈからの読出指示信号φＲＥも、１クロックサイクル期間経過後に、リセットされる。したがって出力イネーブル信号ＯＥがＬレベルのときにリードコマンドが与えられても、正確にリード／ライト動作の連続動作を行なうことができる。データの入出力ピン端子群９における衝突は生じない。
【００９１】
なお、フリップフロップ１５ｅをテストクロック信号ＴＣＬＫの立下がりに同期してリセットする構成は、比較器１５ｉにおいて、その出力信号を、テストクロック信号ＴＣＬＫがＬレベルのときに出力する構成を設けることにより実現される。たとえば、テストクロック信号ＴＣＬＫに同期して動作するラッチ回路が比較器１５ｉの出力段に設けられていてもよく、また比較器１５ｉの出力段に、テストクロック信号ＴＣＬＫの反転信号をポインタＷＰＦおよびＲＰＦの比較結果を示す信号を受けるゲート回路を設けてもよい。
【００９２】
なお、コマンドデコーダ２２からの読出動作指示信号φｒは１クロックサイクル期間Ｔの間活性状態に維持されている。しかしながら、この読出動作指示信号φｒは、所定の時間幅を有するワンショットパルスの形で発生されてもよい。
【００９３】
また書込制御回路１５ｃおよび読出制御回路１５ｈは、テストクロック信号ＴＣＬＫに従って信号を転送する周知のラッチ回路を用いて実現される。たとえば図３に示すようなラッチ回路２０を用いれば、半クロックサイクルの遅延を実現することができる。
【００９４】
また、ファーストイン・ファーストアウト回路の出力に、ラッチ回路が設けられ、ファーストイン・ファーストアウト回路から読出されたデータが半クロックサイクル遅延されて双方向入出力回路へ与えらる場合、この第２のカウンタ１５ｇからのリードポインタＲＰＦがファーストイン・ファーストアウト回路へ与えられてもよい。この場合、読出指示信号φＲＥは、フリップフロップ１５の出力信号を半クロックサイクルだけ遅延する遅延回路で構成される。また、第１、第２のカウンタ１５ｂおよび１５ｇは、クロック信号の立下がりでカウントを行なうように構成されてもよい。カウント前のカウント値をポインタとすることができる。
【００９５】
図７は、図１に示すファーストイン・ファーストアウト回路１０の構成を概略的に示す図である。図７において、ファーストイン・ファーストアウト回路１０は、図１に示すゲート回路７からの８ビットのデータＤＩＮを受ける入力バッファ１０ａと、ｋ＋１段のレジスタ回路を有するレジスタファイル１０ｂと、レジスタファイル１０ｂの選択されたレジスタ回路からのデータバッファ処理して出力データＤＯＵＴを生成する出力バッファ１０ｃと、読出指示信号φＲＥとリードポインタＲＰとに従ってこのレジスタファイル１０ｂのリードポインタＲＰが指定するレジスタ回路のデータを読出すための制御を行なう読出制御回路１０ｄと、書込指示信号φＷＥとライトポインタＲＰとに従ってレジスタファイル１０ｂのライトポインタＷＰが出力するレジスタ回路へ、入力バッファ１０ａからの８ビットデータを書込む制御を行なう書込制御回路１０ｅを含む。
【００９６】
読出制御回路１０ｄおよび書込制御回路１０ｅは、その内部構成がレジスタファイル１０ｂの構成に応じて適当に定められる。レジスタファイル１０ｂが、ワード線およびビット線を有するたとえばＳＲＡＭで構成される場合、これらの書込制御回路１０ｅおよび読出制御回路１０ｄは、アドレスデコード回路およびワード線選択回路をそれぞれ含む。ビット線対の選択は行われない。８ビットのビット線対が設けられるだけである。
【００９７】
図８は、ファーストイン・ファーストアウト回路１０の変更例を示す図である。図８においては、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋそれぞれに対応して、書込選択ゲートＷＳＧ０−ＷＳＧｋと読出選択ゲートＲＳＧ０−ＲＳＧｋが設けられる。レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋは、書込選択ゲートＷＳＧ０−ＷＳＧｋを介して書込データ入力線ＷＬに結合され、また読出選択ゲートＲＳＧ０−ＲＳＧｋを介して読出データ線ＲＬに結合される。書込データ線ＷＬおよび読出データ線ＲＬは、それぞれ８ビットの信号線である。
【００９８】
読出選択ゲートＲＳＧ０−ＲＳＧｋに対応して、読出指示信号φＲＥとレジスタ選択信号ＲＰｉ（ｉ＝０−ｋ）を受ける読出選択制御ゲートＲＳＣｉが設けられる。また、書込選択ゲートＷＳＧｉ（ｉ＝０−ｋ）に対応して、書込指示信号φＷＥと書込レジスタ選択信号ＷＰｉを受ける書込選択制御ゲートＷＳＣｉが設けられる。読出選択制御信号ＲＰ０−ＲＰｋは、図５に示す第２のカウンタ１５ｇまたは読出制御回路１５ｈからのリードポインタＲＰの各ビットであってもよく、またこのリードポインタＲＰを図示しないデコード回路でデコードして生成されてもよい。また書込選択信号ＷＰ０−ＷＰｋも、図５に示す第１のカウンタ１５ｂまたは書込制御回路１５ｃカウント値の各ビットそのものであってもよく、またこのライトポインタＷＰを図示しないデコード回路によりデコードして生成されてもよい。図５に示す第１のカウンタ１５ｂおよび第２のカウンタ１５ｇの出力カウントビットがそれぞれ読出選択信号ＲＰ０−ＲＰｋおよび書込選択信号ＷＰ０−ＷＰｋとして用いられる場合は、第１のカウンタ１５ｂおよび第２のカウンタ１５ｇが、シフトレジスタで構成され、活性状態となるビット位置が各カウント値に従ってシフトされる。この場合、シフトレジスタは、リング状のシフトレジスタで構成される。
【００９９】
図８に示すファーストイン・ファーストアウト回路の構成の場合、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋは、それぞれ書込選択ゲートＷＳＧ０−ＷＳＧｋまたは読出選択ゲートＲＳＧ０−ＲＳＧｋにより選択されて書込データ線ＷＬおよび読出データ線ＲＬに接続されるだけであり、回路構成が簡略化される。
【０１００】
以上のように、この発明の実施の形態１に従えば、出力イネーブル信号ＯＥがＬレベルであり、データ入力モードを示すときには、この入力モード時に印加されたリードコマンドの数をカウントし、そのカウント値に従って、ファーストイン・ファーストアウト回路のデータの入力および出力を行なっており、ＤＲＡＭコアからの読出データのレイテンシを変更することができ、応じて共通テストデータ入出力ピン端子を利用しても、テスト入力データおよびテスト出力データの衝突は生じず、リード／ライトの連続動作テストを行なうことができる。
【０１０１】
［実施の形態２］
図９は、この発明の実施の形態２に従うテストインターフェイス回路の構成を概略的に示す図である。図９においては、ファーストイン・ファーストアウト回路１０は、導通時、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋをバイパスするスイッチ回路３０が設けられる。このスイッチ回路３０の導通／非導通を指示するために、ＦＩＦＯ制御回路１５においては、出力イネーブル信号ＯＥと読出動作指示信号φｒとを受けるＡＮＤ回路１５ｓと、ＡＮＤ回路１５ｓの出力信号をコラムレイテンシＣＬと０．５クロックサイクルの和の期間遅延する（ＣＬ＋０．５）遅延回路１５ｔが設けられる。この（ＣＬ＋０．５）遅延回路１５ｔは、テストクロック信号ＴＣＬＫに従ってＡＮＤ回路１５ｓの出力信号を転送して、テストクロック信号ＴＣＬＫのコラムレイテンシＣＬ＋０．５クロックサイクルに等しい期間の遅延を与える。この（ＣＬ＋０．５）遅延回路１５ｔは、相補出力信号を生成して、スイッチ回路３０の導通／非導通を制御する。
【０１０２】
図１０は、図９に示すテストインターフェイス回路の動作を示すタイミングチャート図である。出力イネーブル信号ＯＥをＨレベルに設定した状態でリードコマンドＲＥＡＤにデコードされる制御信号を連続して外部から与える。このリードコマンドＲＥＡＤが与えられると、図３に示すコマンドデコーダ２２から読出動作指示信号φｒが所定時間Ｈレベルの活性状態へ駆動される。ここでは、読出動作指示信号φｒはワンショットパルスの形で発生される。連続読出動作を行なうためである。
【０１０３】
この読出動作指示信号φｒが活性化されると、ＡＮＤ回路１５ｓの出力信号がＨレベルの活性状態となり、この活性状態の信号がコラムレイテンシＣＬ＋０．５クロックサイクル期間テストクロック信号ＴＣＬＫに従って伝達される。したがって、このテストクロック信号ＴＣＬＫの立上がりに応答して活性化される読出動作指示信号φｒに従って、（ＣＬ＋０．５）遅延回路１５ｔからのバイパス制御信号ＳＨが、２．５クロックサイクル経過後Ｈレベルとなり、スイッチ回路３０が導通する。したがってこのゲート回路７から与えられた読出データは、レジスタ回路ＲＥＧ♯０−ＲＥＧ♯ｋをバイパスして、スイッチ回路３０を介して双方向入出力回路８へ与えられる。これにより、連続リードモードを実現することができる。
【０１０４】
ここで、実施の形態１においてリード／ライト連続動作のみを問題としている。しかしながら、ライト／リード動作も同様に書込制御回路１５ｃおよび読出制御回路１５ｈにより、正確なタイミングで、ファーストイン・ファーストアウト回路からのデータの読出を行なうことができる。
【０１０５】
以上のように、この発明の実施の形態２に従えば、出力イネーブル信号ＯＥがＨレベルのときにリードコマンドが与えられたときにはファーストイン・ファーストアウト回路のレジスタ回路をバイパスするように構成しており、連続リード動作テストを確実に行なうことができる。これにより、ファーストイン・ファーストアウト回路を設けても、そのテスト項目が制限を受けることはない。
【０１０６】
［実施の形態３］
図１１（Ａ）は、この発明の実施の形態３に従うテストインターフェイス回路の構成を概略的に示す図である。図１１（Ａ）においては、ＦＩＦＯ制御回路１５の構成を示す。この図１１（Ａ）に示すＦＩＦＯ制御回路１５においては、この図５に示す構成に加えて、さらに、テストクロック信号ＴＣＬＫを２分周する分周器１５ｊが設けられる。分周器１５ｊからの分周信号ＢＣＬＫが、セット／リセットフリップフロップ１５ｅの出力信号を受けるＡＮＤ回路１５ｆへ与えられる。読出制御回路１５ｈが、テストクロック信号ＴＣＬＫが与えられる。この第２のカウンタ１５ｇは、ＡＮＤ回路１５ｆの出力信号の立上がりに応答してカウント動作を実行する。次に、図１１（Ｂ）に示すＦＩＦＯ制御回路の動作を図１１（Ｂ）に示すタイミングチャート図を参照して説明する。
【０１０７】
出力イネーブル信号ＯＥがＨレベルに立上がると、セット／リセットフリップフロップ１５ｅがセットされ、応じて、読出制御回路１５ｈにより、テストクロック信号ＴＣＬＫの１クロックサイクル（Ｔ）経過後に、読出指示信号φＲＥが活性状態のＨレベルへ駆動される。ＡＮＤ回路１５ｆに従って第２のカウンタ１５ｇがカウント動作を実行する。この場合、出力イネーブル信号ＯＥの立上がり時における分周クロック信号ＢＣＬＫの立上がりは、レーシングの可能性がありカウントされない。次のクロックサイクルにおけるＡＮＤ回路１５ｆからの分周クロック信号ＢＣＬＫの立上がりに応答して第２カウンタ１５ｅがカウント動作を行ない、カウント値を、この分周クロック信号ＢＣＬＫの立上がりに同期して順次更新する。
【０１０８】
この第２のカウンタ１５ｇの出力カウント値ＲＰＦは、読出制御回路１５ｈを介してテストクロック信号ＴＣＬＫの半クロックサイクル（Ｔ／２）経過後に伝達される。したがって、ファーストイン・ファーストアウト回路においては、読出指示信号φＲＥが活性状態となっているときに、分周クロック信号ＢＣＬＫに同期して、リードポインタＲＰが与えられ、格納データが順次読出されてデータＤｏｕｔとして、双方向入出力回路へ与えられる。
【０１０９】
ファーストイン・ファーストアウト回路へのデータの書込は、第１のカウンタ１５ｂおよび書込制御回路１５ｃの制御のもとに行なわれており、したがって、テストクロック信号ＴＣＬＫに同期して、ＤＲＡＭコアＭＣＲから読出されるデータの読出速度に応じてファーストイン・ファーストアウト回路へのデータの書込が行なわれる。分周クロック信号ＢＣＬＫを利用することにより、テストインターフェイス回路ＴＩＣからは、テストクロック信号ＴＣＬＫの２倍の速度で格納データが読出される。したがって、テスト時におけるデータ読出に要する時間を短縮することができ、テストサイクルを短くすることができる。
【０１１０】
［実施の形態４］
図１２は、この発明の実施の形態４に従う混載ＤＲＡＭの要部の構成を示す図である。図１２において、ＤＲＡＭコアＭＣＲは、Ｎ個のバンクＢ♯１−Ｂ♯Ｎを含む。バンクＢ♯１−Ｂ♯Ｎは、同一構成を有し、１頁のサイズはＭビットである。バンクＢ♯１−Ｂ♯Ｎは、それぞれ互いに独立に活性状態へ駆動することができ、それぞれにおいてページを選択状態に保持することができる。このバンクＢ♯１−Ｂ♯Ｎから読出されたｍビットのデータが選択回路７を介して８ビットのデータに変換され、ファーストイン・ファーストアウト回路１０へ与えられる。ファーストイン・ファーストアウト回路１０においては、レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐが設けられる。ここで、Ｐ＝Ｎ・Ｍ／ｍである。
【０１１１】
ＤＲＡＭコアＭＣＲのバンクＢ♯１−Ｂ♯Ｎから、ページモードアクセスでデータを読出した場合、最大Ｎ・Ｍ／ｍのデータを連続して読出すことができる。ＤＲＡＭコアＭＣＲから読出されたｍビット（２５６ビット）のデータが選択回路７により、８ビットのデータに変換される。したがって、ファーストイン・ファーストアウト回路には、最大Ｎ・Ｍ／ｍのデータを格納する必要がある。レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐを設けることにより、このバンク数がＮのとき、ページモードに従って全バンクをアクセスした場合に連続して読出されるデータをファーストイン・ファーストアウト回路１０において格納することができる。
【０１１２】
レジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐには、バンクＢ♯１−Ｂ♯Ｎのデータが、ＤＲＡＭコアから読出された順序に格納される。いずれのレジスタ回路にいずれのバンクのデータが格納されているかはモニタする必要はない。テストプログラムにより、データとバンクとの対応関係が決定されているため、テスタで、データとバンクとの対応関係が知ることができる。したがって、このファーストイン・ファーストアウト回路１０においては、バンクＢ♯１−Ｂ♯Ｎに共通にレジスタ回路ＲＥＧ♯１−ＲＥＧ♯Ｐを設ける。バンクごとに、データを振分けてファーストイン・ファーストアウト回路内で格納する必要がなく、回路構成が簡略化される。
【０１１３】
［他の適用例］
混載ＤＲＡＭの１頁のサイズＭビットは、２Ｋビット以外のビットであってもよい。また、ＤＲＡＭコアの入出力データのビット幅ｍは、１２８ビット、５１２ビットなどの他のビット幅であってもよい。
【０１１４】
また、コラムレイテンシＣＬも２に限定されず他の値であってもよい。また、双方向入出力回路での入力データの遅延が無視できないとき、この遅延を考慮してファーストイン・ファーストアウト回路へのデータ書込タイミングが調整される。
【０１１５】
また、メモリは、ＤＲＡＭに限定されず、クロック信号に同期して動作するバーストＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはフラッシュメモリなどの他のメモリであってもよく、ロジックと同一半導体基板上に集積化されているメモリであれば本発明は適用可能である。
【０１１６】
【発明の効果】
以上のように、この発明に従えば、混載メモリに対するテストデータの入出力ピンを共通化しても、テストデータ入出力切換タイミングによるテストパターンの制約を受けることなく、十分なテストを混載メモリに対して行なうことのできるテストインターフェイス回路を得ることができる。
【０１２３】
請求項１に係る発明に従えば、ロジックとメモリは同一基板に集積化された半導体集積回路装置において、テストインターフェイス回路にメモリから読出されたデータを順次格納しかつ読出すファーストイン・ファーストアウト回路と、このファーストイン・ファーストアウト回路の動作を動作モード指示信号に従って制御する制御回路とを設けており、テストデータ入出力端子を共通化することができテスト時に必要とされるピン端子数を低減することのできるシステムＬＳＩを実現することができる。また、双方向入出力回路により、テストデータ入出力パッドが共通化され、テスト専用ピン端子数が低減されたシステムＬＳＩを実現することができる。
【０１２４】
請求項２に係る発明に従えば、ファーストイン・ファーストアウト回路に、メモリのページサイズとデータ出力ビット幅の比の数のレジスタ回路を設けており、ページモードアクセス時においても確実にテストデータをファーストイン・ファーストアウト態様で転送することができる。
【０１２５】
請求項３に係る発明に従えば、ファーストイン・ファーストアウト回路に、メモリのバンク数とページサイズとの積と出力データビット幅の比で与えられる数のレジスタ回路を設けており、全バンクをページモードでアクセスしても確実にテストデータを、ファーストイン・ファーストアウト態様で転送することができる。
【０１２６】
請求項４に係る発明に従えば、動作モード指示信号に従ってカウンタによりデータ読出指示の数をカウントし、そのカウント値に従ってリードポインタおよびライトポインタを発生しており、正確に、ファーストイン・ファーストアウト態様でデータの格納／読出を行なうことができる。
【０１２７】
請求項５に係る発明に従えば、双方向入出力回路のデータ転送経路が動作モード指示信号に従って設定されており、正確に入出力データの衝突を防止することができる。
【０１２８】
請求項６に係る発明に従えば、リードポインタを、テストクロック信号の立上がりおよび立下がりに応答して変化させており、テストデータ読出サイクルを短縮でき、応じてテストサイクルを短縮することができる。
【０１２９】
請求項７に係る発明に従えば、ロジックとテストインターフェイス回路を選択的にメモリに結合しており、テスト動作時、確実に、ロジックの影響を排除してメモリのテストを行なうことができる。
請求項８に係る発明に従えば、メモリのデータバスは書込データバスと読出データバスとが別々に設けられており、メモリに対するデータの衝突を防止することが出来る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。
【図２】 図１に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図３】 図１に示すラッチ／コマンドデコーダの構成を概略的に示す図である。
【図４】 図１に示すファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図５】 図１に示すＦＩＦＯ制御回路の構成を概略的に示す図である。
【図６】 図５に示すＦＩＦＯ制御回路の動作を示すタイミングチャート図である。
【図７】 図１に示すファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図８】 図１に示すファーストイン・ファーストアウト回路の変更例を示す図である。
【図９】 この発明の実施の形態２に従うテストインターフェイス回路の構成を概略的に示す図である。
【図１０】 図９に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図１１】 （Ａ）は、この発明の実施の形態３に従うＦＩＦＯ制御回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示すＦＩＦＯ制御回路の動作を示すタイミングチャート図である。
【図１２】 この発明の実施の形態４に従うファーストイン・ファーストアウト回路の構成を概略的に示す図である。
【図１３】 従来のシステムＬＳＩの構成を概略的に示す図である。
【図１４】 図１３に示すシステムＬＳＩのテストインターフェイス回路の構成を概略的に示す図である。
【図１５】 図１４に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図１６】 図１４に示すテストインターフェイス回路を共通テストデータ入出力端子の構成に適用した際の構成を示す図である。
【図１７】 図１６に示す回路動作を示すタイミングチャート図である。
【符号の説明】
ＳＬＩ システムＬＳＩ、ＬＧ 大規模ロジック、ＭＣＲ ＤＲＡＭコア、ＴＩＣ テストインターフェイス回路、１ ラッチ／コマンドデコーダ、２ モードレジスタ、３ ＣＡシフタ、４ ２５６：８ 選択回路、５ セレクタ、６ ゲート回路、７ ゲート回路、８ 双方向入出力回路、９ テストデータ入出力端子、１０ ファーストイン・ファーストアウト回路、１５ ＦＩＦＯ制御回路、ＲＥＧ♯０−ＲＥＧ♯ｋ，ＲＥＧ♯Ｐ レジスタ回路、１５ｂ 第１のカウンタ、１５ｇ 第２のカウンタ、１５ｃ 書込制御回路、１５ｈ 読出制御回路、１５ｔ （ＣＬ＋０．５）遅延回路、３０ スイッチ回路、１５ｊ 分周器。
Claims (8)
- 演算処理を行なうためのロジックと、
前記ロジックのためのデータを格納するメモリと、
共通のテストデータパッドに結合され、前記テストデータパッドとの間で双方向にデータを転送する双方向入出力回路と、
前記メモリへ外部から直接アクセスしてテストを行なうためのテストインターフェイス回路とを備え、
前記テストインターフェイス回路は、
前記メモリから読出されたデータを順次格納しかつ該格納データを順次格納順序と同一順序で読出して前記双方向入出力回路へ読出データを与えるためのファーストイン・ファーストアウト回路と、
データの入力および出力を示す動作モード指示信号に応答して前記ファーストイン・ファーストアウト回路のデータの書込および読出を制御するとともに前記双方向入出力回路から前記メモリへのデータ転送を制御するための制御回路を備え、前記制御回路は、前記動作モード指示信号がデータ入力モードを指示するとき前記メモリへのデータ読出指示の数をカウントし、該カウント値に対応する数のデータを前記ファーストイン・ファーストアウト回路に書込みかつ前記ファーストイン・ファーストアウト回路から読出すように前記ファーストイン・ファーストアウト回路の格納動作を制御する、半導体集積回路装置。 - 前記メモリは行列状に配列される複数のメモリセルを有し、かつ１回の行選択動作時サイズＭビットの１頁のメモリセルが同時に選択され、かつ前記メモリの入出力データのビット幅はｍであり、
前記ファーストイン・ファーストアウト回路は、Ｍ／ｍ段のレジスタ回路を備える、請求項１記載の半導体集積回路装置。 - 前記メモリは、Ｎ個の互いに独立に活性状態へ駆動される複数のバンクを含み、各前記バンクは行列状に配列される複数のメモリセルを有しかつ１回のロウアクセスによりサイズＭビットの１頁のメモリセルが選択され、かつビット幅ｍビットのデータを出力し、
前記ファーストイン・ファーストアウト回路は、Ｎ・Ｍ／ｍ段のレジスタ回路を備える、請求項１記載の半導体集積回路装置。 - 前記制御回路は前記動作モード指示信号がデータ入力モードを指示するとき前記メモリへのデータ読出指示に応答して前記メモリから読出されたデータの数をカウントし、該カウント値に従って前記ファーストイン・ファーストアウト回路へのデータ書込の位置を示すライトポインタを発生する第１のカウンタと、
前記動作モード指示信号のデータ入力モード指示からデータ出力モード指示への変化に応答して前記第１のカウンタのカウント値に応じて前記ファーストイン・ファーストアウト回路からデータを読出す位置を示すリードポインタを発生する第２のカウンタを備え、前記リードポインタおよび前記ライトポインタは、初期時同じ位置を示す、請求項１記載の半導体集積回路装置。 - 前記双方向入出力回路は前記動作モード指示信号に応答してデータ転送経路が決定される、請求項１記載の半導体集積回路装置。
- 前記メモリは、テストクロック信号に同期してデータの入力および出力を行ない、
前記第２のカウンタは前記テストクロック信号の立上がりおよび立下がりに応答してカウント動作を行なってリードポインタを発生する、請求項４記載の半導体集積回路装置。 - テストモード指示信号に応答して、前記メモリと前記テストインターフェイス回路とを接続しかつ前記ロジックと前記メモリとを切離すためのセレクタをさらに備える、請求項１記載の半導体集積回路装置。
- 前記テストインターフェイス回路および前記ロジックからの書込データを前記メモリへ転送する書込データバスと、
前記書込データバスと別に設けられ、前記メモリから読出されたデータを少なくとも前記テストインターフェイス回路のファーストイン・ファーストアウト回路へ転送する読出データバスをさらに備える、請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36650499A JP4315552B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体集積回路装置 |
| US09/741,147 US6404684B2 (en) | 1999-12-24 | 2000-12-21 | Test interface circuit and semiconductor integrated circuit device including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36650499A JP4315552B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184899A JP2001184899A (ja) | 2001-07-06 |
| JP4315552B2 true JP4315552B2 (ja) | 2009-08-19 |
Family
ID=18486956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36650499A Expired - Fee Related JP4315552B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6404684B2 (ja) |
| JP (1) | JP4315552B2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671837B1 (en) * | 2000-06-06 | 2003-12-30 | Intel Corporation | Device and method to test on-chip memory in a production environment |
| US7366876B1 (en) * | 2000-10-31 | 2008-04-29 | Analog Devices, Inc. | Efficient emulation instruction dispatch based on instruction width |
| US6865701B1 (en) * | 2001-03-29 | 2005-03-08 | Apple Computer, Inc. | Method and apparatus for improved memory core testing |
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| US9329623B2 (en) | 2012-08-22 | 2016-05-03 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal |
| US8913448B2 (en) | 2012-10-25 | 2014-12-16 | Micron Technology, Inc. | Apparatuses and methods for capturing data in a memory |
| US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
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| US9508417B2 (en) | 2014-02-20 | 2016-11-29 | Micron Technology, Inc. | Methods and apparatuses for controlling timing paths and latency based on a loop delay |
| US9530473B2 (en) | 2014-05-22 | 2016-12-27 | Micron Technology, Inc. | Apparatuses and methods for timing provision of a command to input circuitry |
| US9531363B2 (en) | 2015-04-28 | 2016-12-27 | Micron Technology, Inc. | Methods and apparatuses including command latency control circuit |
| US9813067B2 (en) | 2015-06-10 | 2017-11-07 | Micron Technology, Inc. | Clock signal and supply voltage variation tracking |
| KR20170105689A (ko) * | 2016-03-09 | 2017-09-20 | 에스케이하이닉스 주식회사 | 테스트방법 및 이를 이용한 반도체시스템 |
| US9601170B1 (en) | 2016-04-26 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for adjusting a delay of a command signal path |
| US9865317B2 (en) | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
| US10825263B2 (en) | 2016-06-16 | 2020-11-03 | Honeywell International Inc. | Advanced discrete control device diagnostic on digital output modules |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817679B2 (ja) | 1995-09-20 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ |
| JPH1064257A (ja) * | 1996-08-20 | 1998-03-06 | Sony Corp | 半導体記憶装置 |
| JP3673027B2 (ja) * | 1996-09-05 | 2005-07-20 | 沖電気工業株式会社 | テスト対象の半導体記憶回路を備えた半導体記憶装置 |
| US6253333B1 (en) * | 1998-03-23 | 2001-06-26 | International Business Machines Corporation | Apparatus and method for testing programmable delays |
-
1999
- 1999-12-24 JP JP36650499A patent/JP4315552B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-21 US US09/741,147 patent/US6404684B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001184899A (ja) | 2001-07-06 |
| US6404684B2 (en) | 2002-06-11 |
| US20010015924A1 (en) | 2001-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140529 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |