KR102610279B1 - 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 Download PDF

Info

Publication number
KR102610279B1
KR102610279B1 KR1020170170427A KR20170170427A KR102610279B1 KR 102610279 B1 KR102610279 B1 KR 102610279B1 KR 1020170170427 A KR1020170170427 A KR 1020170170427A KR 20170170427 A KR20170170427 A KR 20170170427A KR 102610279 B1 KR102610279 B1 KR 102610279B1
Authority
KR
South Korea
Prior art keywords
memory device
clock
asynchronous signal
memory
signal
Prior art date
Application number
KR1020170170427A
Other languages
English (en)
Other versions
KR20190069999A (ko
Inventor
장성권
윤주성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170170427A priority Critical patent/KR102610279B1/ko
Priority to US16/046,453 priority patent/US10847240B2/en
Publication of KR20190069999A publication Critical patent/KR20190069999A/ko
Application granted granted Critical
Publication of KR102610279B1 publication Critical patent/KR102610279B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명의 하나의 실시 예에 따른 메모리 장치는 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 저장하거나 메모리 셀 어레이로부터 데이터를 출력하도록 구성되는 주변 회로, 미리 설정된 딜레이에 대한 정보를 저장하도록 구성되는 테스트 모드 레지스터 셋(TMRS), 및 외부로부터 수신되는 클럭 선택 신호가 감지되는 경우, 미리 설정된 딜레이에 대한 정보에 기초하여 외부로부터 수신되는 클럭으로부터 비동기 신호를 생성하고, 상기 비동기 신호에 기초하여 상기 주변 회로를 제어하도록 구성되는 테스트 회로를 포함한다.

Description

메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법{MEMORY DEVICE, OPERATING METHOD OF MEMORY DEVICE AND OPERATING METHOD OF TEST SYSTEM INCLUDING MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 메모리 장치를 테스트하기 위한 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법에 관한 것이다.
패키지 공정을 통해 생산된 반도체 메모리 장치를 테스트하기 위해 메모리 테스터(Memory Tester)가 사용된다. 테스트를 통해 메모리 테스터는 메모리 장치에 문제가 있는지 여부를 판단할 수 있다. 테스트 결과, 불량으로 판별된 메모리 장치가 많을수록 이용 가능한 메모리 장치의 비율이 감소할 수 있다. 메모리 장치의 수율이 떨어지는 경우, 메모리 장치의 생산 비용이 증가될 수 있다.
일반적으로 메모리 장치는 외부로부터 수신되는 클럭(clock)에 동기화되어 동작하지만, 테스트 동작에서는 비동기 신호(asynchronous signal)에 따라 동작할 수 있다. 메모리 장치에 대한 테스트를 위해, 메모리 테스터는 클럭과 별개의 핀(pin)을 통해 메모리 장치의 동작을 제어하는 비동기 신호를 전송할 수 있다. 메모리 장치는 비동기 신호에 따라 내부 회로의 동작 시간을 변경시킬 수 있다. 내부 회로의 동작 시간의 변경에도 불구하고 메모리 장치가 정상적으로 동작하는 경우, 메모리 테스터는 메모리 장치가 정상인 것으로 판별할 수 있다.
그러나, 비동기 신호가 입력되는 핀에 노이즈(noise)가 발생되는 경우, 노이즈에 따라 메모리 테스터의 판별 결과가 달라질 수 있다. 노이즈로 인해 메모리 테스터는 실제로 정상인 메모리 장치에 대해 불량인 것으로 판별할 수 있다. 이에 따라, 메모리 장치에 대한 테스트 결과의 정확도가 감소될 수 있다.
본 발명의 목적은 노이즈에 관계없이 메모리 장치에 대한 정확한 테스트 결과를 제공할 수 있는 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법을 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 메모리 셀 어레이, 상기 메모리 셀 어레이에 데이터를 저장하거나 상기 메모리 셀 어레이로부터 데이터를 출력하도록 구성되는 주변 회로, 미리 설정된 딜레이에 대한 정보를 저장하도록 구성되는 테스트 모드 레지스터 셋(TMRS), 및 외부로부터 수신되는 클럭 선택 신호가 감지되는 경우, 상기 미리 설정된 딜레이에 대한 정보에 기초하여 상기 외부로부터 수신되는 클럭으로부터 비동기 신호를 생성하고, 상기 비동기 신호에 기초하여 상기 주변 회로를 제어하도록 구성되는 테스트 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 장치의 동작 방법은 외부로부터 입력되는 클럭 선택 신호를 감지하는 단계, 상기 클럭 선택 신호가 감지되는 경우, 상기 메모리 장치의 테스트 모드 레지스터 셋(TMRS)의 미리 설정된 딜레이에 대한 정보에 기초하여 상기 외부로부터 수신되는 클럭으로부터 비동기 신호를 생성하는 단계, 및 상기 비동기 신호에 기초하여 상기 메모리 장치의 주변 회로를 제어하는 단계를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 테스터 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법은 상기 메모리 테스터가 상기 메모리 장치의 테스트 모드 레지스터 셋(TMRS)의 딜레이 값을 설정하는 단계, 상기 메모리 테스터가 상기 메모리 장치의 특정 동작이 완료되기 전에 상기 메모리 장치로 클럭 선택 신호를 전송하는 단계, 상기 메모리 장치가 상기 클럭 선택 신호에 응답하여 상기 설정된 딜레이 값을 기반으로 상기 메모리 테스터로부터 수신되는 클럭으로부터 비동기 신호를 생성하는 단계, 및 상기 메모리 장치가 상기 비동기 신호에 기초하여 상기 메모리 장치에 포함된 주변 회로를 제어하는 단계를 포함한다.
본 발명에 따르면, 메모리 장치의 테스트를 위해 사용되는 비동기 신호가 노이즈에 영향을 받지 않을 수 있고, 노이즈로 인해 메모리 장치에 대한 테스트 결과가 달라지지 않을 수 있다. 따라서, 메모리 장치가 정상인데도 불구하고 불량인 것으로 판별되는 케이스가 감소될 수 있고, 테스트 결과의 정확성이 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 테스트 시스템의 블록도이다.
도 2는 도 1의 테스트 시스템의 테스트 동작을 보여주는 순서도이다.
도 3은 도 1의 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 테스트 회로에서 생성된 비동기 신호의 예시를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 TMRS의 예시를 보여주는 도면이다.
도 6a 내지 도 6c는 비동기 신호의 생성 방식에 따른 비동기 신호의 딜레이를 설명하기 위한 도면이다.
도 7a 내지 도 7c는 비동기 신호의 생성 방식에 따른 펄스 폭을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 테스트 회로의 예시를 보여주는 블록도이다.
도 9는 도 8의 테스트 회로의 입출력 신호들에 대한 타이밍도를 보여준다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 순서도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 테스트 시스템의 블록도이다. 도 1을 참조하면, 테스트 시스템(10)은 메모리 장치(100) 및 메모리 테스터(200)를 포함할 수 있다. 예시적으로, 메모리 장치(100)는 DRAM(Dynamic Random Access Memory)일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM (Static RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 또는 ROM (Read only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
메모리 테스터(200)는 메모리 장치(100)가 정상적으로 동작하는지 여부를 테스트할 수 있다. 메모리 장치(100)를 테스트하기 위해, 메모리 테스터(200)는 다양한 신호들을 메모리 장치(100)로 전송하여 메모리 장치(100)의 동작을 제어할 수 있다. 메모리 테스터(200)는 메모리 장치(100)의 동작에 기초하여 메모리 장치가 정상(pass)인지 또는 불량(fail)인지 여부를 판별할 수 있다.
메모리 테스터(200)는 메모리 장치(100)로 클럭(CLK), 클럭 선택 신호(CKS), 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 전송할 수 있다. 메모리 테스터(200)는 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 전송하여 메모리 장치(100)에 데이터(DATA)를 저장하거나 메모리 장치(100)에 저장된 데이터(DATA)를 읽을 수 있다. 예시적으로, 메모리 테스터(200)는 메모리 장치(100)의 특정 주소에 쓰기 데이터를 저장하고, 쓰기 데이터가 저장된 주소로부터 읽기 데이터를 읽을 수 있다. 메모리 테스터(200)는 쓰기 데이터와 읽기 데이터를 비교하여 메모리 장치(100)가 불량인지 여부를 판별할 수 있다.
메모리 테스터(200)는 클럭(CLK) 및 클럭 선택 신호(CKS)를 전송하여 메모리 장치(100)의 동작 타이밍(timing)을 제어할 수 있다. 메모리 테스터(200)는 메모리 장치(100)가 클럭(CLK)에 동기화되어 동작하도록 메모리 장치(100)로 클럭(CLK)을 전송할 수 있다. 메모리 테스터(200)는 메모리 장치(100)가 비동기(asynchronous) 동작을 수행하도록 클럭 선택 신호(CKS)를 메모리 장치(100)로 전송할 수 있다. 예시적으로, 클럭 선택 신호(CKS)가 수신되는 경우, 메모리 장치(100)는 내부 회로의 동작을 비동기식으로 제어할 수 있다.
메모리 테스터(200)는 각각 다른 핀(pin)을 통해 클럭(CLK) 및 클럭 선택 신호(CKS)를 메모리 장치(100)로 전송할 수 있다. 예시적으로, 메모리 장치(100)는 클럭(CLK) 핀을 통해 클럭(CLK)을 수신하고, 클럭 선택 신호(CKS) 핀을 통해 클럭 선택 신호(CKS)를 수신할 수 있다. 메모리 장치(100)에 대한 테스트 수행 시, 메모리 테스터(200)는 메모리 장치(100)의 다양한 핀들 중 하나를 클럭 선택 신호(CKS) 핀으로 미리 설정할 수 있다. 테스트가 수행되는 동안, 메모리 장치(100)는 미리 설정된 핀을 통해 입력되는 신호를 클럭 선택 신호(CKS)로 인식할 수 있다. 이에 따라, 메모리 장치(100)는 클럭 선택 신호(CKS)에 기초하여 비동기 동작을 수행할 수 있다. 예를 들어, 클럭 선택 신호(CKS) 핀은 클럭 인에이블(CKE) 핀 및 로우 액세스 스트로브(RAS; Row Access Strobe) 핀 등과 같은 비동기 신호들이 전송되는 핀들 중 하나로 설정될 수 있다.
메모리 장치(100)는 테스트 회로(110) 및 메모리 셀 어레이(120)를 포함할 수 있다. 테스트 회로(110)는 메모리 장치(100)에 대한 테스트 동작 수행 시, 테스트 회로(110)는 메모리 테스터(200)로부터 제공되는 신호들에 기초하여 메모리 셀 어레이(120)를 포함한 내부 회로들을 제어할 수 있다. 예를 들어, 활성화 커맨드(ACT)가 전송되는 경우, 테스트 회로(110)는 메모리 셀 어레이(120)에 포함된 임의의 워드 라인(미도시)을 활성화시킬 수 있다. 이후, 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)가 전송되는 경우, 테스트 회로(110)는 활성화된 워드 라인으로부터 데이터(DATA)를 읽거나 활성화된 워드 라인에 데이터(DATA)를 쓸 수 있다.
클럭 선택 신호(CKS)가 수신되는 경우, 테스트 회로(110)는 내부 회로를 제어할 수 있다. 예시적으로, 테스트 회로(110)는 별도의 비동기 신호를 생성하여 내부 회로의 동작 시간을 제어할 수 있다. 내부 회로는 생성된 비동기 신호에 기초하여 동작을 시작하거나 동작을 중지할 수 있다.
테스트 회로(110)는 테스트 모드 레지스터 셋(TMRS; test mode register set)(111)을 포함할 수 있다. TMRS(111)는 테스트 수행에 필요한 정보를 저장할 수 있다. TMRS(111)는 테스트 회로(110)가 클럭 선택 신호(CKS)에 응답하여 별도의 비동기 신호를 생성하는데 필요한 정보를 저장할 수 있다. TMRS(111)에 저장된 정보는 딜레이 정보 및 펄스 폭 정보를 포함할 수 있다.
클럭 선택 신호(CKS)가 수신되는 경우, 테스트 회로(110)는 TMRS(111)에 저장된 딜레이 및 펄스 폭 정보에 기초하여 비동기 신호를 생성할 수 있다. 테스트 회로(110)는 생성된 비동기 신호에 기초하여 내부 회로를 제어할 수 있다. 테스트 회로(110)는 비동기 신호의 딜레이 및 펄스 폭에 따라 내부 회로의 동작 시작 시점 및 동작 시간을 제어할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 테스터(200)는 메모리 장치(100)로 클럭 선택 신호(CKS)를 전송할 수 있다. 메모리 장치(100)는 클럭 선택 신호(CKS)에 응답하여 비동기 신호를 생성할 수 있다. 메모리 장치(100)는 비동기 신호에 기초하여 내부 회로를 제어할 수 있다. 즉, 메모리 장치(100)는 내부 회로를 제어하기 위한 비동기 신호를 외부로부터 수신하지 않고, 내부에서 생성할 수 있다.
도 1에 도시된 바와 같이, TMRS(111)는 테스트 회로(110) 내부에 포함될 수 있지만, 본 발명은 이에 한정되지 않으며, TMRS(111)는 테스트 회로(110) 외부에 존재할 수 있다. 이하에서는 설명의 편의를 위해, 도 1에 도시된 바와 같이 TMRS(111)가 테스트 회로(110) 내부에 포함되는 것으로 가정한다.
도 2는 도 1의 테스트 시스템의 테스트 동작을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S101 단계에서, 메모리 테스터(200)는 메모리 장치(100)를 초기화할 수 있다. 예시적으로, 메모리 테스터(200)는 별도의 리셋(reset) 신호 또는 초기화 커맨드를 메모리 장치(100)로 전송하여 메모리 장치(100)를 초기화 시킬 수 있다. 메모리 장치(100)가 초기화 되는 경우, 메모리 셀 어레이(120)에 저장되어 있는 데이터가 모두 초기화될 수 있다. 예를 들어, 메모리 셀 어레이(120)가 초기화 되는 경우, 메모리 셀 각각에 저장된 데이터는 로우(low) 값이 될 수 있다.
S102 단계에서, 메모리 테스터(200)는 메모리 장치(100)를 테스트 모드로 설정할 수 있다. 메모리 장치(100)가 테스트 모드로 설정되는 경우, S103 단계에서, 메모리 장치(100)의 클럭 선택 신호(CKS) 핀과 TMRS(111)의 값이 설정될 수 있다. 예를 들어, 메모리 장치(100)의 다양한 핀들 중 하나가 클럭 선택 신호(CKS) 핀으로 설정될 수 있다. 또한, TMRS(111)의 딜레이 값 및 펄스 폭 값이 설정될 수 있다. 메모리 장치(100)는 설정된 핀 및 TMRS(111)의 설정 값에 기초하여 테스트 동작을 수행할 수 있다.
S104 단계에서, 메모리 테스터(200)는 메모리 장치(100)로 활성화 커맨드(ACT)를 전송할 수 있다. S105 단계에서, 메모리 장치(100)는 활성화 커맨드(ACT)에 응답하여 활성화 동작을 시작할 수 있다. 예시적으로, 메모리 장치(100)는 클럭(CLK)에 기초하여 메모리 셀 어레이(120)의 워드 라인을 활성화시키기 위한 동작들을 단계적으로 수행할 수 있다.
메모리 장치(100) 내부에서 활성화 동작이 수행되는 동안, S106 단계에서, 메모리 테스터(200)는 클럭 선택 신호(CKS)를 메모리 장치(100)로 전송할 수 있다. 클럭 선택 신호(CKS)는 테스트 모드 설정 단계(S102 및 S103)에서 설정된 핀을 통해 메모리 장치(100)로 전송될 수 있다.
클럭 선택 신호(CKS)가 수신되는 경우, S107 단계에서, 메모리 장치(100)는 TMRS(111)에 기초하여 비동기 신호를 생성할 수 있다. 비동기 신호는 S103 단계에서 미리 설정된 딜레이 값 및 펄스 폭 값에 기초하여 생성될 수 있다.
S108 단계에서, 메모리 장치(100)는 비동기 신호에 기초하여 내부의 특정 회로의 동작을 제어할 수 있다. 특정 회로는 활성화 과정에서 동작하는 복수의 회로들 중 하나일 수 있다. 메모리 장치(100)는 비동기 신호의 신호 값에 따라 특정 회로의 동작 타이밍 및 동작 유지 시간을 제어할 수 있다. 즉, 활성화 커맨드(ACT)에 따라 동작하는 특정 회로의 동작 시작 시점 및 동작 시간이 달라질 수 있다. 본 명세서에서 동작 시작 시점과 동작 타이밍은 동일한 의미로 사용될 수 있고, 동작 시간과 동작 유지 시간은 동일한 의미로 사용될 수 있다.
이에 따라, S109 단계에서, 메모리 장치(100)는 메모리 셀 어레이(120)의 워드 라인을 활성화시킬 수 있다.
S10a 단계에서, 메모리 테스터(200)는 메모리 장치(100)로 데이터를 쓸 수 있다. 메모리 테스터(200)는 활성화된 워드 라인에 연결된 메모리 셀들에 데이터를 쓸 수 있다. S10b 단계에서, 메모리 테스터(200)는 메모리 장치(100)에 저장된 데이터를 읽을 수 있다. 메모리 테스터(200)는 S10a 단계에서 데이터를 저장한 메모리 셀들로부터 데이터를 읽을 수 있다.
S10c 단계에서 메모리 테스터(200)는 메모리 장치(100)가 정상인지 또는 불량인지 여부를 판별할 수 있다. 메모리 테스터(200)는 S10a 단계에서 메모리 장치(100)에 쓴 쓰기 데이터와 S10b 단계에서 메모리 장치(100)로부터 읽은 읽기 데이터를 비교하여 메모리 장치(100)를 테스트할 수 있다. 예를 들어, 쓰기 데이터와 읽기 데이터가 다른 경우, 메모리 테스터(200)는 메모리 장치(100)를 불량으로 판별할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 테스터(200)는 메모리 장치(100)의 특정 회로의 동작 타이밍 및 동작 유지 시간을 다르게 설정하여 메모리 장치(100)를 테스트할 수 있다. 메모리 장치(100)는 미리 설정된 값을 포함하는 TMRS(111)에 기초하여 비동기 신호를 생성하고 특정 회로를 제어할 수 있다. 메모리 장치(100) 내부에서 비동기 신호가 생성되는 경우, 비동기 신호는 외부 노이즈(예를 들어, 핀 노이즈)에 영향을 받지 않을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 메모리 장치(100)는 비동기 신호를 통해 특정 회로의 동작 타이밍 및 동작 유지 시간을 정확하게 제어할 수 있다.
도 2에 도시한 바와 같이, 메모리 장치(100)의 활성화 동작이 수행되는 동안 클럭 선택 신호(CKS)가 전송될 수 있지만, 본 발명은 이에 한정되지 않는다. 예시적으로, 메모리 테스터(200)는 메모리 장치(100)가 활성화 동작 이외의 다른 동작을 수행하는 동안 클럭 선택 신호(CKS)를 전송할 수 있다. 이하에서는 설명의 편의를 위해, 메모리 장치(100)의 활성화 동작이 수행되는 동안 클럭 선택 신호(CKS)가 전송되는 것으로 가정한다.
도 3은 도 1의 메모리 장치를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 메모리 장치(100)는 테스트 회로(110), 메모리 셀 어레이(120) 및 주변 회로(130)를 포함할 수 있다.
테스트 회로(110)는 TMRS(111)를 포함할 수 있다. 테스트 회로(110)는 클럭(CLK), 클럭 선택 신호(CKS), 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 클럭 선택 신호(CKS)가 수신되는 경우, 테스트 회로(110)는 TMRS(111)에 기초하여 비동기 신호(ASS)를 생성할 수 있다. 테스트 회로(110)는 생성된 비동기 신호(ASS)를 주변 회로(130)에 전달하여 주변 회로(130)를 제어할 수 있다.
메모리 장치(100)의 초기화 동작 이후, 메모리 장치(100)는 테스트 모드로 설정될 수 있다. 테스트 모드로 설정되는 경우, 클럭 선택 신호(CKS) 핀이 설정될 수 있고, TMRS(111)의 값이 설정될 수 있다. 예를 들어, 클럭 선택 신호(CKS) 핀은 클럭 인에이블(CKE) 핀 또는 로우 액세스 스트로브(RAS) 핀 중 하나로 설정될 수 있다.
예시적으로, 테스트 회로(110)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 TMRS(111)의 값을 설정할 수 있다. 예를 들어, 테스트 모드 설정을 위한 커맨드(CMD)와 어드레스(ADDR)가 수신되는 경우, 테스트 회로(110)는 어드레스(ADDR)가 TMRS(111)의 주소 정보를 나타내는 것으로 인식할 수 있다. 테스트 회로(110)는 어드레스(ADDR)와 대응하는 TMRS(111)의 딜레이 값 및 펄스 폭 값을 선택할 수 있다. 테스트 회로(110)는 선택된 딜레이 값 및 펄스 폭 값을 이용하여 비동기 신호(ASS)를 생성할 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(120)는 각각의 메모리 셀에 데이터(DATA)를 저장할 수 있다. 예시적으로, 테스트 동작 시, 메모리 테스터(200)는 메모리 셀 어레이(120)에 데이터(DATA)를 저장하거나 메모리 셀 어레이(120)로부터 데이터(DATA)를 읽기 위해 메모리 장치(100)로 활성화 커맨드(ACT)를 전송할 수 있다. 메모리 테스터(200)로부터 활성화 커맨드(ACT)가 수신되는 경우, 테스트 회로(110)는 메모리 셀 어레이(120)의 워드 라인을 활성화시키기 위해 주변 회로(130)를 제어할 수 있다.
주변 회로(130)는 메모리 셀 어레이(120)로 데이터(DATA)를 저장하거나 메모리 셀 어레이(120)로부터 데이터(DATA)를 출력하기 위해 동작하는 회로들을 포함할 수 있다. 예를 들어, 주변 회로(130)는 행 디코더, 열 디코더, 감지 증폭기, 입출력 게이트, 데이터 입출력 회로 등을 포함할 수 있다.
주변 회로(130)는 비동기 신호(ASS)에 의해 동작이 제어될 수 있다. 이에 따라, 주변 회로(130)의 동작 시작 시점 및 동작 시간이 달라질 수 있다. 예를 들어, 활성화 동작을 위해 주변 회로(130)에 포함된 복수의 회로들이 단계적으로 동작할 수 있다. 테스트 회로(110)는 비동기 신호(ASS)에 기초하여 복수의 회로들 중 특정 회로를 제어할 수 있다. 이에 따라, 활성화 동작을 위한 특정 회로의 동작 타이밍 및 동작 유지 시간이 달라질 수 있다.
읽기 동작에 의해 주변 회로(130)로부터 출력된 데이터(DATA)는 메모리 테스터(200)로 전송될 수 있다. 메모리 테스터(200)는 데이터(DATA)를 확인하여 메모리 장치(100)가 정상인지 또는 불량인지 여부를 확인할 수 있다.
도 4는 본 발명의 실시 예에 따른 테스트 회로에서 생성된 비동기 신호의 예시를 보여주는 도면이다. 도 3 및 도 4를 참조하면, 클럭 선택 신호(CKS)가 수신되는 경우, 테스트 회로(110)는 클럭(CLK)을 기반으로 비동기 신호(ASS)를 생성할 수 있다.
테스트 회로(110)는 제1 시간(t1)에 클럭 선택 신호(CKS)를 수신할 수 있다. 테스트 회로(110)는 제1 시간(t1) 이후 감지되는 클럭(CLK)의 상승 에지(edge)를 기준으로 비동기 신호(ASS)를 생성할 수 있다. 테스트 회로(110)는 TMRS(111)에 따라 비동기 신호(ASS)를 생성할 수 있다.
TMRS(111)는 TMRS1 및 TMRS2를 포함할 수 있다. TMRS1은 비동기 신호(ASS)의 딜레이 정보를 나타내고, TMRS2는 비동기 신호(ASS)의 펄스 폭 정보를 나타낸다. 메모리 장치(100)에 대한 테스트 모드 설정 시, TMRS1 및 TMRS2는 미리 설정될 수 있다. 즉, 메모리 테스터(200)는 메모리 장치(100)의 테스트를 위해 TMRS1 및 TMRS2를 미리 설정할 수 있다.
메모리 장치(100)의 테스트 결과는 TMRS1 및 TMRS2에 따라 달라질 수 있다. 예를 들어, TMRS1가 작아지는 경우(즉, 딜레이가 짧아지는 경우), 정상으로 판별될 수 있는 메모리 장치(100)가 불량으로 판별될 수 있다. TMRS2가 커지는 경우(즉, 펄스 폭이 커지는 경우), 정상으로 판별될 수 있는 메모리 장치(100)가 불량으로 판별될 수 있다.
도 4에 도시된 바와 같이, 클럭 선택 신호(CKS)가 감지되는 제1 시간(t1) 이후, 제2 시간(t2)에서 클럭(CLK)의 상승 에지가 감지될 수 있다. 테스트 회로(110)는 클럭(CLK)의 상승 에지를 기준으로 TMRS1만큼 딜레이된 비동기 신호(ASS)를 생성할 수 있다. 즉, 테스트 회로(110)는 제3 시간(t3)에서 상승 에지를 갖는 비동기 신호(ASS)를 생성할 수 있다. 또한, 테스트 회로(110)는 TMRS2의 펄스 폭을 갖는 비동기 신호(ASS)를 생성할 수 있다. 이와 같이, 테스트 회로(110)는 클럭(CLK)의 일정 시점을 기준으로 TMRS1만큼 딜레이되고 TMRS2만큼 하이 값을 유지하는 비동기 신호(ASS)를 생성할 수 있다.
테스트 회로(110)는 생성된 비동기 신호(ASS)를 이용하여 주변 회로(130)를 제어할 수 있다. 도 4에 도시된 바와 같이, 주변 회로(130)의 동작 시작 시점은 비동기 신호(ASS)의 상승 에지인 제3 시간(t3)이 될 수 있고, 제4 시간(t4)까지 주변 회로(130)의 동작이 유지될 수 있다. 즉, TMRS1은 테스트 회로(110)가 제어하는 주변 회로(130)의 동작 시작 시점과 연관될 수 있다. TMRS2는 테스트 회로(110)가 제어하는 주변 회로(130)의 동작 시간과 연관될 수 있다.
상술한 바와 같이, 테스트 회로(110)는 클럭 선택 신호(CKS)가 감지되는 시점에 기초하여 주변 회로(130)를 제어할 수 있다. 따라서, 메모리 테스터(200)는 클럭 선택 신호(CKS)를 통해 주변 회로(130)의 동작 타이밍 및 동작 유지 시간을 결정할 수 있다. 즉, 주변 회로(130)의 동작 타이밍 및 동작 유지 시간에 대한 변경이 필요한 경우, 메모리 테스터(200)는 클럭 선택 신호(CKS)를 메모리 장치(100)로 전송할 수 있다.
도 5는 본 발명의 실시 예에 따른 TMRS의 예시를 보여주는 도면이다. 도 4 및 도 5를 참조하면, TMRS(111)는 TMRS1 필드 및 TMRS2 필드를 포함할 수 있다. TMRS1은 비동기 신호(ASS)의 딜레이 정보를 나타내고, TMRS2는 비동기 신호(ASS)의 펄스 폭 정보를 나타낸다. TMRS(111)는 서로 다른 딜레이 값이 저장된 복수의 레지스터들을 포함하고, 서로 다른 펄스 폭 값이 저장된 복수의 레지스터들을 포함할 수 있다.
도 5에 도시된 바와 같이, TMRS1 필드는 제1 내지 제3 딜레이 값들(Delay[1]~Delay[3])을 포함할 수 있다. TMRS2 필드는 제1 내지 제3 펄스 폭 값들(Pulse Width[1]~Pulse Width[3])을 포함할 수 있다. 메모리 장치(100)에 대한 테스트 모드 설정 시, 메모리 테스터(200)는 TMRS1에 대한 제1 레지스터(R1)의 주소 정보와 TMRS2에 대한 제2 레지스터(R2)의 주소 정보를 포함하는 어드레스(ADDR)를 메모리 장치(100)로 전송할 수 있다. 메모리 장치(100)는 어드레스(ADDR)로부터 TMRS1을 제3 딜레이 값(Delay[3])으로 선택하고, TMRS2를 제1 펄스 폭 값(Pulse Width[1])으로 선택할 수 있다.
테스트 회로(110)가 도 5에서 설정된 TMRS(111)에 기초하여 비동기 신호(ASS)를 생성하는 경우, 테스트 회로(110)는 클럭(CLK)의 상승 에지를 기준으로 제3 딜레이(Delay[3])만큼 딜레이되고, 제1 펄스 폭(Pulse Width[1])만큼 하이 값을 유지하는 비동기 신호(ASS)를 생성할 수 있다.
도 5에 도시된 TMRS(111)는 하나의 예시일 뿐이며, 본 발명은 이에 한정되지 않는다. 본 발명의 실시 예에 따른 TMRS(111)는 다양한 개수의 딜레이 값들 및 다양한 개수의 펄스 폭 값들을 포함할 수 있다.
예를 들어, TMRS(111)는 TMRS1 및 TMRS2 각각에 대한 하나의 레지스터를 포함할 수 있다. TMRS(111)가 딜레이 값 및 펄스 폭 값에 대하여 각각 하나의 레지스터를 포함하는 경우, 메모리 테스터(200)로부터 전송되는 어드레스(ADDR)는 딜레이 및 펄스 폭에 대응하는 정보를 포함할 수 있다. 어드레스(ADDR)에 포함된 딜레이 정보 및 펄스 폭 정보에 의해 TMRS(111)의 값이 설정될 수 있다. 어드레스(ADDR)로부터 전달된 딜레이 값 및 펄스 폭 값은 각각 대응하는 레지스터에 저장될 수 있다.
도 6a 내지 도 6c는 비동기 신호의 생성 방식에 따른 비동기 신호의 딜레이를 설명하기 위한 도면이다. 구체적으로, 도 6a 및 도 6b는 비동기 신호가 메모리 장치 외부로부터 전달되는 경우를 나타내고, 도 6c는 본 발명의 실시 예에 따른 비동기 신호가 메모리 장치(100) 내부에서 생성되는 경우를 나타낸다.
도 6a 및 도 6b를 참조하면, 비동기 신호(ASS)는 클럭(CLK)과 별개의 핀을 통해 메모리 장치로 입력될 수 있다. 이 경우, 비동기 신호(ASS)는 메모리 테스터에서 생성될 수 있다. 메모리 장치의 테스트를 위해 메모리 테스터는 클럭(CLK)의 상승 에지를 기준으로 제1 딜레이(D1)만큼 딜레이된 비동기 신호(ASS)를 생성할 수 있다. 메모리 장치는 메모리 테스터로부터 별개의 핀을 통해 클럭(CLK)과 비동기 신호(ASS)를 수신할 수 있다.
도 6a는 클럭(CLK) 핀과 비동기 신호(ASS) 핀에 노이즈가 발생되지 않은 경우를 나타낸다. 도 6a를 참조하면, 클럭(CLK)의 상승 에지는 제1 시간(t1)에 감지되고, 비동기 신호(ASS)의 상승 에지는 제2 시간(t2)에 감지될 수 있다. 이 경우, 클럭(CLK)과 비동기 신호(ASS) 사이의 딜레이는 제1 딜레이(D1)가 될 수 있다. 메모리 장치는 메모리 테스터에서 설정된 딜레이에 따라 주변 회로를 제어할 수 있다. 주변 회로는 비동기 신호(ASS)에 기초하여 제2 시간(t2)에 동작을 시작할 수 있다. 테스트 결과, 메모리 테스터는 제1 딜레이(D1)에 따라 주변 회로의 동작이 제어된 메모리 장치를 정상으로 판별할 수 있다.
도 6b는 클럭(CLK) 핀과 비동기 신호(ASS) 핀에 각각 제1 노이즈(n1) 및 제2 노이즈(n2)가 발생되는 경우를 나타낸다. 도 6b를 참조하면, 클럭(CLK) 핀과 비동기 신호(ASS) 핀이 다르므로, 노이즈가 다르게 발생될 수 있다. 제1 노이즈(n1)로 인해 클럭(CLK)의 상승 에지는 제4 시간(t4)에 감지되고, 제2 노이즈(n2)로 인해 비동기 신호(ASS)의 상승 에지는 제5 시간(t5)에 감지될 수 있다. 이 경우, 클럭(CLK)과 비동기 신호(ASS) 사이의 딜레이는 제2 딜레이(D2)일 수 있다. 메모리 장치는 메모리 테스터에서 설정된 딜레이(즉, "D1")와 다른 딜레이(즉, "D2")에 따라 주변 회로를 제어할 수 있다. 주변 회로는 비동기 신호(ASS)에 따라 제4 시간(t4)에 동작을 시작할 수 있다. 클럭(CLK)의 상승 에지 시간을 기준으로 주변 회로의 동작 시작 시점이 달라지는 경우, 누설 전류가 발생될 수 있다. 누설 전류는 메모리 셀 어레이(120)의 전압 레벨을 변화시킬 수 있다. 따라서, 테스트 결과, 메모리 테스터는 제2 딜레이(D2)에 따라 동작이 중지된 메모리 장치를 불량으로 판별할 수 있다.
이와 같이, 클럭(CLK) 및 비동기 신호(ASS)가 메모리 장치 외부에서 별개의 핀을 통해 전송되는 경우, 노이즈에 의해 테스트 결과가 달라질 수 있다. 도 6b에 도시된 바와 같이, 정상인 메모리 장치가 불량으로 판별될 수 있고, 이는 테스트 결과의 정확성을 감소시킬 수 있다.
도 6c를 참조하면, 클럭(CLK)은 외부로부터 클럭(CLK) 핀을 통해 메모리 장치(100)로 수신될 수 있다. 메모리 장치(100)는 클럭(CLK)을 기반으로 내부에서 비동기 신호(ASS)를 생성할 수 있다. 메모리 장치(100)의 테스트를 위해 메모리 테스터(200)는 제1 딜레이(D1)를 TMRS(111) 딜레이 값으로 설정할 수 있다.
도 6c는 클럭(CLK) 핀에 제3 노이즈(n3)가 발생되는 경우를 나타낸다. 제3 노이즈(n3)에 의해 클럭(CLK)의 상승 에지는 제6 시간(t6)에 감지될 수 있다. 메모리 장치(100)는 TMRS(111)의 제1 딜레이(D1) 값에 따라 딜레이되는 비동기 신호(ASS)를 생성할 수 있다. 생성된 비동기 신호(ASS)의 상승 에지는 제8 시간(t8)에 감지될 수 있다. 메모리 장치(100)는 생성된 비동기 신호(ASS)에 기초하여 주변 회로(130)를 제어할 수 있다. 이에 따라, 주변 회로(130)는 제8 시간(t8)에 동작을 시작할 수 있다.
클럭(CLK) 핀에 노이즈가 발생되지 않은 경우, 클럭(CLK)의 상승 에지는 제5 시간(t5)에 감지될 수 있다. TMRS(111)의 제1 딜레이(D1) 값에 따라 딜레이되는 비동기 신호(ASS)의 상승 에지는 제7 시간(t7)에 감지될 수 있다. 이 경우, 생성된 비동기 신호(ASS)에 따라 제어되는 주변 회로(130)는 제7 시간(t7)에 동작을 시작할 수 있다.
클럭(CLK)의 상승 에지 시간을 기준으로 주변 회로의 동작 시작 시점이 동일한 경우(즉, 제1 딜레이(D1)로 동일한 경우), 메모리 장치(100)에 대한 테스트 결과가 동일할 수 있다. 메모리 테스터(200)는 노이즈의 발생 여부와 관계없이, 메모리 장치를 정상으로 판별할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 클럭(CLK) 핀과 비동기 신호(ASS) 핀을 통해 클럭(CLK) 및 비동기 신호(ASS)를 수신하는 경우, 핀들 사이의 딜레이 및 노이즈 차이로 인해, 클럭(CLK) 및 비동기 신호(ASS)의 타이밍을 정확히 제어할 수 없다. 반면에, 본 발명에 따르면, 도 6c에 도시된 바와 같이, 클럭(CLK)을 기준으로 미리 설정된 딜레이에 따라 비동기 신호(ASS)가 생성되기 때문에, 핀들 사이의 딜레이 및 노이즈 차이가 발생하지 않을 수 있다. 따라서, 메모리 장치(100)의 테스트 결과가 달라지는 것을 방지할 수 있다.
도 7a 내지 도 7c는 비동기 신호의 생성 방식에 따른 펄스 폭을 설명하기 위한 도면이다. 구체적으로, 도 7a 및 도 7b는 비동기 신호가 메모리 장치 외부로부터 전달되는 경우를 나타내고, 도 7c는 본 발명의 실시 예에 따른 비동기 신호가 메모리 장치(100) 내부에서 생성되는 경우를 나타낸다.
도 7a 및 도 7b를 참조하면, 비동기 신호(ASS)는 메모리 테스터에서 생성될 수 있다. 메모리 장치의 테스트를 위해 메모리 테스터는 제1 펄스 폭(P1)을 갖는 비동기 신호(ASS)를 생성할 수 있다. 메모리 장치는 메모리 테스터로부터 서로 다른 핀을 통해 클럭(CLK)과 비동기 신호(ASS)를 수신할 수 있다.
도 7a은 비동기 신호(ASS) 핀에 노이즈가 발생되지 않은 경우를 나타낸다. 도 7a를 참조하면, 비동기 신호(ASS)는 제1 시간(t1)을 기준으로 제2 시간(t2)까지 하이 값을 유지할 수 있다. 메모리 장치는 제1 펄스 폭(P1) 동안 주변 장치의 동작을 유지시킬 수 있다. 테스트 결과, 메모리 테스터는 메모리 장치를 정상으로 판별할 수 있다.
도 7b는 비동기 신호(ASS)가 수신되는 핀에 제4 노이즈(n4)가 발생되는 경우를 나타낸다. 도 7b를 참조하면, 제4 노이즈(n4)로 인해 비동기 신호(ASS)는 제3 시간(t3)을 기준으로 제4 시간(t4)까지 하이 값을 유지할 수 있다. 메모리 장치는 생성된 비동기 신호(ASS)에 따라 주변 회로를 제어할 수 있다. 이에 따라, 주변 회로는 제3 시간(t3)부터 제4 시간(t4)까지 동작할 수 있다. 제2 펄스 폭(P2)은 메모리 테스터에 의해 설정된 제1 펄스 폭(P1)보다 클 수 있다. 펄스 폭에 따라 주변 회로의 동작 유지 시간이 달라지는 경우, 테스트 결과가 달라질 수 있다. 테스트 결과, 메모리 테스터는 메모리 장치를 불량으로 판별할 수 있다.
이와 같이, 비동기 신호(ASS)를 메모리 장치 외부로부터 별개의 핀을 통해 전송하는 경우, 노이즈로 인해 주변 회로의 동작 유지 시간이 달라질 수 있다. 이에 따라, 도 7a 및 도 7b에 도시된 바와 같이, 정상인 메모리 장치가 불량으로 판별될 수 있고, 이는 메모리 장치의 테스트 결과의 정확성을 감소시킬 수 있다.
도 7c를 참조하면, 메모리 장치(100)는 클럭(CLK) 핀을 통해 외부로부터 클럭(CLK)을 수신할 수 있다. 메모리 장치(100)는 클럭(CLK)을 기반으로 내부에서 비동기 신호(ASS)를 생성할 수 있다. 메모리 장치(100)의 테스트를 위해 메모리 테스터(200)는 제1 펄스 폭(P1)을 TMRS(111)의 펄스 폭 값으로 설정할 수 있다.
메모리 장치(100)는 제1 펄스 폭(P1)을 갖는 비동기 신호(ASS)를 생성할 수 있다. 비동기 신호(ASS)는 메모리 장치(100) 내부에서 생성되기 때문에, 외부 요인에 따른 노이즈가 발생되지 않을 수 있다. 비동기 신호(ASS)는 제5 시간(t5)을 기준으로 제6 시간(t6)까지 하이 값을 유지할 수 있다. 이에 따라, 주변 회로(130)는 제5 시간(t5)부터 제6 시간(t6)까지 동작을 유지할 수 있다. 주변 회로(130)의 동작 유지 시간이 동일한 경우, 메모리 장치(100)에 대한 테스트 결과가 동일할 수 있다. 테스트 결과, 메모리 테스터(200)는 메모리 장치(100)를 정상으로 판별할 수 있다.
도 8은 본 발명의 실시 예에 따른 테스트 회로의 예시를 보여주는 블록도이다. 도 1 및 도 8을 참조하면, 테스트 회로(110)는 TMRS(111), 클럭 선택기(112) 및 펄스 생성기(113)를 포함할 수 있다.
TMRS(111)는 비동기 신호(ASS)를 생성하기 위한 딜레이 값 및 펄스 폭 값을 저장할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, TMRS(111)는 복수의 딜레이 값들 및 복수의 펄스 폭 값들을 저장할 수 있다. 메모리 테스터(200)로부터 수신되는 어드레스(ADDR)에 기초하여 복수의 딜레이 값들 중 하나가 선택될 수 있고, 복수의 펄스 폭 값들 중 하나가 선택될 수 있다. TMRS(111)는 선택된 딜레이 정보 및 펄스 폭 정보을 펄스 생성기(113)로 제공할 수 있다.
클럭 선택기(112)는 클럭(CLK) 및 클럭 선택 신호(CKS)를 수신할 수 있다. 클럭 선택기(112)는 미리 설정된 핀을 통해 수신되는 클럭 선택 신호(CKS)를 감지할 수 있다. 클럭 선택 신호(CKS)가 감지되는 경우, 클럭 선택기(112)는 클럭(CLK)을 기반으로 제1 클럭(CLK1)을 생성할 수 있다. 클럭 선택기(112)는 생성한 제1 클럭(CLK1)을 펄스 생성기(113)로 출력할 수 있다.
펄스 생성기(113)는 제1 클럭(CLK1)을 수신할 수 있다. 펄스 생성기(113)는 TMRS(111)의 설정된 딜레이 값 및 펄스 폭 값에 따라 제1 클럭(CLK1)으로부터 비동기 신호(ASS)를 생성할 수 있다. 비동기 신호(ASS)는 제1 클럭(CLK1)을 기준으로 설정된 딜레이만큼 딜레이되고, 설정된 펄스 폭만큼 하이 값을 갖는 신호일 수 있다. 펄스 생성기(113)는 생성된 비동기 신호(ASS)를 출력하여 주변 회로(130)를 제어할 수 있다.
도 9는 도 8의 테스트 회로의 입출력 신호들에 대한 타이밍도를 보여준다. 도 8 및 도 9를 참조하면, 클럭 선택기(112)는 일정 주기를 기준으로 반복되는 클럭(CLK)을 수신할 수 있다. 클럭 선택기(112)는 제1 시간(t1)에 클럭 선택 신호(CKS)의 상승 에지를 감지하고, 제3 시간(t3)에 클럭 선택 신호(CKS)의 하강 에지를 감지할 수 있다. 클럭 선택기(112)는 제1 시간(t1) 및 제3 시간(t3) 사이의 클럭(CLK)을 기준으로 제1 클럭(CLK1)을 생성할 수 있다. 제1 클럭(CLK1)은 제1 시간(t1) 및 제3 시간(t3) 사이의 클럭(CLK)과 동일한 형태의 신호일 수 있다. 예를 들어, 클럭 선택기(112)는 클럭(CLK)과 클럭 선택 신호(CKS)의 논리곱을 통해 제1 클럭(CLK1)을 생성할 수 있다.
클럭 선택 신호(CKS)는 미리 설정된 핀으로부터 수신될 수 있다. 메모리 테스터(200)는 클럭(CLK)의 상승 에지와 클럭 선택 신호(CKS)의 상승 에지 사이에 마진(margin)이 확보될 수 있도록 클럭 선택 신호(CKS)를 생성할 수 있다. 도 9에 도시된 바와 같이, 제1 노이즈(n1) 또는 제2 노이즈(n2)에 따라 클럭 선택 신호(CKS)의 상승 에지 시점이 달라지더라도, 클럭 선택 신호(CKS)의 상승 에지 시점은 클럭(CLK)의 상승 에지 시점보다 빠를 수 있다. 이에 따라, 클럭 선택기(112)는 노이즈의 발생 여부와 관계없이 클럭(CLK)과 동일한 형태의 제1 클럭(CLK1)을 생성할 수 있다. 즉, 제1 클럭(CLK1)의 상승 에지 시간은 클럭(CLK)의 상승 에지 시간과 일치할 수 있다.
펄스 생성기(113)는 제1 클럭(CLK1)을 수신하여 제1 클럭(CLK1)의 상승 에지를 기준으로 TMRS1만큼 딜레이된 비동기 신호(ASS)를 생성할 수 있다. 예를 들어, 펄스 생성기(113)는 버퍼, PLL(Phase-Locked Loop), 또는 DLL(Delay-Locked Loop)을 이용하여 제1 클럭(CLK1)을 TMRS1만큼 딜레이 시킬 수 있다.
생성된 비동기 신호(ASS)는 클럭(CLK)의 상승 에지를 기준으로도 TMRS1만큼 딜레이될 수 있다. 이에 따라, 테스트 회로(110)는 클럭(CLK)의 상승 에지를 기준으로 설정된 딜레이만큼 딜레이된 비동기 신호(ASS)를 생성할 수 있다.
펄스 생성기(113)는 TMRS2의 펄스 폭을 갖는 비동기 신호(ASS)를 생성할 수 있다. 예시적으로, 펄스 생성기(113)는 제1 클럭(CLK1)을 이용하여 비동기 신호(ASS)의 펄스 폭을 구현할 수 있다. 예를 들어, 펄스 생성기(113)는 제1 클럭(CLK1)의 하이 값의 유지 시간을 조절하여 비동기 신호(ASS)의 펄스 폭을 구현할 수 있다.
생성된 비동기 신호(ASS)는 제4 시간(t4)에 상승 에지를 가질 수 있다. 또한, 비동기 신호(ASS)는 제5 시간(t5)에 하강 에지를 가질 수 있다. 비동기 신호(ASS)에 따라 주변 회로(130)의 동작이 제어되는 경우, 주변 회로(130)의 동작 시작 시점은 제4 시간(t4)이 될 수 있다. 주변 회로(130)는 제4 시간(t4)부터 제5 시간(t5)까지 동작을 유지한 후, 제5 시간(t5) 이후에 다시 동작을 중지할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(100)는 클럭 선택 신호(CKS)가 수신되는 핀에 노이즈가 발생되더라도, 동일한 딜레이 및 펄스 폭을 갖는 비동기 신호(ASS)를 생성할 수 있다. 이에 따라, 메모리 테스터(200)는 설정한 값들에 따라 메모리 장치(100)에 대한 테스트를 수행할 수 있고, 메모리 장치(100)에 대한 테스트 결과의 정확성이 향상될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S111 단계에서, 메모리 장치(100)는 클럭 선택 신호(CKS) 핀 및 TMRS(111)를 설정할 수 있다. 예시적으로, 메모리 장치(100)는 메모리 테스터(200)로부터 전송되는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 클럭 선택 신호(CKS) 핀 및 TMRS(111)를 설정할 수 있다.
S112 단계에서, 메모리 장치(100)는 클럭 선택 신호(CKS)를 감지할 수 있다. 메모리 장치(100)는 S111 단계에서 미리 설정된 핀을 통해 입력되는 신호로부터 클럭 선택 신호(CKS)를 감지할 수 있다. 예시적으로, 메모리 장치(100)는 클럭 선택 신호(CKS)의 상승 에지를 감지할 수 있다. 또는, 메모리 장치(100)는 클럭 선택 신호(CKS)의 상승 에지 및 하강 에지를 감지할 수 있다.
S113 단계에서, 메모리 장치(100)는 TMRS(111)에 기초하여 비동기 신호(ASS)를 생성할 수 있다. TMRS(111)의 딜레이 값 및 펄스 폭 값은 메모리 테스터(200)에 의해 미리 설정될 수 있다. 메모리 장치(100)는 설정된 딜레이 값 및 펄스 폭 값을 갖는 비동기 신호(ASS)를 생성할 수 있다. 도 9에 도시된 바와 같이, 딜레이는 클럭(CLK)의 상승 에지 시간과 비동기 신호(ASS)의 상승 에지 시간 사이의 간격을 나타낼 수 있다. 펄스 폭은 비동기 신호(ASS)가 하이 값을 유지하는 시간을 나타낼 수 있다. 메모리 장치(100)는 클럭 선택 신호(CKS)의 상승 에지를 감지한 후, 발생되는 클럭(CLK)의 상승 에지를 기준으로 딜레이된 비동기 신호(ASS)를 생성할 수 있다.
S114 단계에서, 메모리 장치(100)는 비동기 신호(ASS)를 이용하여 메모리 장치(100)의 주변 회로(130)의 동작을 제어할 수 있다. 메모리 장치(100)는 비동기 신호(ASS)에 따라 주변 회로(130)의 동작 시작 시점과 동작 시간을 제어할 수 있다. 예를 들어, 메모리 장치(100)는 비동기 신호(ASS)의 상승 에지에서 주변 회로(130)를 동작시키고, 비동기 신호(ASS)가 하이 값으로 유지되는 시간 동안 주변 회로(130)의 동작을 유지시킬 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(100)는 미리 설정된 딜레이 값 및 펄스 폭 값에 따라 주변 회로(130)를 제어할 수 있다. 본 발명의 실시 예에 따르면, 비동기 신호(ASS)는 메모리 장치(100) 내부에서 생성되기 때문에 외부 노이즈에 대한 영향을 받지 않을 수 있다. 또한, 클럭(CLK)을 기반으로 비동기 신호(ASS)가 생성되기 때문에, 클럭(CLK)에 노이즈가 발생되더라도 클럭(CLK)과 비동기 신호(ASS) 사이의 시간 간격(즉, 설정된 딜레이 값)이 유지될 수 있다.
따라서, 노이즈의 발생 여부와 관계없이, 메모리 테스터(200)에서 설정한 조건에 따라 주변 회로(130)의 동작이 제어될 수 있다. 즉, 노이즈에 따라 주변 회로(130)의 동작 타이밍 및 동작 유지 시간이 달라지지 않을 수 있다. 따라서, 메모리 장치(100)가 정상인데도 불구하고 불량으로 판별되는 경우가 감소될 수 있고, 메모리 장치(100)에 대한 테스트 결과의 정확도가 향상될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 테스트 시스템 100: 메모리 장치
110: 테스트 회로 111: TMRS
112: 클럭 선택기 113: 펄스 생성기
120: 메모리 셀 어레이 130: 주변 회로
200: 메모리 테스터

Claims (10)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 데이터를 저장하거나 상기 메모리 셀 어레이로부터 데이터를 출력하도록 구성되는 주변 회로;
    미리 설정된 딜레이에 대한 정보 및 미리 설정된 펄스 폭에 대한 정보를 저장하도록 구성되는 테스트 모드 레지스터 셋(TMRS); 및
    외부로부터 수신되는 클럭 선택 신호가 감지되는 경우, 상기 미리 설정된 딜레이에 대한 상기 정보 및 상기 미리 설정된 펄스 폭에 대한 상기 정보에 기초하여 상기 외부로부터 수신되는 클럭으로부터 비동기 신호를 생성하고, 상기 비동기 신호에 기초하여 상기 주변 회로를 제어하도록 구성되는 테스트 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 회로는 상기 비동기 신호에 기초하여 상기 주변 회로의 동작 시작 시점 및 동작 시간을 제어하도록 구성되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 테스트 회로는 상기 클럭 선택 신호를 감지한 후, 상기 클럭의 상승 에지가 감지되는 시점으로부터 상기 미리 설정된 딜레이만큼 딜레이된 상기 비동기 신호를 생성하도록 구성되는 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 주변 회로는 상기 비동기 신호의 상승 에지를 기준으로 동작을 시작하고, 상기 비동기 신호의 하강 에지를 기준으로 상기 동작을 중지하도록 구성되는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 테스트 회로는,
    상기 클럭과 상기 클럭 선택 신호를 논리곱하여 내부 클럭을 생성하도록 구성되는 클럭 선택기; 및
    상기 미리 설정된 딜레이에 대한 상기 정보에 기초하여 상기 내부 클럭으로부터 상기 비동기 신호를 생성하도록 구성되는 펄스 생성기를 포함하는 메모리 장치.
  8. 메모리 장치의 동작 방법에 있어서,
    외부로부터 수신되는 클럭 선택 신호를 감지하는 단계;
    상기 클럭 선택 신호가 감지되는 경우, 상기 메모리 장치의 테스트 모드 레지스터 셋(TMRS)의 미리 설정된 딜레이에 대한 정보 및 미리 설정된 펄스 폭에 대한 정보에 기초하여 상기 외부로부터 수신되는 클럭으로부터 비동기 신호를 생성하는 단계; 및
    상기 비동기 신호에 기초하여 상기 메모리 장치의 주변 회로를 제어하는 단계를 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 비동기 신호를 생성하는 단계는,
    상기 상기 클럭 선택 신호를 감지한 후, 상기 클럭의 상승 에지를 감지하는 단계; 및
    상기 상승 에지가 감지되는 시점으로부터 상기 미리 설정된 딜레이만큼 딜레이된 상기 비동기 신호를 생성하는 단계를 포함하는 동작 방법.
  10. 삭제
KR1020170170427A 2017-12-12 2017-12-12 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 KR102610279B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170170427A KR102610279B1 (ko) 2017-12-12 2017-12-12 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법
US16/046,453 US10847240B2 (en) 2017-12-12 2018-07-26 Memory device with test circuit which generates asychronous signal based on delay and controls peripheral circuit based on asynchronous signal, operating method of memory device, and operating method of test system including memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170170427A KR102610279B1 (ko) 2017-12-12 2017-12-12 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190069999A KR20190069999A (ko) 2019-06-20
KR102610279B1 true KR102610279B1 (ko) 2023-12-07

Family

ID=66697156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170170427A KR102610279B1 (ko) 2017-12-12 2017-12-12 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법

Country Status (2)

Country Link
US (1) US10847240B2 (ko)
KR (1) KR102610279B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012125719A2 (en) * 2011-03-14 2012-09-20 Rambus Inc. Methods and apparatus for testing inaccessible interface circuits in a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069795A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Pulse control device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100211609B1 (ko) * 1997-06-30 1999-08-02 윤종용 이중에지 클록을 사용한 집적회로 소자 검사방법
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
JP4315552B2 (ja) * 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002296321A (ja) 2001-03-29 2002-10-09 Nec Corp 半導体デバイスの試験方法及びロードボード
KR100401506B1 (ko) * 2001-05-10 2003-10-17 주식회사 하이닉스반도체 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
JP4846128B2 (ja) 2001-07-12 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置およびそのテスト方法
JP2003100100A (ja) * 2001-07-19 2003-04-04 Mitsubishi Electric Corp 半導体集積回路装置
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP4229652B2 (ja) * 2002-07-19 2009-02-25 株式会社ルネサステクノロジ 半導体回路装置
JP4181847B2 (ja) 2002-10-25 2008-11-19 エルピーダメモリ株式会社 タイミング調整回路、半導体装置及びタイミング調整方法
KR100541543B1 (ko) 2003-04-16 2006-01-10 삼성전자주식회사 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치
JP2006275990A (ja) 2005-03-30 2006-10-12 Nec Electronics Corp 半導体装置
KR100588595B1 (ko) * 2005-04-22 2006-06-14 삼성전자주식회사 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치
KR100663362B1 (ko) * 2005-05-24 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
JP2009152658A (ja) * 2007-12-18 2009-07-09 Elpida Memory Inc 半導体装置
KR20100068670A (ko) 2008-12-15 2010-06-24 삼성전자주식회사 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP6107612B2 (ja) 2013-11-14 2017-04-05 富士通株式会社 半導体集積回路、及び、半導体集積回路の試験方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069795A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Pulse control device

Also Published As

Publication number Publication date
KR20190069999A (ko) 2019-06-20
US20190180835A1 (en) 2019-06-13
US10847240B2 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
US6489819B1 (en) Clock synchronous semiconductor memory device allowing testing by low speed tester
JP5649777B2 (ja) 半導体装置
US6614713B2 (en) Semiconductor memory device having a circuit for fast operation
US8923082B2 (en) Semiconductor device on which wafer-level burn-in test is performed and manufacturing method thereof
US9911507B2 (en) Semiconductor device, semiconductor system including the same and test method thereof
US7602656B2 (en) Power supply control circuit and controlling method thereof
US5973990A (en) Synchronous semiconductor memory device including a circuit for arbitrarily controlling activation/inactivation timing of word line
US8593852B2 (en) Test device and test method for resistive random access memory and resistive random access memory device
US6356489B2 (en) Integrated circuit memory devices having circuits therein that preserve minimum /RAS TO /CAS Delays
KR102610279B1 (ko) 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법
US10923177B1 (en) Delay-locked loop, memory device, and method for operating delay-locked loop
US9651983B2 (en) Clock generation device and semiconductor device including the same
JP2010135032A (ja) 半導体記憶装置及びセルフリフレッシュテスト方法
US9362005B2 (en) Semiconductor device for parallel bit test and test method thereof
US20060282718A1 (en) Test mode for programming rate and precharge time for DRAM activate-precharge cycle
US6064619A (en) Synchronous dynamic random access memory in a semiconductor memory device
US20100034036A1 (en) Semiconductor integrated circuit device for controlling a sense amplifier
KR101022667B1 (ko) 오버드라이빙 구조를 갖는 반도체메모리소자
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
US8045400B2 (en) Circuit and method for controlling read cycle
US10109362B2 (en) Semiconductor device and method for operating the same
KR100282975B1 (ko) 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치
KR100587068B1 (ko) 메모리 장치의 동작 주파수의 변화에 따른 ｔＤＰＬ 제어방법과 ｔＤＰＬ 측정 방법
US20090003104A1 (en) Test circuit and method for use in semiconductor memory device
KR20090045571A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right