JP4229652B2 - 半導体回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体回路装置に関し、特に、メモリとロジックとが同一半導体基板上に集積化されるシステムＬＳＩと称される半導体回路装置に関する。より特定的には、この発明は、内蔵メモリを信号／データのタイミング条件を外部からテストするための構成に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭ内蔵システムＬＳＩが普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジックデバイスまたはマイクロプロセッサをプリント基板上にはんだ付けなどにより実装する従来のシステムと比べて以下の利点を有している。
【０００３】
（１） ピン端子の制約がないため、ＤＲＡＭとロジックデバイスの間のデータバス幅を大きくすることができ、データ転送速度を向上させることができ、応じてシステム性能を向上させることができる。
【０００４】
（２） ＤＲＡＭとロジックデバイスの間に形成されるデータバスは、チップ上配線であり、プリント基板上の配線と比べて容量が小さく、データ転送時の動作電流を小さくすることができ、また、高速でデータを転送することができる。
【０００５】
（３） 単一パッケージでシステムが構成されるため、外部のデータバス配線および制御信号配線が不要となり、プリント基板上での占有面積を小さくすることができ、システムを小型化することができる。
【０００６】
図８は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を概略的に示す図である。図８において、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算処理を行なうロジック５０２と、少なくともロジック５０２の必要なデータを格納するＤＲＡＭマクロ５０４と、ロジック５０２をパッド群５１８を介して外部装置に接続するロジック外部バス５０８を含む。
【０００７】
ロジック５０２は、所定の演算処理を行なう専用のロジックデバイスであってもよく、またマイクロプロセッサであってもよい。ロジック５０２は、ＤＲＡＭマクロ５０４に格納されるデータを用いて処理を行なう回路であればよい。
【０００８】
ＤＲＡＭマクロ５０４は、データを記憶するＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対し外部から直接アクセスしてテストを行なうためのテストインターフェイス回路（ＴＩＣ）５１２と、テストモード指示信号ＭＴＥＳＴに従ってロジック５０２の内部ロジックバス５０６とテストインターフェイス回路５１２からの内部テストバス５１６の一方を選択して内部メモリバス５１５に接続する選択回路５１７を含む。この内部メモリバス５１５は、ＤＲＡＭコア５１０に接続される。テストインターフェイス回路５１２は、外部テストバス５１４を介してパッド群５１８に結合される。
【０００９】
これらのバス５０６、５０８、５１４、５１５および５１６は、それぞれ、制御信号、アドレス信号およびデータを伝達する信号線を含む。内部ロジックバス５０６、内部メモリバス５１５および内部テストバス５１６は、ピン端子の制約条件がないため、そのバス幅を十分広くすることができる。
【００１０】
ＤＲＡＭコア５１０からの読出データは、選択回路５１７を介することなく直接テストインターフェイス回路５１２およびロジック５０２に転送される。しかしながら、図８においては、図面を簡略化するために、この内部読出データの転送経路は示していない。
【００１１】
ロジック外部バス５０８と外部テストバス５１４は、図８においては、共通にパッド群５１８に結合されるように示す。しかしながら、この外部テストバス５１４とロジック外部バス５０８は、テストモード指示信号（ＭＴＥＳＴ）に従って選択的に共通のパッドに接続されるように構成されてもよい。このテストモード指示信号ＭＴＥＳＴに従って、選択回路５１７が、テストインターフェイス回路５１２をＤＲＡＭコア５１０に結合する。
【００１２】
図９は、ＤＲＡＭコア５１０に対する信号を一覧にして示す図である。図９において、ＤＲＡＭコア５１０に対しては、クロック信号ＣＬＫが動作タイミング決定信号として与えられる。ＤＲＡＭコア５１０は、このクロック信号ＣＬＫに同期して与えられた信号／データの取込みおよびデータの出力を行う。
【００１３】
ＤＲＡＭコア５１０に対して、動作制御信号として、ＤＲＡＭコア５１０における内部クロック信号の有効／無効を設定するクロックイネーブル信号ＣＫＥ、内部での行選択動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、ＤＲＡＭコア５１０におけるメモリセルデータのリフレッシュを指示するオートリフレッシュ指示信号／ＲＥＦＡ、データの読出を指示するリード動作指示信号／ＲＥ、およびデータの書込動作を指示するライト動作指示信号／ＷＲが与えられる。
【００１４】
ＤＲＡＭコア５１０に対しては、さらに、メモリセルのアドレス指定のために１３ビットのロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラムアドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指定するためのスペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペア列を指定するためのスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐが与えられる。
【００１５】
スペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐは、不良アドレスのヒューズプログラム前に行なわれる試験時において、ＤＲＡＭコア５１０のスペアメモリセルへアクセスし、スペアメモリセルの良／不良を判定するために用いられる。
【００１６】
これらのスペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときにスペアメモリセル空間を指定し、Ｌレベルのときにノーマルメモリセル空間を指定する。
【００１７】
ＤＲＡＭコア５１０に対して、さらに、１２８ビットの書込データＤ＜１２７：０＞および２ビットのスペア書込データＳＤ＜１：０＞が与えられ、また、ＤＲＡＭコア５１０からは、１２８ビットの読出データＱ＜１２７：０＞および２ビットのスペア読出データＳＱ＜１：０＞が出力される。スペアメモリセル空間がアドレス指定されたときには、冗長置換のためのスペアメモリセルが指定される。したがって、スペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐによりスペアメモリセルを指定し、この指定されたスペアメモリセルに対しデータの書込／読出を行なうことにより、スペアメモリセルを、直接外部から試験することができる。
【００１８】
図９に示すように、ＤＲＡＭコア５１０は、個別素子の汎用ＤＲＡＭに比べて多くの入出力信号を有している。テストインターフェイス回路５１２は、テスト動作時において、ＤＲＡＭコア５１０に対し、図９に示すような信号／データを、外部からのテスタにより与えられる信号に従って生成する。
【００１９】
テストインターフェイス回路５１２が、外部テストバス５１４によりパッド群５１８を介して図９に示す信号／データを外部テスタとの間で転送した場合、外部テスタのピン数よりもこれらの信号／データ線の数が多くなり、テストを行なうことができなくなる。また、たとえテストを行なうことができる場合においても、１つの被試験装置に必要とされる信号線／データ線の数が多いため、同時に測定することのできるデバイスの数が低減され、テストコストが増大する。
【００２０】
テストインターフェイス回路５１２は、このテスト時に必要とされるピン数を低減し、またＤＲＡＭコア５１０へ外部から直接アクセスしてＤＲＡＭコア５１０のテストを容易に行なうために設けられる。
【００２１】
図１０は、テストインターフェイス回路５１２に対する外部信号を一覧にして示す図である。この図１０に示す信号は、図８に示す外部テストバス５１４を介して外部のテスト装置とテストインターフェイス回路５１２との間で転送される。
【００２２】
図１０において、テストインターフェイス回路５１２に対し、テストクロック信号ＴＣＬＫとテストクロックイネーブル信号ＴＣＫＥが与えられる。これらのテストクロック信号ＴＣＬＫおよびテストクロックイネーブル信号ＴＣＫＥは、通常動作モード時にＤＲＡＭコア５１０へ与えられるクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥに代えて、テスト動作モード時に用いられる。
【００２３】
テストインターフェイス回路５１２に対し、さらに、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥが与えられる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥのテストクロック信号のたとえば立上がりエッジにおける論理レベルの組合せにより、ＤＲＡＭコアの動作モードが指定される。
【００２４】
テストインターフェイス回路５１２は、これらの外部制御信号をデコードし、図９に示すようなロウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オートリフレッシュ指示信号／ＲＥＦＡ、リード動作指示信号／ＲＥおよびライト動作指示信号／ＷＥを、そのデコード結果に従って選択的に活性化する。
【００２５】
アドレス信号として、テストインターフェイス回路５１２に対し、１３ビットのアドレス信号ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。ロウアドレスとコラムアドレスは同じパッド（端子）を介して時分割的に与えられる。また、スペア空間アドレッシング用アドレス信号ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分割的に与えられる。
【００２６】
データとして、８ビットのテスト書込データＴＤ＜７：０＞と８ビットのテスト読出データＴＱ＜７：０＞と１ビットのマルチビットテスト結果指示信号ＴＱｍｂｔが、外部テスト装置とテストインターフェイス回路５１２の間で転送される。
【００２７】
テストインターフェイス回路５１２は、テストデータ書込時においては、８ビットのテストデータＴＤ＜７：０＞を１２８ビットのデータにビット幅拡張して、選択回路５１７を介してＤＲＡＭコア５１０へ与える。このテスト書込データのビット幅拡張時においては、８ビットのテストデータＴＤ＜７：０＞を繰返しコピーして同一パターンの８ビットデータを１６個含む１２８ビットのデータを生成する。
【００２８】
テストデータ読出時において、テストインターフェイス回路５１２は、ＤＲＡＭコア５１０から読出された１２８ビットのデータを、８ビット単位で順次出力する。
【００２９】
マルチビットテスト結果指示信号ＴＱｍｂｔは、１２８ビットのテスト読出データについてのマルチビットテスト結果を示す信号である。このマルチビットテスト結果指示信号ＴＱｍｂｔを用いることにより、１２８ビットのデータを個々に良／不良を判定する必要がなくなり、８ビット単位でデータを出力しても、不良の特定はマルチビット結果が不良を示しているときにのみ行なうことにより、試験時間を短縮することができる。
【００３０】
図１１は、テストインターフェイス回路５１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤＲＡＭコア５１０に与えられる制御信号（ＤＲＡＭ制御信号）の関係を真理値表の形態で示す図である。指定される動作モードを、ニモーニックで示す。
【００３１】
図１１において、ＤＲＡＭマクロの非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳがＨレベルのときに設定される。この状態において、残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状態を維持する。
【００３２】
チップセレクト信号／ＣＳがＬレベルに設定されると、ＤＲＡＭコア５１０に対する動作モードが指定される。
【００３３】
動作モードが指定されないＮＯＰ（ノーオペレーション）の場合、制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレベルに設定される。この場合、ＤＲＡＭコア５１０に与えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭコア５１０に対する新たな動作モードは指定されない。ＤＲＡＭコア５１０は、通常、このＮＯＰコマンド印加時においては、スタンバイ状態を維持する。
【００３４】
チップセレクト信号／ＣＳとロウアドレスストローブ信号／ＲＡＳをともにＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、アレイ活性化を示すＡＣＴが指定される。この状態においては、ＤＲＡＭコア５１０に対し、ロウ活性化信号／ＡＣＴがＬレベルの活性状態に設定される。残りのＤＲＡＭ制御信号は、Ｈレベルの非活性状態を維持する。
【００３５】
ここで、テストインターフェイス回路５１２に対するＴＩＣ制御信号の論理レベルの判定は、テストクロック信号ＴＣＬＫの立上がりエッジまたは立下がりエッジにおいて行なわれる。
【００３６】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳをＨレベルに維持すると、プリチャージ動作を示すＰＲＥが指定される。この状態においては、ＤＲＡＭ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベルに設定され、ＤＲＡＭコア５１０がプリチャージ状態に復帰する。
【００３７】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信号／ＷＥをＨレベルに設定した場合には、リフレッシュ動作を示すＲＥＦＡが指定される。この場合には、ＤＲＡＭ制御信号のうち、オートリフレッシュ指示信号／ＲＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０においてリフレッシュが実行される。
【００３８】
チップセレクト信号／ＣＳとコラムアドレスストローブ信号／ＣＡＳをともにＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、データ読出を指示するＲＥが指定される。この場合には、ＤＲＡＭ制御信号のうち、リード動作指示信号／ＲＥがＬレベルの活性状態に設定され、残りのＤＲＡＭ制御信号はＨレベルに維持される。
【００３９】
チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳをＨレベルに設定した場合には、データ書込を示すＷＥが指定される。この状態においては、ＤＲＡＭ制御信号において、ライト動作指示信号／ＷＲが、Ｌレベルに設定される。
【００４０】
テストインターフェイス回路５１２においては、この図１１に示す真理値表に従って、ＴＩＣ制御信号をＤＲＡＭ制御信号に変換する。テストインターフェイス回路５１２においてアドレスのマルチプレクス、データビット幅の変換および制御信号の変換を行なうことにより、外部テスタ（テスト装置）が、ＤＲＡＭコア５１０へアクセスしてテスト動作を行なうときに使用されるピン端子数を大幅に低減することができる。また、テストインターフェイス回路５１２に与えられる制御信号は、通常のクロック同期型のＤＲＡＭに用いられる制御信号と同じであり、標準のクロック同期型ＤＲＡＭに対するテスタを用いて、ＤＲＡＭコア５１０のテストを行なうことができる。
【００４１】
図１２は、図８に示すＤＲＡＭコア５１０およびテストインターフェイス回路（ＴＩＣ）５１２の構成を概略的に示す図である。図１２においては、ＤＲＡＭコア５１０とテストインターフェイス回路５１２の間に配置される選択回路５１７は、図面を簡略化するために示していない。
【００４２】
図１２において、ＤＲＡＭコア５１０は、それぞれが行列状に配列される複数のメモリセルを有するＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５５０ｗからメモリセルを選択するデコーダ５５２を含む。
【００４３】
ＤＲＡＭアレイ５５０ｅおよび５５０ｗは、一例として、それぞれ８Ｍビットの記憶容量を有する。
【００４４】
このＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいては、不良メモリセルを救済するためのスペアロウおよびスペアコラムが配置される。
【００４５】
デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいてメモリセル行を選択するためのロウデコーダと、メモリセル列を選択するためのコラムデコーダ両者を含む。
【００４６】
このローディングとコラムデコーダを同一方向に配置することにより、内部の多ビットデータバス線をメモリセルアレイ（ＤＲＡＭアレイ）上に配線することができ、チップ面積を低減することができる。この列選択のコラムデコーダを行選択のロウデコーダと同一方向に配置する構成は、ロジック内蔵用ＤＲＡＭマクロにおいて一般的に用いられる。
【００４７】
ＤＲＡＭコア５１０は、さらに、ＤＲＡＭアレイ５５０ｅとデータの入出力を行なうためのＤＲＡＭデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデータの入出力を行なうＤＲＡＭデータパス５５６ｗと、ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御回路５５８を含む。
【００４８】
ＤＲＡＭデータパス５５６ｅおよび５５６ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗに転送するライトドライバと、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから読出されたメモリセルデータを増幅するプリアンプとを含む。
【００４９】
ＤＲＡＭデータパス５５６ｅは、６４ビット幅のライトデータバス５５１ｅを介して書込データＷＤ＜１２７：６４＞を転送し、またＤＲＡＭアレイ５５０ｅから内部リードデータバス５５３ｅを介して転送される６４ビットの内部読出データＲＤ＜１２７：６４＞を受ける。
【００５０】
デコーダ５５２に設けられるコラムデコーダからの列選択線は、行方向に延在して配置され、ＤＲＡＭアレイ５５０ｅにおいて、スペア列もノーマル列と同時に選択される。したがって、ＤＲＡＭデータパス５５６ｅは、不良列救済時においては、スペアライトデータ線５５７ｅを介してスペア書込データＳＷＤ＜１＞を転送し、またスペアリードデータ線５５９ｅを介してスペアメモリセルから読出データＳＲＤ＜１＞を受ける。
【００５１】
ＤＲＡＭデータパス５５６ｗも、同様、６４ビット幅の内部ライトデータバス５５１ｗを介して内部書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗへ転送し、またＤＲＡＭアレイ５５０ｗから６４ビット幅の内部読出データＲＤ＜６３：０＞を内部リードデータバス５５３ｗを介して受ける。
【００５２】
ＤＲＡＭデータパス５５６ｗは、さらに、不良列救済時において、スペア列から読出されたスペア読出データＳＲＤ＜１＞をスペアリードデータ線５５９ｗを介して受けてまたスペアライトデータ線５５７ｗを介してスペア列への書込データＳＷＤ＜０＞を転送する。
【００５３】
ＤＲＡＭデータパス５５６ｅは、通常動作モード時において不良列救済時においては、スペアライトデータ線５５７ｅを内部ライトデータバス５５０ｅの対応のライトデータ線と置換し、またはスペアリードデータ線５５９ｅを内部リードデータバス５５３ｅの対応の内部リードデータ線と置換する。同様、ＤＲＡＭデータパス５５６ｗも、通常動作モード時において、不良列救済時においては、スペアリードデータ線５５９ｗを内部リードデータバス５５３ｗの対応の内部リードデータ線と置換し、またスペアライトデータ線５５７ｗを内部ライトデータバス５５１ｗの対応の内部ライトデータ線と置換する。
【００５４】
不良列救済のための不良アドレスのプログラムを行なう前の救済判定のためのテストモード時においては、ノーマルメモリセルおよびスペアメモリセルが試験され、スペアメモリセルが正常であるかの試験が行なわれる。この救済判定のメモリ試験時においては、ＤＲＡＭデータパス５５６ｅおよび５５６ｗのスペアリードデータ線５５９ｅおよび５５９ｗとスペアライトデータ線５５７ｅおよび５５７ｗは、ノーマルデータ線との置換を行なうことなく、テストインターフェイス回路５１２とデータの転送を行なう。
【００５５】
テストインターフェイス回路５１２は、ＤＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対応して設けられるＴＩＣデータパス５６０ｅおよび５６０ｗと、外部テスタとの間でテスト書込データＴＤ＜７：０＞およびテスト読出データＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２を含む。
【００５６】
ＴＩＣ制御回路５６２は、また、外部のテスタから図１０に示すようなアドレッシングおよび動作モードを指定する制御信号を受ける。しかしながら、図１２においては、これらのＴＩＣ制御回路５６２へ与えられる制御信号およびアドレス信号は、図面を簡略化するために示していない。
【００５７】
ＴＩＣデータパス５６０ｅおよび５６０ｗは、テストデータ書込時においては、８ビットのテスト書込データＴＤ＜７：０＞を、それぞれ、６４ビットのテストデータに拡張して対応のデータバス５６１ｅおよび５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５５６ｗへ転送する。
【００５８】
データ読出時においては、これらのＴＩＣデータパス５６０ｅおよび５６０ｗが、ＤＲＡＭデータパス５５６ｅおよび５５６ｗからデータバス５６３ｅおよび５６３ｗを介してそれぞれ６４ビットの読出データ（合計１２８ビットの読出データ）を受ける。
【００５９】
ＴＩＣデータパス５６０ｅは、ＤＲＡＭデータパス５５６ｅから６４ビットのデータＱ＜１２７：６４＞をデータバス５６３ｅを介して受け、またＤＲＡＭデータパス５５６ｅを介して伝送されるスペア内部リードデータ線５５９ｅからのスペアリードデータＳＲＤ＜１＞を、スペアリードデータ線５６９ｅを介してスペアデータＳＱ＜１＞として受ける。
【００６０】
このＴＩＣデータパス５６０ｅは、６４ビットの書込データＤ＜１２７：６４＞を内部書込データバス５６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、また、内部スペアライトデータ線５５７ｅへスペアライトデータ線５６７ｃを介してスペアライトデータＳＤ＜１＞を転送する。
【００６１】
ＴＩＣデータパス５６０ｗが、同様、リードデータバス５６３ｗを介してＤＲＡＭデータパス５５６ｗからの内部読出データＱ＜６３：０＞を受け、またスペアデータ線５６９ｗを介してスペアリードデータＳＱ＜０＞を受ける。また、このＴＩＣデータパス５６０ｗは、書込データバス５６１ｗを介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭデータパス５５６ｗに転送し、また、スペアライトデータ線５６７ｗを介してＤＲＡＭデータパス５５６ｗにスペアライトデータＳＤ＜０＞を転送する。
【００６２】
ＴＩＣ制御回路５６２は、データ読出時には、ＴＩＣデータパス５６０ｅおよび５６０ｗに与えられた合計１２８のデータを、８ビットデータ単位で順次テストデータＴＱ＜７：０＞として出力する。
【００６３】
ＴＩＣ制御回路５６２は、また、同時に読出された１２８ビットのデータのマルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビット信号線５７３を介して転送する。このマルチビットテスト結果指示信号ＴＱｍｂｔが不一致を示しているときには、外部のテスタにおいて、テスト読出データＴＱ＜７：０＞と期待値データとに従って不良メモリセルを特定する。
【００６４】
図１３は、図１２に示すＴＩＣデータパス５５６ｅおよび５５６ｗのデータ書込に関連する部分の構成を概略的に示す図である。図１３においては、ＴＩＣ制御性回路５６２の書込データを生成する部分の構成を併せて示す。
【００６５】
ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜７：０＞を転送するサイクルシフト回路６００を含む。このサイクルシフト回路６００は、与えられたテストデータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所定サイクル期間遅延して出力する。
【００６６】
ＴＩＣ制御回路５６２へは、また、１３ビットのアドレス信号ＡＤ＜１２：０＞およびスペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。
【００６７】
このサイクルシフト回路６００から、テストクロック信号ＴＣＬＫに同期した８ビットのデータＤｆ＜７：０＞が生成される。
【００６８】
ＴＩＣデータパス５６０ｅは、データＤｆ＜７：０＞をそれぞれコピーして８ビットのデータを生成するドライブ回路ＤＲＥ０−ＤＲＥ７と、１ビットデータＤｆ＜７＞をコピーしてスペアデータＳＤ＜１＞を生成するドライバＳＤＲｅを含む。
【００６９】
ドライブ回路ＤＲＥ０−ＤＲＥ７は、それぞれ、８ビットのドライバを含み、それぞれ８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、…およびＤ＜１２０：１２７＞を生成する。これらの８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞…およびＤ＜１２０：１２７＞の各々は、データＤｆ＜７：０＞と同じデータパターン有する。
【００７０】
ドライバＳＤＲｅは、１ビットのドライブ回路で構成され、データＤｆ＜７＞をバッファ処理してスペア書込データＳＤ＜１＞を生成する。
【００７１】
ＴＩＣデータパス５６０ｗは、同様、データＤｆ＜７：０＞をそれぞれコピーして８ビットデータを生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データＤｆ＜７＞をバッファ処理してスペアデータＳＤ＜０＞を生成するドライバＳＤＲｗを含む。
【００７２】
ドライブ回路ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ＜７：０＞、Ｄ＜１５：８＞、…およびＤ＜６３：５６＞が生成される。ＴＩＣデータパス５６０ｗから生成されるこれらの８ビットデータは、すべて同一パターンを有する。
【００７３】
ここで、テストデータ＜７：０＞は、データパターンが以下の条件を満たすようにビット幅拡張が行なわれて１２８ビットのデータが生成される。
【００７４】
Ｄ＜８・ｎ＋ｍ＞＝ＴＤ＜ｍ＞
ただし、ｎは０から１５の整数であり、またｍは、０から７の整数を示す。
【００７５】
ＴＩＣデータパス５６０ｅおよび５６０ｗにおいて、データＤｆ＜７：０＞をコピーすることにより、８ビット外部データから１２８ビット内部データを生成してＤＲＡＭコアへ伝達することができ、また、ＤＲＡＭコアへスペアライトデータＳＤ＜０＞およびＳＤ＜１＞を転送することができる。このスペアライトデータＳＤ＜０＞およびＳＤ＜１＞は、テストデータＴＤ＜７＞と同じ論理レベルを有する。
【００７６】
図１４は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ読出部の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗの構成は同じであるため、図１４においては、ＴＩＣデータパス５６０ｗの構成を具体的に示し、ＴＩＣデータパス５６０ｅの構成は、単にブロックで示す。
【００７７】
ＴＩＣデータパス５６０ｗが、８ビットデータＱ＜７：０＞ないしＱ＜６３：５６＞それぞれに対応して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、スペア読出データＳＱ＜０＞に対して設けられるトライステートバッファ６００ｅを含む。これらの単位処理回路ＵＰＷ０−ＵＰＷ７は、同一構成を有し、それぞれ、活性化時対応の８ビットデータＱをバッファ処理して内部データＴＱｆ＜７：０＞を生成するトライステートバッファ回路６１０と、対応の８ビット内部読出データと期待値データＣＭＰＤ＜７：０＞とを比較し、その比較結果を１ビットデータに縮退して出力する比較回路６１２を含む。
【００７８】
トライステートバッファ回路６１０は、ＴＩＣ制御回路５６２からアドレス信号に従って生成される１６ビット選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳＥＬに従って活性化される。トライステートバッファ６００ｅは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜０＞に従って選択的に活性化される。
【００７９】
ＴＩＣデータパス５６０ｅは、スペアデータＳＱ＜１＞に対して設けられるトライステートバッファ回路６００ｗと、８ビットデータＱ＜６４：７１＞ないしＱ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７も、また１６ビット選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号に従って選択的に活性化される。
【００８０】
これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、それぞれ、活性化時対応の８ビットデータをバッファ処理して内部読出データＴＱｆ＜７：０＞を生成するトライステートバッファ回路と、期待値データＣＭＰＤ＜７：０＞と対応のデータビットの一致／不一致を示すマルチビットテストを行なう比較回路６１２を含む。
【００８１】
比較回路６１２は、８ビットの期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・ｎ＋７：８・ｎ＞とのビットごとの比較を行ない、かつさらにそれぞれのビットごと比較の８ビット信号を１ビットの信号Ｑｍｂｔｆ＜ｎ＞に縮退する。比較回路６１２からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１５：０＞は、さらに、ＴＩＣ制御回路５６２において縮退され、１ビットのマルチビット結果指示信号ＴＱｍｂｔが生成されて外部のテスタに転送される。この縮退時においては、単に１６ビットの信号Ｑｍｂｔｆ＜１５：０＞の各ビットの論理レベルが正常状態を示しているかの判定が行なわれる（ＡＮＤ処理が行なわれる）。
【００８２】
図１５は、ＴＩＣ制御回路５６２の図１４に示す選択信号を発生する部分の構成を概略的に示す図である。図１５において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してアドレス信号ＡＤ＜１２：０＞およびＡＤｓｐを転送して内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成するフリップフロップ回路６２０と、フリップフロップ回路６２０からの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同期して転送してロウアドレス信号ＲＡ＜１２：０＞およびスペアロウアドレッシング用アドレス信号ＲＡｓｐを生成するフリップフロップ回路６２１と、フリップフロップ回路６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜３：０＞をテストクロック信号ＴＣＬＫに同期して転送してコラムアドレス信号ＣＡ＜３：０＞を生成するフリップフロップ回路６２２と、フリップフロップ回路６２０からの４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およびｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期して転送する３段の縦続接続されるフリップフロップ回路６２３−６２５と、フリップフロップ回路６２５の出力信号をデコードして選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
【００８３】
デコーダ６２６の前段に、３段のフリップフロップ回路６２３−６２５が配置されているのは、テストデータ読出時におけるレイテンシに相当する期間、このデコーダ６２６の出力信号を遅延するためである。レイテンシは、テストインターフェイス回路５１２からＤＲＡＭコア５１０へデータ読出を指示するリード動作指示信号を与えてからＤＲＡＭコア５１０からテストデータが読出されてテストインターフェイス回路５１２に転送されるまでに要する時間を示す。ここでは、レイテンシは２が想定されている。
【００８４】
フリップフロップ回路６２０−６２５は、それぞれ、テストクロック信号ＴＣＬＫの立上がりに同期して信号を取込みかつ出力する。
【００８５】
図１６は、図１２から図１５に示すＤＲＡＭマクロのテストデータの読出時の動作を示すタイミング図である。以下、図１６を参照して、このＤＲＡＭマクロのテストデータの読出動作について説明する。
【００８６】
テストインターフェイス回路（ＴＩＣ）５１２は、外部からの制御信号を、テストクロック信号ＴＣＬＫの１クロックサイクル遅延してＤＲＡＭコア５１０に転送する。ＤＲＡＭコア５１０においては、したがって、テストインターフェイス回路５１２にテスタから制御信号等が与えられてから２クロックサイクル後のテストクロック信号ＴＣＬＫの立上がりにおいて制御信号およびアドレス信号を取込み内部動作を実行する。ここで、図１６においては、ＤＲＡＭコア５１０に与えられるクロック信号ＣＬＫとテストクロック信号ＴＣＬＫとは同一波形の信号であると仮定している。
【００８７】
時刻Ｔ１において、テストインターフェイス回路５１２へ、ロウ活性化ＡＣＴを示す制御信号が与えられ、同時に１３ビットのロウアドレス信号ＲＡ（ｋ）が与えれる。テストインターフェイス回路（ＴＩＣ）５１２は、この外部から与えられる制御信号をデコードし、そのデコード結果に従ってＤＲＡＭコア５１０に対するロウ活性化信号／ＡＣＴをクロック信号ＴＣＬＫの立上がりに同期して転送する。図１０および図１１に示すように、ＤＲＡＭコア５１０へ与えられる制御信号は負論理の信号であるが、図１６においては、図１１に示すニモーニックで動作モード指示信号を示す。
【００８８】
また、図１５に示すように、ロウアドレス信号ＲＡ（ｋ）は、テストクロック信号ＴＣＬＫの立上がりに同期してフリップフロップ回路６２１から転送される。
【００８９】
ＤＲＡＭコア５１０においては、時刻Ｔ３において、クロック信号ＣＬＫの立上がりに同期してこのロウ活性化信号ＡＣＴをロウアドレス信号ＲＡ（ｋ）とともに取込み内部で行選択動作を実行する。
【００９０】
時刻Ｔ２において、テストインターフェイス回路（ＴＩＣ）５１２に対し、データ書込を示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）とともに与えられ、テストクロック信号ＴＣＬＫの立上がりに同期してこれらの制御信号、コラムアドレス信号およびテストデータが、テストインターフェイス回路（ＴＩＣ）５１２内に取込まれる。
【００９１】
このテストインターフェイス回路（ＴＩＣ）５１２内部で、制御信号のデコード動作が行なわれ、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）が時刻Ｔ３のクロック信号ＴＣＬＫの立上がりに同期してＤＲＡＭコア５１０へ転送される。
【００９２】
ＤＲＡＭコア５１０においては、時刻Ｔ４のクロック信号ＣＬＫの立上がりに同期して書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびデータＤ（ｍ）が取込まれて列選択動作が実行され、コラムアドレスＣＡ（ｍ）により指定された列へ１２８ビットのデータＤ（ｍ）が書込まれる。
【００９３】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２に対しデータ読出を示すコマンド（ＲＥＡＤ）がコラムアドレス信号ＣＡ（ｎ）とテストデータＴＤ（ｎ）とともに与えられる。このデータ読出時のテストデータＴＤ（ｎ）は、テストインターフェイス回路５１２のデータパスにおいて比較を行なうための期待値データＣＭＰＤ＜７：０＞として用いられる。
【００９４】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２へ与えられるテストデータＴＤ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が実行されないため、ＤＲＡＭコアに対しては転送されない。特に、図１６に示すタイミングにおいては、比較データ（期待値データ）は、外部のテスタから与えられたデータをデータ読出時のコラムレイテンシを考慮して内部で所定サイクル期間シフトされて生成され、テストインターフェイス回路（ＴＩＣ）５１２内に設けられた比較回路６１２へ与えられる。したがって、比較データ入力時においては、ライトコマンドにより書込まれる書込データがテストインターフェイス回路（ＴＩＣ）５１２内部で転送されてＤＲＡＭコアへ転送されるため、テストインターフェイス回路（ＴＩＣ）５１２に対してリードコマンドとともに書込データを与えても何ら問題は生じない。
【００９５】
ただし、内部での比較データ生成の遅延段数の制約により、比較データＣＭＰＤ＜７：０＞の入力が、リードコマンド印加よりも早いサイクルにおいて行なうことを要求される場合には、この比較用のデータ入力サイクルにおいてライト動作を行なえないという制約などが生じる。
【００９６】
時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡＤ）は、テストインターフェイス回路（ＴＩＣ）５１２においてデコードされ、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ４のテストクロック信号ＴＣＬＫの立上がりエッジに同期してＤＲＡＭコア５１０へリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。なお、コマンドは、先に、図１１において示したニモーニックにおいて複数の制御信号の組合せにより与えられる動作モード指示を示すものとして用いる。
【００９７】
ＤＲＡＭコア５１０においては、時刻Ｔ５におけるクロック信号ＣＬＫの立上がりエッジに同期して、このリード動作指示信号ＲＥＡＤ（／ＲＥ）とコラムアドレス信号ＣＡ（ｎ）に従って列選択動作が開始され、内部でテストデータの読出が行なわれる。
【００９８】
時刻Ｔ４において、テストインターフェイス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す制御信号（ＰＲＥ）が与えられ、テストインターフェイス回路（ＴＩＣ）５１２においてこの制御信号がデコードされ、ロウ非活性化信号ＰＲＥが生成され、ＤＲＡＭコア５１０に対し転送される。時刻Ｔ６において、ＤＲＡＭコア５１０において、このロウ非活性化信号ＰＲＥが取込まれて内部のプリチャージ動作が実行される。
【００９９】
ＤＲＡＭコア５１０において、コラムレイテンシが２サイクルであり、時刻Ｔ５に与えられたリード動作指示信号ＲＥＡＤに従って内部で読出されたデータが、時刻Ｔ６から始まるクロックサイクルにおいて読出され、読出データＱ（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２へ与えられる。
【０１００】
テストインターフェイス回路（ＴＩＣ）５１２においては、この時刻Ｔ６から始まるクロックサイクルにおいて、図１５に示すデコーダ６２６からの選択信号に従ってバッファ回路６１０を選択的に活性化して、ＤＲＡＭコア５１０から転送された１２８ビットのデータＱ（ｎ）から８ビットデータを生成し、また比較回路６１２において時刻Ｔ３において取込んだデータＴＤ（ｎ）と読出したデータとの比較を行ない、その比較結果を示す信号を生成する。これらの８ビットデータの生成および比較結果指示信号の生成が、時刻Ｔ７までに行われる。
【０１０１】
時刻Ｔ７から始まるクロックサイクルにおいて、テストインターフェイス回路（ＴＩＣ）５１２が、８ビットテストデータＴＱ（ｎ）をマルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）とともに出力する。図１５に示すデコーダ６２６およびフリップフロップ回路６２０−６２５は、テストクロック信号ＴＣＬＫに同期して常時動作している。したがって、図１５に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓｐを各クロックサイクルにおいて順次与えることにより、デコーダ６２６の出力する選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビットデータが順次選択されてテストインターフェイス回路（ＴＩＣ）５１２から読出される。
【０１０２】
なお、デコーダ６２６が、アドレスカウンタを含み、内部でテストクロック信号ＴＣＬＫに同期してカウント動作を行なって、列アドレスを生成し、その列アドレス信号をデコードして選択信号ＱＳＥＬ＜１５：０＞を生成してもよい。
【０１０３】
外部のテスタにおいては、８ビットテストデータＴＱ（ｎ）に対しマルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）（ＴＱｍｂｔ）が不一致を示すときにテスト期待値データＴＤ（ｎ）とテスト読出データＴＱ（ｎ）を８ビット単位で各ビットごとに比較し、不良メモリセルの位置を特定する。マルチビット結果指示信号ＴＱｍｂｔは、同時に選択された１２８ビットのデータについての一致／不一致を示す信号であり、マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が一致を示している場合には、１２８ビットテストデータＴＱ（ｎ）の各ビットはすべて正常であると判定される。
【０１０４】
外部のテスタにおいて、各８ビットのテストデータごとに不良メモリセルの位置の特定をすべての８ビットデータについて行なう必要がなく、テスト時間が短縮される。
【０１０５】
上述のようなテストインターフェイス回路５１２を利用することにより、ＤＲＡＭコア５１０を外部からアクセスしてメモリセルの良／不良を判定することができる。
【０１０６】
ＤＲＡＭコア５１０のテスト内容としては、この他に、セットアップ時間、ホールド時間、およびアクセス時間などの測定がある。従来、このようなＤＲＡＭコア５１０の信号のタイミング関係についての試験は以下のようにして行なわれている。
【０１０７】
図１７はテストインターフェイス回路５１２およびＤＲＡＭコア５１０の入出力信号の関係を概略的に示すブロック図である。図１７において、テストインターフェイス回路（ＴＩＣ）５１２は、テストクロック信号ＴＣＬＫの立上がりに同期してＴＩＣ入力信号を取込み転送するフリップフロップ回路７００と、このフリップフロップ回路７００からの信号／データを、ＤＲＡＭコアのインターフェイスに応じた信号／データに変換する入力インターフェイス変換ロジック７０２と、入力インターフェイス変換ロジック７０２の出力信号／データをテストクロック信号ＴＣＬＫの立上がりエッジに同期して取込み転送するフリップフロップ回路７０４を含む。
【０１０８】
このＴＩＣ入力信号は、外部のテスタから与えられるテスト書込データ、アドレス信号、および制御信号（コマンド）を含む。入力インターフェイス変換ロジック７０２は、テスト書込データのビット幅拡張回路、およびコマンドをデコードして、ＤＲＡＭコアに対する動作モード指示信号を生成するデコーダを含む。したがって、フリップフロップ回路７００は、図１５に示すフリップフロップ回路６２０を含み、またフリップフロップ回路７０４は、図１５に示すフリップフロップ回路６２１および６２２を含む。
【０１０９】
テストインターフェイス回路（ＴＩＣ）５１２は、さらに、ＤＲＡＭコア５１０から読出された信号（読出データＲＤ）を、出力インターフェイスに応じたデータ／信号に変換する出力インターフェイス変換ロジック７０６と、出力インターフェイス変換ロジックの出力信号／データを、テストクロック信号ＴＣＬＫに従って取込み転送して、ＴＩＣ出力信号を生成するフリップフロップ回路７０８を含む。
【０１１０】
この出力インターフェイス変換ロジック７０６は、図１４に示すＴＩＣデータパスおよびＴＩＣ制御回路５６２における出力データＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを生成する回路部分を含む。
【０１１１】
テストインターフェイス回路（ＴＩＣ）５１２は、さらに、外部のテスタからのラッチタイミング信号ＭＬＡＴに従ってＤＲＡＭコアから読出されたデータを取込み転送するフリップフロップ７１０を含む。このフリップフロップ７１０からの出力信号ＱＬＡＴが、テスタへ与えられ、正確に読出されたかの判定が行なわれる。
【０１１２】
ＤＲＡＭコア５１０においては、その信号／データ入力部に、クロック信号ＣＬＫの立上がりエッジに同期して与えられた信号／データを取込むフリップフロップ回路７２０が設けられる。また、データ出力部においては、このクロック信号ＣＬＫに同期してデータを出力するフリップフロップ回路７２５が設けられる。ＤＲＡＭコア５１０に対する信号／データのセットアップ／ホールド時間は、このフリップフロップ回路７２０に与えられるクロック信号ＣＬＫの立上がりエッジに関して測定される。アクセス時間は、フリップフロップ７２５から読出されたコア出力信号（読出データＲＤ）がテストインターフェイス回路（ＴＩＣ）５１２の出力インターフェイス変換ロジック７０６に到達するまで要する時間で与えられる。
【０１１３】
このセットアップ／ホールド時間を測定する場合、テストインターフェイス回路（ＴＩＣ：以下、単にテストインターフェイス回路と称す）５１２のフリップフロップ回路７０４から、メモリ書込データＷＤ、アドレス信号ＡＤおよび制御信号ＣＴＬがテストクロック信号ＴＣＬＫに同期して転送されるため、このテストクロック信号ＴＣＬＫとフリップフロップ回路７２０へ与えられるクロック信号ＣＬＫの位相をずらせることにより測定される。
【０１１４】
図１８は、このセットアップ／ホールド時間およびアクセス時間などの信号パラメータの測定動作を示すタイミング図である。以下、図１８を参照して、図１７に示すテストインターフェイス回路５１２における信号パラメータ測定動作について説明する。
【０１１５】
セットアップ／ホールド時間の測定時においては、図１８において波形ＳＨＭで示すように、テストクロック信号ＴＣＬＫの位相を、クロック信号ＣＬＫに対して変化させる。すなわちＤＲＡＭコア５１０においてフリップフロップ回路７２０が信号／データを取込むクロック信号ＣＬＫのエッジに対し、テストクロック信号ＴＣＬＫの位相の進み具合を変化させ、セットアップ時間ｔｓｕを変化させて、正確に、データの書込および読出が行なえるかを判定する。このセットアップ時間ｔｓｕの測定時においては、バイナリサーチ方式に従ってＤＲＡＭコア５１０のセットアップ時間の測定が行なわれる。このバイナリサーチ方式に従ったセットアップ時間の測定においては、以下の手順でセットアップ時間の測定が行なわれる。すなわち、すべてのＤＲＡＭコアが正常に動作するセットアップ時間（最大測定値と称す）とすべてのＤＲＡＭコアが誤動作するセットアップ時間（最小測定値と称す）との中間値を最初のセットアップ時間測定値（初期値）としてＤＲＡＭコア５１０が正常に動作するかを測定する。正常に動作する場合には、この初期値と最小測定値の中間値を第２測定値としてＤＲＡＭコア５１０を動作させて、正常に動作するかを測定する。その測定結果に従って次の測定値を設定する。すなわち正常に動作する場合には、第２測定値と最小測定値の中間値を用いてさらに測定を行ない、誤動作が生じている場合には、第２測定値と初期値との中間値を用いて測定する。以下この測定動作を繰返し実行し、ＤＲＡＭコア５１０が正常に動作するセットアップ時間と誤動作するセットアップ時間との境界値を求め、この境界値をＤＲＡＭコア５１０のセットアップ時間とする。
【０１１６】
ホールド時間ｔｈについても同様であり、テストクロック信号ＴＣＬＫの位相をクロック信号ＣＬＫに対して遅らせることにより、図１８に示すコア入力信号Ｃｎ−１のホールド時間ｔｈを変化させる。同様、このホールド時間に対しては、テストクロック信号ＴＣＬＫのクロック信号ＣＬＫに対する位相遅れ量をバイナリサーチ方式に従って調整してホールド時間ｔｈを測定する。
【０１１７】
アクセス時間の測定においては、ＤＲＡＭコア５１０から、この同一半導体基板上に搭載されるロジック５０２までの読出データの伝達時間を測定する必要がある。したがって、この場合には、フリップフロップ７１０を用い、ＤＲＡＭコア５１０のフリップフロップ回路７２５からの読出データの特定のビットを、外部テスタからのラッチタイミング信号ＭＬＡＴの位相を変化させて、目標データが読出されたかを測定する。すなわち、図１８において、波形ＡＴＭで示すように、クロック信号ＣＬＫの立上がりエッジに対し、ラッチタイミング信号ＭＬＡＴの位相を変更して、フリップフロップ７１０からの出力データＱＬＡＴが、データＱｍ−１であるかデータＱｍであるかを識別し、目標データＱｍが正常に読出されるアクセス時間と、データＱｍ−１が読出されるアクセス時間の境界値をバイナリサーチ方式に従って求め、このＤＲＡＭコア５１０のアクセス時間を測定する。
【０１１８】
【発明が解決しようとする課題】
図１８においては、クロック信号ＣＬＫおよびテストクロック信号ＴＣＬＫを同一波形の信号としている。これらのクロック信号ＣＬＫおよびＴＣＬＫおよびラッチタイミング信号ＭＬＡＴは、外部のテスタから印加される。これらの信号ＣＬＫ、ＴＣＬＫおよびＭＬＡＴの位相関係は、外部のテスタで決定することができ、各設定された位相差に応じて、バイナリサーチ方式に従ってセットアップ／ホールド時間およびアクセス時間を測定することができる。
【０１１９】
図１９は、外部に設けられたテスタ７５０とＤＲＡＭ内蔵システムＬＳＩ（半導体集積回路装置）５００の間の信号ＣＬＫ、ＴＣＬＫおよびＭＬＡＴの転送経路を概略的に示す図である。図１９において、システムＬＳＩ５００においては、パッド７６０ａ、７６０ｂおよび７６０ｃに、それぞれクロック信号ＣＬＫ、テストクロック信号ＴＣＬＫおよびラッチタイミング信号ＭＬＡＴを受ける。パッド７６０ａに与えられたクロック信号ＣＬＫは内部配線７６２ａを介してＤＲＡＭコア５１０へ転送される。パッド７６０ｂに与えられたテストクロック信号ＴＣＬＫは内部配線７６２ｂを介してテストインターフェイス回路（ＴＩＣ）５１２へ転送され、パッド７６０ｃヘ転送されたラッチタイミング信号ＭＬＡＴは、内部配線７６２ｃを介してテストインターフェイス回路５１２へ転送される。
【０１２０】
これらの内部配線７６２ａ、７６２ｂおよび７６２ｃは、それぞれ配線長が異なり、また負荷も異なるため、それぞれの信号伝搬遅延量が異なる。また、パッド７６０ａ、７６０ｂおよび７６０ｃは、パッケージ実装時にはリードフレームへボンディングワイヤを介して接続される。したがって、このリードフレームとパッド７６０ａ、７６０ｂおよび７６０ｃの間の配線長が異なる場合、同様、信号伝搬遅延が異なる。
【０１２１】
したがって、外部のテスタ７５０において、設定した信号ＣＬＫ、ＴＣＬＫまたはＭＬＡＴの相対的なタイミング関係が、このシステムＬＳＩ５００内部での信号伝搬遅延量が異なるため、相対的な位相関係が設定時と異なり、正確なセットアップ時間、ホールド時間またはアクセス時間を測定することができなくなるという問題が生じる。
【０１２２】
図２０に示すように、たとえばテストクロック信号ＴＣＬＫのクロック信号ＣＬＫに対する設定位相変化量Ｔｓｅｔに対し、信号伝搬遅延のずれにより内部波形の位相がずれた場合、この補正を行なうためには、内部信号波形を、オシロスコープ等の装置を用いて測定して、予め補正値を測定する必要がある。しかしながら、１つのデバイスについて補正値を測定しても、ユーザロジックが異なる他の種類のデバイスにおいては、パッド配置またはフレームが異なり、この補正値を使用することができない。また、同一種類のデバイスであっても、内部配線の抵抗値／容量値の製造工程時のバラツキにより、１つのデバイスについて測定された補正値を利用することはできない可能性がある。
【０１２３】
また、モールド樹脂等のパッケージ実装後においては、内部波形を全く観測することができず、補正値の測定自体を行なうことができない。
【０１２４】
特に、仕様値の条件が厳しくなる高速クロック信号に同期して動作する場合、セットアップ時間、ホールド時間およびアクセス時間を高精度で測定することができない場合には、ＤＲＡＭマクロ単体試験で、不良デバイスをスクリーニングすることができない。この場合、最終製品に、不良ＤＲＡＭマクロが組込まれることになり、最終製品試験での歩留りが低下し、製品コストが高くなるという問題が生じる。
【０１２５】
それゆえに、この発明の目的は、内蔵クロック同期型メモリの内部信号タイミングを高精度で測定することのできる半導体回路装置を提供することである。
【０１２６】
この発明の他の目的は、内蔵メモリのセットアップ／ホールド時間／またはアクセス時間を正確に測定することのできるテストインターフェイス回路を提供することである。
【０１２７】
この発明のさらに他の目的は、高精度で不良内蔵ＤＲＡＭコアをスクリーニングし、最終製品の歩留りを改善することのできるテストインターフェイス回路を提供することである。
【０１２８】
【課題を解決するための手段】
この発明の第１の観点に係る半導体回路装置は、メモリクロック信号に同期して動作するメモリコアと、テストクロック信号に同期して、メモリコアへ信号／データを転送するメモリ転送回路と、少なくともメモリクロック信号およびテストクロック信号を受け、メモリクロック信号およびテストクロック信号の一方を選択するタイミング選択回路と、この選択回路の出力信号を補正用テストクロック信号に同期して取込み外部へ転送するタイミング転送回路とを含む。
【０１２９】
好ましくは、ラッチタイミング信号に同期して、メモリコアから転送された信号／データを外部へ転送するラッチ転送回路が設けられる。タイミング選択回路は、メモリクロック信号およびテストクロック信号とラッチタイミング信号のいずれかを選択指示信号に応答して選択する。
【０１３０】
このタイミング選択回路の入力からタイミング転送回路の出力までのメモリクロック信号およびテストクロック信号およびラッチタイミング信号の遅延時間は実質的に同じである。
【０１３１】
好ましくは、メモリ転送回路は、メモリコアに対して多ビットデータを転送するデータ転送回路を含む。この構成において、さらに、データ転送回路と同一特性を有するレプリカ回路と、メモリクロック信号とレプリカ回路の出力信号の一方を選択するテストデータ選択回路と、補正用クロック信号に同期してテストデータ選択回路の出力信号を転送するテストデータ転送回路が備けられる。
【０１３２】
好ましくは、テストデータ転送回路とタイミング転送回路は、補正用クロック信号に同期して与えられた信号を取込みラッチするラッチ回路を共有する。
【０１３３】
これに代えて、好ましくは、タイミング転送回路とテストデータ転送回路とは、それぞれ別々に配置されて、補正用クロック信号に同期して動作するラッチ回路を備える。
【０１４０】
メモリクロック信号とテストクロック信号の一方を選択して、補正用クロック信号に同期して転送することにより、外部のテスタにおいて、補正用クロック信号に対するテストクロック信号およびメモリクロック信号の相対的位相を検出することができ、応じてメモリクロック信号とテストクロック信号との位相差を検出することができる。この位相差を用いることにより、セットアップ時間、ホールド時間またはアクセス時間の測定値を補正することができ、高精度でセットアップ時間、ホールド時間またはアクセス時間を測定することができる。
【０１４１】
また、データ転送回路と同一の転送特性を有するレプリカ回路の出力信号とメモリクロック信号を選択的に補正用クロック信号に同期して転送することにより、外部テスタにおいて書込データとメモリクロック信号の位相差を補正用クロック信号を基準として検出することができ、書込データについてのセットアップ時間およびホールド時間を高精度で補正することができ、応じてセットアップ時間またはホールド時間を高精度で測定することができる。
【０１４２】
また、ラッチタイミング信号とメモリクロック信号の一方を補正用クロック信号に同期して転送することにより、ラッチタイミング信号とメモリクロック信号との位相差を検出することができ、アクセス時間の測定値を正確に補正して正確なアクセス時間を決定することができる。
【０１４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。この図１に示すテストインターフェイス回路（ＴＩＣ）１は、以下の点において、図１９に示すテストインターフェイス回路５１２と構成が異なる。フリップフロップ回路７００、入力インターフェイス変換ロジック７０２およびフリップフロップ回路７０４により、メモリコア（ＤＲＡＭコア）に信号／データを、テストクロック信号ＴＣＬＫに同期して転送するメモリ転送回路が構成される。
【０１４４】
すなわち、ラッチタイミング信号ＭＬＡＴとテストクロック信号ＴＣＬＫとクロック信号ＣＬＫの１つを選択信号ＳＥＬに従って選択する選択回路１０と、この選択回路１０の出力信号ＤＣＡＬを補正用テストクロック信号ＴＣＬＫｃａｌに従って取込み転送するフリップフロップ２０が設けられる。フリップフロップ２０の出力信号ＴＱｃａｌが、外部のテスタへ与えられる。この図１に示すテストインターフェイス回路１の他の構成は、図１７に示すテストインターフェイス回路５１２の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４５】
選択信号ＳＥＬは、図示しないテストモードレジスタ内に、外部のテスタの制御の下に設定されたデータに基づいて生成される。選択信号ＳＥＬは、レジスタの格納データをデコードして生成されてもよく、また、レジスタ内のデータ自体が選択信号として用いられてもよい。
【０１４６】
フリップフロップ２０は、補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して選択回路１０の出力信号ＤＣＡＬを取込みラッチし、かつテストクロック信号ＴＣＬＫｃａｌの立上がりエッジで出力信号ＴＱｃａｌを出力する構成であれば、任意の構成を利用することができる。例えば、相補クロック信号に同期して動作する二段の従属接続されるラッチ回路でフリップフロップ２０を構成することができる。
【０１４７】
また、補正用のデータＴＱｃａｌを出力する端子および補正用テストクロック信号ＴＣＬＫｃａｌを入力する端子は、図示しないテストモードレジスタの設定により、他のピン端子（たとえばＴＩＣ入力信号またはＴＩＣ出力信号）の端子と切換えて用いられてもよい。またテストインターフェイス回路１において、これらの補正用データＴＱｃａｌおよび補正用テストクロック信号ＴＣＬＫｃａｌ専用のピン端子が設けられてもよい。
【０１４８】
図２は、この図１に示すテストインターフェイス回路１の動作を示すタイミング図である。以下、図２を参照して、図１に示すテストインターフェイス回路１の動作について説明する。
【０１４９】
選択回路１０は、選択信号ＳＥＬに従って、ラッチタイミング信号ＭＬＡＴ、クロック信号ＣＬＫおよびテストクロック信号ＴＣＬＫのいずれかを選択して、その出力信号ＤＣＡＬを生成する。補正用テストクロック信号ＴＣＬＫｃａｌの立上がりタイミングを、外部テスタの制御の下に変化させる。フリップフロップ２０は、この補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジで、選択回路１０の出力信号ＤＣＡＬを取込みラッチし、補正用データＴＱｃａｌを生成する。このデータＴＱｃａｌを外部テスタへ転送し、外部のテスタにおいて、バイナリサーチ方式に従って、この選択回路１０の出力信号ＤＣＡＬの立上がりエッジまたは立下がりエッジを検出する。この選択信号ＳＥＬを順次切換えて、補正用テストクロック信号ＴＣＬＫｃａｌにより、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの遷移エッジを検出する。
【０１５０】
図３は、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの位相関係の一例を示す図である。図３に示すように、テスタにおいては、基本テストクロック信号ＢＴＣＬＫを基準として、補正用テストクロック信号ＴＣＬＫｃａｌの位相を変化させて、このテストインターフェイス回路１へ与えている。したがって、この補正用テストクロック信号ＴＣＬＫｃａｌのテスト基本クロック信号ＢＴＣＬＫに対する相対的な位相を用いて、選択回路１０の出力信号ＤＣＡＬ、すなわちラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの遷移エッジの相対的な位相関係を検出することができる。図３においては、クロック信号ＣＬＫ、テストクロック信号ＴＣＬＫ、およびラッチタイミング信号ＭＬＡＴの立上がりエッジが、基本テストクロック信号ＢＴＣＬＫの立上がりエッジに対し、それぞれ、時間Ｔ１、Ｔ２およびＴ３だけ遅れている。
【０１５１】
したがって、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃは、時間Ｔ２−Ｔ１で与えられ、ラッチタイミング信号ＭＬＡＴとクロック信号ＣＬＫの位相差Ｔａｃｃは、時間Ｔ３−Ｔ１で与えられる。
【０１５２】
この図３に示すように、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃが正の場合、実際には、ＤＲＡＭコアに対して転送される信号の転送タイミングが、時間Ｔｓｈｃだけ遅れている。したがって、実際のセットアップ時間は、テスタにおける設定値よりも時間Ｔｓｈｃだけ短くなる。一方、ホールド時間の測定時においては、時間Ｔｓｈｃだけホールド時間が長くなる。したがって、セットアップ時間測定時においては、このテストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃを測定値から減算し、ホールド時間測定時には、この位相差Ｔｓｈｃを測定値に加算することにより、実際のセットアップ時間およびホールド時間を求めることができる。
【０１５３】
アクセス時間については、図３に示すタイミングにおいては、ラッチタイミング信号ＭＬＡＴの立上がりエッジが、クロック信号ＣＬＫに対して時間Ｔａｃｃ遅れており、実際には、ＤＲＡＭコア５１０からのデータの転送時間が時間Ｔａｃｃだけ長くなっている。
【０１５４】
テストインターフェイス回路５１２からは、テストクロック信号ＴＣＬＫの立上がりに同期してデータが転送される。テストクロック信号ＴＣＬＫは、クロック信号ＣＬＫに対して時間Ｔ１遅れている。しかしながら、クロック信号の立上り時においてＤＲＡＭコア５１０において、コマンドは確定状態にあり、このクロック信号ＣＬＫに同期してＤＲＡＭコア５１０においてデータ読出が実行される。従って、アクセス時間の測定時には、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫとの位相差を考慮する必要がなく、クロック信号ＣＬＫとラッチタイミング信号との位相関係が測定されれば、アクセス時間を補正することができる。したがって、テスタにおける設定値に比べて、実際のアクセス時間を、この位相差（時間）Ｔａｃｃを測定値に加算することにより求めることができる。
【０１５５】
図４は、図１に示す選択回路１０の構成を概略的に示す図である。図４において、選択回路１０は、選択信号ＳＬａの活性化時選択され、ラッチタイミング信号ＭＬＡＴに従って出力信号ＤＣＡＬを生成するセレクタ１０ａと、選択信号ＳＬｂの活性化時選択され、テストクロック信号ＴＣＬＫに従って出力信号ＤＣＡＬを生成するセレクタ１０ｂと、選択信号ＳＬｃの活性化時選択され、クロック信号ＣＬＫに従って出力信号ＣＡＬを生成するセレクタ１０ｃを含む。
【０１５６】
これらのセレクタ１０ａ−１０ｃの各々は、ＣＭＯＳトランスミッションゲートで構成されてもよく、またトライステートバッファ回路で構成されてもよい。セレクタ１０ａ−１０ｃは、非選択時には、出力ハイインピーダンス状態に設定される。
【０１５７】
この選択回路１０において、セレクタ１０ａ−１０ｃそれぞれにおいて、入力部から出力部の信号伝搬遅延はすべて同じである。したがって、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの伝搬遅延が同じでありる。また、次段においては、共通のフリップフロップ２０を用いてこの選択回路１０の出力信号ＤＣＡＬを転送しており、これらの信号ＭＬＡＴ、ＴＣＬＫおよびＣＬＫの伝播遅延は同一である。したがって、セレクタ１０およびフリップフロップ２０の伝搬遅延の影響を受けることなく正確に、これらの信号ＭＬＡＴ、ＴＣＬＫおよびＣＬＫの相対的な位相関係を正確に求めることができる。
【０１５８】
以上のように、この発明の実施の形態１に従えば、テストインターフェイス回路内部においてテストクロック信号とクロック信号とテストタイミングクロック信号を補正用のテストクロック信号により取込んで転送し、外部のテスタにおいて、この補正用テストクロック信号を基準として各信号の相対的位相を検出しており、このテストインターフェイス回路内において実際に生じている各信号の位相差を検出することができ、高精度でセットアップ時間、ホールド時間およびアクセス時間を補正することができる。これにより、正確にセットアップ時間、ホールド時間およびアクセス時間を測定することができ、セットアップ異常などを検出することができ、製品歩留りの低下を抑制することができる。
【０１５９】
［実施の形態２］
図５は、この発明の実施の形態２に従うテストインターフェイス回路の要部の構成を概略的に示す図である。図５において、ＴＩＣデータパス５６０（５６０ｅまたは５６０ｗ）においては、それぞれ８ビットデータを転送するためのバスドライブ回路ＤＲＷ０−ＤＲＷ７が設けられる。これらのドライブ回路ＤＲＷ０−ＤＲＷ７に対し、データを転送するために、大きな駆動力を有するバッファ回路４０が設けられ、このバッファ回路４０により、８ビットデータＤ＜７：０＞から８ビットデータＤｆ＜７：０＞を生成して、バスドライブ回路ＤＲＷ０−ＤＲＷ７へ伝達する。バスドライブ回路ＤＲＷ０−ＤＲＷ７のそれぞれは、８ビットのドライバを有しており、バスドライブ回路ＤＲＷ０は、ドライバＤＶ０−ＤＶ７を有し、バスドライバＤＲＷ１は、ドライバＤＶ１０−ＤＶ１７を有し、バスドライブ回路ＤＲＷ７は、ドライバＤＶ７０−ＤＶ７７を有する。
【０１６０】
これらのドライバＤＶ０−ＤＶ７、ＤＶ１０−ＤＶ１７…ＤＶ７７に対応して、ＤＲＡＭデータパス５６９（５６９ｅまたは５６９ｗ）において、フリップフロップＦＦ０−ＦＦ６３が設けられる。このフリップフロップＦＦ０−ＦＦ６３に対し、クロック信号ＣＬＫが与えられる。
【０１６１】
したがって、このＤＲＡＭコアに対する書込データＷＤについては、ビット幅拡張動作のために、他の制御信号およびアドレス信号の信号伝播経路と、信号転送経路に設けられるバッファ回路の段数および配線遅延が異なるため、先の実施の形態１と異なる手法を用いてセットアップ／ホールド時間を測定する。
【０１６２】
すなわち、図５に示すように、ＴＩＣ制御回路５６２において、バッファ回路４０に含まれるバッファと同じ伝達特性を有するバッファ４２と、バスドライブ回路ＤＲＷ０−ＤＲＷ７と同じ転送特性を有し、このバッファ４２の出力信号に従って、バスドライブ回路ＤＲＷ０−ＤＲＷ７と同一転送タイミングで信号を生成するレプリカ回路５０を設ける。
【０１６３】
このバッファ４０は、テストデータＤ＜７＞を受ける。レプリカ回路５０においては、バスドライブ回路ＤＲＷ０−ＤＲＷ７における最も遅延の大きい（バッファ回路４０から遠い）ドライバＤＶ７、ＤＶ１７、…ＤＶ７７に対応して、バッファＤＲＰ７Ｎ、ＤＲＰ１７、ＤＲＰ２７、ＤＲＰ３７、ＤＲＰ４７、ＤＲＰ５７、ＤＲＰ６７およびＤＲＰ７Ｆを設ける。レプリカバッファＤＲＰ７Ｎは、バスドライブ回路ＤＲＷ０のドライバＤＶ７に対応し、レプリカバッファＤＲＰ７Ｆは、バスドライブ回路ＤＲＷ７のドライバＤＶ７７に対応する。
【０１６４】
レプリカ回路５０において、バッファ４２の出力信号を転送する信号線５１を、その中央部付近で折返す構造とし、データバスの最遠点に対応して配置されるドライバＤＶ７７に対応するレプリカバッファＤＲＰ７Ｆを、レプリカ回路５０の入力部に配置する。レプリカ回路５０の入力部近傍から、バスドライブ回路の最遠点に配置されたドライバＤＶ７７の出力するデータと実質的に同じタイミングでデータを出力することができる（信号線５１を直線状に配置した場合、遠方のドライバＤＲＰ７Ｆの出力信号をレプリカ回路５０の入力部にまで伝達するための信号伝播遅延が生じ、正確な測定ができない）。
【０１６５】
レプリカ回路５０において、データビットＤ＜７＞に対するドライバに対応するレプリカバッファＤＲＰ７Ｎ−ＤＲＰ７Ｆを配置しているのは、信号線５１の負荷をドライブ回路４０のドライバの出力負荷と同一とするためである。また。データビットＤ＜７＞を利用するのは、以下の理由による。すなわち、バスドライブ回路ＤＲＷ０−ＤＲＷ７それぞれにおいて、データ到達の遅延時間が最も大きくなるのはバッファ回路４０から遠いドライバであり、このドライバにおいて、セットアップ時間が各バスドライブ回路ＤＲＷ０−ＤＲＷ７において最悪ケースとなる。最悪ケースに対してセットアップ時間を測定する必要があるためである。
【０１６６】
このＴＩＣ制御回路５６２において、さらに、選択信号ＳＥＬＢに従ってクロック信号ＣＬＫとレプリカ回路５０のレプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号の１つを選択するセレクタ５５と、このセレクタ５５の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりに同期して取込み転送するフリップフロップ６０が設けられる。このフリップフロップ６０の出力信号ＴＱｃａｌがデータに対する位相補正用の信号として外部テスタへ与えられる。
【０１６７】
なお、レプリカ回路５０において、レプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号を用いているのは以下の理由による。
【０１６８】
セットアップ時間は、クロック信号ＣＬＫの立上がりに対して、入力データが確定状態にある時間を示し、ホールド時間は、クロック信号ＣＬＫの立上がりエッジ後のデータの確定状態の保持時間を示す。したがって、セットアップ時間については、信号の遅延の最も大きなドライバＤＶ７７の出力信号が最悪ケースを示す。また、同様、このデータビットＤ＜７＞について、ホールド条件が最悪ケースとなるのは、データビットＤ＜７＞について遅延時間が最も短いドライバＤＶ７である。したがって、ホールド時間についての最悪ケースとなるレプリカバッファＤＲＰ７Ｆの出力信号を用いてクロック信号ＣＬＫとの位相差を外部のテスタで測定する。
【０１６９】
ホールド条件の厳密な意味での最悪ケースは、データバスドライブ回路ＤＲＷ０−ＤＲＷ７において最も遅延の小さなドライバＤＶ０である。したがって、ホールド条件に対するクロック補正のために、データビットＤ＜０＞に対して、このレプリカ回路５０と同様の構成を設け、その最小遅延のレプリカバッファの出力信号を選択してもよい。
【０１７０】
しかしながら、この図５に示すレプリカ回路５０の構成において、ドライブ回路ＤＲＷ０において、ドライバＤＶ０−ＤＶ７に対する信号の遅延時間が、ほぼ無視することができる程度であれば、このレプリカバッファＤＲＰ７Ｎを用いて、最悪ケースのホールド時間に対するクロック補正を正確に行なうことができる。また、データビットＤ＜７＞に対するレプリカ回路５０を設けるだけで、ホールド条件に対するクロック補正およびセットアップ条件に対するクロック補正両者を行なうことができ、回路占有面積を低減することができる。
【０１７１】
なお、選択回路５５に対する選択信号ＳＥＬＢは、図示しないテストモードレジスタに外部のテスタの制御の下に設定されて、クロック信号ＣＬＫ、およびレプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号が選択される。この選択回路５５においても、その入力部から出力部までの各信号についての遅延はすべて同じである。
【０１７２】
補正用テストクロック信号ＴＣＬＫｃａｌは、先の実施の形態１において用いられた補正用テストクロック信号ＴＣＬＫｃａｌと同じである。
【０１７３】
以上のように、この発明の実施の形態２に従えば、テストデータを転送経路と同じ転送特性を有するレプリカ回路を用い、そのレプリカ回路の出力信号とメモリクロック信号を補正用テストクロック信号に従って取込んで、これらのクロック信号およびテストデータの位相のずれを測定しており、正確に、書込データについても、セットアップ条件、およびホールド条件を正確に測定することができる。
【０１７４】
［実施の形態３］
図６は、この発明の実施の形態３に従うテストインターフェイス回路の要部の構成を概略的に示す図である。図６において、このテストインターフェイス回路においては、選択信号ＳＥＬＣに従って、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫ、クロック信号ＣＬＫ、図５に示すレプリカバッファＤＲＰ７Ｎの出力信号ＤＲＰ＜７Ｎ＞、およびレプリカバッファＤＲＰ７Ｆの出力信号ＤＲＰ＜７Ｆ＞の出力信号の１つを選択する選択回路７０と、選択回路７０の出力信号を補正用テストクロック信号の立上がりエッジに同期して取込み転送するフリップフロップ７２とが設けられる。このフリップフロップ７２の出力信号ＴＱｃａｌが外部のテスタへ与えられる。選択信号ＳＥＬＣは、図示しないテストモードレジスタに、外部のテスタの制御の下に格納される。
【０１７５】
選択回路７０の各信号についての入力部から出力部までの信号伝播遅延は同じである。選択回路７０の出力信号が共通のフリップフロップ７２を介して転送される。従って、これらの信号ＭＬＡＴ、ＴＣＬＫ、ＣＬＫ、ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞のこの経路における信号伝播遅延は全て等しい。選択信号ＳＥＬＣを用いて各信号の補正テストクロック信号ＴＬＣＫｃａｌを基準とする相対的な位相を検出することができる。検出動作は先の実施の形態１および２と同様である。
【０１７６】
この図６に示す構成の場合、選択回路７０およびフリップフロップ７２を用いて、信号およびデータのセットアップ時間、ホールド時間、およびアクセス時間の補正を行なうことができ、回路占有面積を低減することができる。
【０１７７】
［変更例］
図７は、この発明の実施の形態３の変更例のテストインターフェイス回路の要部の構成を概略的に示す図である。この図７に示すテストインターフェイス回路の構成においては、選択信号ＳＥＬＤに従ってラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの１つを選択する選択回路８０と、選択信号ＳＥＬＥに従ってクロック信号ＣＬＫと、レプリカバッファＤＲＰ７Ｎの出力信号ＤＲＰ＜７Ｎ＞とレプリカバッファＤＲＰ７Ｆの出力信号ＤＲＰ＜７Ｆ＞の１つを選択する選択回路８２が設けられる。これらの選択回路８０および８２は、それぞれ、図１に示す選択回路１０および図５に示す選択回路５５に対応する。
【０１７８】
テストインターフェイス回路において、さらに、選択回路８０の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して取込み転送するフリップフロップ８４と、選択回路８２の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して転送するフリップフロップ８６と、選択信号ＳＥＬＦに従ってフリップフロップ８４および８６の出力信号の一方を選択する選択回路８８が設けられる。選択回路８８から、外部テスタに対する補正用データＴＱｃａｌが出力される。
【０１７９】
選択回路８０および８２の各信号についてその入力部から出力部までの信号伝播遅延は同一であり、また、フリップフロップ８４および８６の動作特性、特に補正用テストクロック信号ＴＣＬＫｃａｌに対する応答特性も同じである。
【０１８０】
この図７に示すテストインターフェイス回路の構成においては、実施の形態１および２の構成がそれぞれ別々に設けられる。したがって、レプリカ回路５０の配置位置に応じて、選択回路８２およびフリップフロップ８６を配置することができ、回路レイアウトの自由度が改善される。
【０１８１】
また、この図７に示す構成において、選択回路８２により、クロック信号ＣＬＫおよびレプリカバッファの出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞の１つを選択することにより、同じ経路を介してクロック信号ＣＬＫ、レプリカバッファ出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞が転送されるため、正確に、これらのクロック信号と書込データとの位相差を検出することができる。しかしながら、フリップフロップ８４および８６の伝送特性の相違を無視することができる程度であれば、この選択回路８２は、選択信号ＳＥＬＥに従ってレプリカバッファＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞の一方を選択する構成とされてもよい。
【０１８２】
以上のように、この発明の実施の形態３に従えば、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫ、クロック信号ＣＬＫ、およびレプリカバッファ出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞を選択して、補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して取込み転送しており、正確に、この補正用テストクロック信号を基準として、各信号／データの位相差を検出することができ、正確にセットアップ時間、ホールド時間、およびアクセス時間を、信号およびデータについて測定することができる。
【０１８３】
［他の適用例］
上述の説明においては、同一半導体チップ上にロジックと混載されるＤＲＡＭのテストインターフェイス回路について説明している。しかしながら、このメモリとしては、ロジックと混載されるメモリであればよく、ＤＲＡＭに限定されない。たとえば他のクロック同期型のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）または不揮発性メモリであってもよい。すなわち、本発明、内蔵クロック同期型メモリに対するテストインターフェイス回路に対して適用することができる。
【０１８４】
また、テストインターフェイス回路５１２においては、信号／データの入力部および出力部にフリップフロップが配置されており、クロック信号の立上りで外部信号／データを取込みかつクロック信号の立ち上がりで信号／データを転送している。しかしながら、入力部と出力部とに相補的に動作するラッチ回路を配置し、外部信号／データをクロック信号の立上りに同期して取込み、クロック信号の立下りに同期して信号／データを転送してもよい。ＤＲＡＭコアは、この構成において、クロック信号の立上りに同期して信号／データを取込む。
【０１８５】
【発明の効果】
以上のように、この発明に従えば、内蔵クロック同期型メモリのテストインターフェイス回路において、内部信号／データと内部クロック信号との位相のずれを測定することができるようにしており、正確に内蔵メモリの信号パラメータを測定することができ、製品歩留りを改善することができる。
【０１８６】
すなわち、メモリへの信号転送タイミングを決定するテストクロック信号とメモリの信号取込みタイミングを決定するメモリクロック信号との補正テストクロック信号に対する相対的な位相を検出するように構成することにより、この補正用テストクロック信号を基準としてテストクロック信号とメモリクロック信号との実際の位相差を検出することができ、信号タイミングの測定値を高精度で補正することができ、セットアップ時間などのタイミング条件を高精度で測定することができる。
【０１８７】
また、メモリから転送された信号を取込むタイミングを与えるラッチタイミング信号に対して、補正用テストクロック信号に対する相対的な位相を検出するように構成することにより、メモリから読出されたデータに対するアクセス時間の補正値を高精度で検出することができ、正確にアクセス時間を測定することができる。
【０１８８】
また、このラッチタイミング信号、メモリクロック信号およびテストクロック信号を選択する選択回路の各信号についての入力から出力までの遅延時間をすべて同じとすることにより、高精度で実際の各信号間の位相差を検出することができる。
【０１８９】
また、テストデータ転送回路とタイミング転送回路とに対し共通に、補正テストクロック信号に同期して与えられた信号を取込み転送するラッチ回路を配置することにより、同一経路を介して補正用テストクロック信号に従って選択された信号を転送することができ、正確に相対的な位相を検出することができる。
【０１９０】
また、テストデータ転送回路とタイミング転送回路とに対し別々に、補正テストクロック信号に同期して与えられた信号を取込み転送するラッチ回路を配置することにより、各信号の伝播経路に応じてラッチ回路を最適配置することができる。
【０１９１】
また、メモリに対するデータ転送回路と同一転送特性を有するレプリカ回路を設け、このレプリカ回路の出力信号を補正用テストクロック信号に同期して取込み転送することにより、データバスの負荷が大きく、他の信号と伝送特性が異なる場合においても、正確に、書込データに対するセットアップ時間およびホールド時間に対する補正値を検出することができる。
【０１９２】
また、レプリカ回路において、所定のテストデータビットについての最小遅延および最大遅延のバスドライバそれぞれに対応するレプリカドライバを配置し、このレプリカドライバの出力信号について、補正用テストクロック信号に対する相対的位相を検出することにより、書込データに対するホールド時間およびセットアップ時間に対する補正値を高精度で検出することができる。
【０１９３】
また、レプリカ回路において、バス信号線に接続されるバスドライバと同数のレプリカドライバレプリカ信号線に接続し、レプリカ信号線の負荷をバス信号線と同一とすることができ、また、このレプリカ信号線を折返し構造とすることにより、セットアップ時間測定のための最大遅延のレプリカバッファの出力信号をレプリカ回路入力部から出力することができ、直線構造のレプリカバス信号線の構成に比べて、この信号伝搬遅延を、正確に、メモリへの書込データを転送するバスドライバと同じとすることができ、正確にメモリクロック信号と書込データとの位相差を検出することができる。
【０１９４】
また、メモリ転送回路のバスドライバを複数のグループに分割し、レプリカ回路において、各グループの同一ビットのバスドライバに対応してレプリカドライバを配置することにより、正確に、セットアップ／ホールド時間に対する最悪ケースを用いて、補正値を検出することができる。
【０１９５】
また、メモリコアから転送された信号／データを取込むタイミングを与えるラッチタイミング信号とメモリクロック信号をそれぞれ補正用テストクロック信号にしたがって転送することにより、メモリクロック信号とラッチタイミング信号との位相差を検出することができ、正確に測定アクセス時間を補正して、正確なアクセス時間を検出することができる。
【０１９６】
また、メモリクロック信号とラッチタイミング信号の一方を選択回路に従って選択し、この選択回路の出力信号を補正用テストクロック信号に従って転送することにより、正確に補正用テストクロック信号に対する各信号の相対的な位相を検出することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。
【図２】 図１に示すテストインターフェイス回路の動作を示すタイミング図である。
【図３】 この発明の実施の形態１におけるセットアップ時間、ホールド時間およびアクセス時間の補正動作を示す図である。
【図４】 図１における選択回路の構成を概略的に示す図である。
【図５】 この発明の実施の形態２に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図６】 この発明の実施の形態３に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図７】 この発明の実施の形態３に従うテストインターフェイス回路の他の構成を概略的に示す図である。
【図８】 従来のシステムＬＳＩの構成を概略的に示す図である。
【図９】 図８に示すシステムＬＳＩのＤＲＡＭコアに対する信号を一覧にして示す図である。
【図１０】 図８に示すテストインターフェイス回路へ与えられる信号を一覧にして示す図である。
【図１１】 テストインターフェイス回路へ与えられる信号とＤＲＡＭコアへ与えられる信号の対応関係を一覧にして示す図である。
【図１２】 図８に示すＤＲＡＭコアおよびテストインターフェイス回路の構成をより具体的に示す図である。
【図１３】 図１２に示すＴＩＣデータパスのデータ書込部の構成を概略的に示す図である。
【図１４】 図１２に示すＴＩＣデータパスのデータ読出部の構成を概略的に示す図である。
【図１５】 図１４に示すＲＩＣ制御回路の構成を概略的に示す図である。
【図１６】 図１２から図１５に示すテストインターフェイス回路およびＤＲＡＭコアの動作を示すタイミング図である。
【図１７】 従来のテストインターフェイス回路の信号タイミングパラメータを測定する部分の構成を概略的に示す図である。
【図１８】 従来のテストインターフェイス回路におけるセットアップ／ホールド時間およびアクセス時間の測定動作を示すタイミング図である。
【図１９】 従来のシステムＬＳＩのテスト環境を概略的に示す図である。
【図２０】 従来のテスト環境の問題点を説明するための図である。
【符号の説明】
１ テストインターフェイス回路、７００，７０４，７０８，７２０，７２５フリップフロップ回路、７１０，２０ フリップフロップ、１０ 選択回路、５０ レプリカ回路、５５ 選択回路、６０ フリップフロップ、４０ バスドライブバッファ、４２ バッファ、ＤＲＷ０−ＤＲＷ７ バスドライブ回路、ＤＶ０−ＤＶ７、ＤＶ１０−ＤＶ１７、ＤＶ７７ ドライバ、ＤＲＰ７Ｎ，ＤＲＰ１７，ＤＲＰ２７，ＤＲＰ３７，ＤＲＰ４７，ＤＲＰ５７，ＤＲＰ６７，ＤＲＰ７Ｆ レプリカバッファ、７０，８０，８２，８８ 選択回路、７２，８４，８６ フリップフロップ。
【発明の属する技術分野】
この発明は、半導体回路装置に関し、特に、メモリとロジックとが同一半導体基板上に集積化されるシステムＬＳＩと称される半導体回路装置に関する。より特定的には、この発明は、内蔵メモリを信号／データのタイミング条件を外部からテストするための構成に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭ内蔵システムＬＳＩが普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジックデバイスまたはマイクロプロセッサをプリント基板上にはんだ付けなどにより実装する従来のシステムと比べて以下の利点を有している。
【０００３】
（１） ピン端子の制約がないため、ＤＲＡＭとロジックデバイスの間のデータバス幅を大きくすることができ、データ転送速度を向上させることができ、応じてシステム性能を向上させることができる。
【０００４】
（２） ＤＲＡＭとロジックデバイスの間に形成されるデータバスは、チップ上配線であり、プリント基板上の配線と比べて容量が小さく、データ転送時の動作電流を小さくすることができ、また、高速でデータを転送することができる。
【０００５】
（３） 単一パッケージでシステムが構成されるため、外部のデータバス配線および制御信号配線が不要となり、プリント基板上での占有面積を小さくすることができ、システムを小型化することができる。
【０００６】
図８は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を概略的に示す図である。図８において、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算処理を行なうロジック５０２と、少なくともロジック５０２の必要なデータを格納するＤＲＡＭマクロ５０４と、ロジック５０２をパッド群５１８を介して外部装置に接続するロジック外部バス５０８を含む。
【０００７】
ロジック５０２は、所定の演算処理を行なう専用のロジックデバイスであってもよく、またマイクロプロセッサであってもよい。ロジック５０２は、ＤＲＡＭマクロ５０４に格納されるデータを用いて処理を行なう回路であればよい。
【０００８】
ＤＲＡＭマクロ５０４は、データを記憶するＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対し外部から直接アクセスしてテストを行なうためのテストインターフェイス回路（ＴＩＣ）５１２と、テストモード指示信号ＭＴＥＳＴに従ってロジック５０２の内部ロジックバス５０６とテストインターフェイス回路５１２からの内部テストバス５１６の一方を選択して内部メモリバス５１５に接続する選択回路５１７を含む。この内部メモリバス５１５は、ＤＲＡＭコア５１０に接続される。テストインターフェイス回路５１２は、外部テストバス５１４を介してパッド群５１８に結合される。
【０００９】
これらのバス５０６、５０８、５１４、５１５および５１６は、それぞれ、制御信号、アドレス信号およびデータを伝達する信号線を含む。内部ロジックバス５０６、内部メモリバス５１５および内部テストバス５１６は、ピン端子の制約条件がないため、そのバス幅を十分広くすることができる。
【００１０】
ＤＲＡＭコア５１０からの読出データは、選択回路５１７を介することなく直接テストインターフェイス回路５１２およびロジック５０２に転送される。しかしながら、図８においては、図面を簡略化するために、この内部読出データの転送経路は示していない。
【００１１】
ロジック外部バス５０８と外部テストバス５１４は、図８においては、共通にパッド群５１８に結合されるように示す。しかしながら、この外部テストバス５１４とロジック外部バス５０８は、テストモード指示信号（ＭＴＥＳＴ）に従って選択的に共通のパッドに接続されるように構成されてもよい。このテストモード指示信号ＭＴＥＳＴに従って、選択回路５１７が、テストインターフェイス回路５１２をＤＲＡＭコア５１０に結合する。
【００１２】
図９は、ＤＲＡＭコア５１０に対する信号を一覧にして示す図である。図９において、ＤＲＡＭコア５１０に対しては、クロック信号ＣＬＫが動作タイミング決定信号として与えられる。ＤＲＡＭコア５１０は、このクロック信号ＣＬＫに同期して与えられた信号／データの取込みおよびデータの出力を行う。
【００１３】
ＤＲＡＭコア５１０に対して、動作制御信号として、ＤＲＡＭコア５１０における内部クロック信号の有効／無効を設定するクロックイネーブル信号ＣＫＥ、内部での行選択動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、ＤＲＡＭコア５１０におけるメモリセルデータのリフレッシュを指示するオートリフレッシュ指示信号／ＲＥＦＡ、データの読出を指示するリード動作指示信号／ＲＥ、およびデータの書込動作を指示するライト動作指示信号／ＷＲが与えられる。
【００１４】
ＤＲＡＭコア５１０に対しては、さらに、メモリセルのアドレス指定のために１３ビットのロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラムアドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指定するためのスペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペア列を指定するためのスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐが与えられる。
【００１５】
スペアロウ空間アドレッシング用アドレス信号ＲＡｓｐおよびスペアコラム空間アドレッシング用アドレス信号ＣＡｓｐは、不良アドレスのヒューズプログラム前に行なわれる試験時において、ＤＲＡＭコア５１０のスペアメモリセルへアクセスし、スペアメモリセルの良／不良を判定するために用いられる。
【００１６】
これらのスペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときにスペアメモリセル空間を指定し、Ｌレベルのときにノーマルメモリセル空間を指定する。
【００１７】
ＤＲＡＭコア５１０に対して、さらに、１２８ビットの書込データＤ＜１２７：０＞および２ビットのスペア書込データＳＤ＜１：０＞が与えられ、また、ＤＲＡＭコア５１０からは、１２８ビットの読出データＱ＜１２７：０＞および２ビットのスペア読出データＳＱ＜１：０＞が出力される。スペアメモリセル空間がアドレス指定されたときには、冗長置換のためのスペアメモリセルが指定される。したがって、スペア空間アドレッシング用アドレス信号ＲＡｓｐおよびＣＡｓｐによりスペアメモリセルを指定し、この指定されたスペアメモリセルに対しデータの書込／読出を行なうことにより、スペアメモリセルを、直接外部から試験することができる。
【００１８】
図９に示すように、ＤＲＡＭコア５１０は、個別素子の汎用ＤＲＡＭに比べて多くの入出力信号を有している。テストインターフェイス回路５１２は、テスト動作時において、ＤＲＡＭコア５１０に対し、図９に示すような信号／データを、外部からのテスタにより与えられる信号に従って生成する。
【００１９】
テストインターフェイス回路５１２が、外部テストバス５１４によりパッド群５１８を介して図９に示す信号／データを外部テスタとの間で転送した場合、外部テスタのピン数よりもこれらの信号／データ線の数が多くなり、テストを行なうことができなくなる。また、たとえテストを行なうことができる場合においても、１つの被試験装置に必要とされる信号線／データ線の数が多いため、同時に測定することのできるデバイスの数が低減され、テストコストが増大する。
【００２０】
テストインターフェイス回路５１２は、このテスト時に必要とされるピン数を低減し、またＤＲＡＭコア５１０へ外部から直接アクセスしてＤＲＡＭコア５１０のテストを容易に行なうために設けられる。
【００２１】
図１０は、テストインターフェイス回路５１２に対する外部信号を一覧にして示す図である。この図１０に示す信号は、図８に示す外部テストバス５１４を介して外部のテスト装置とテストインターフェイス回路５１２との間で転送される。
【００２２】
図１０において、テストインターフェイス回路５１２に対し、テストクロック信号ＴＣＬＫとテストクロックイネーブル信号ＴＣＫＥが与えられる。これらのテストクロック信号ＴＣＬＫおよびテストクロックイネーブル信号ＴＣＫＥは、通常動作モード時にＤＲＡＭコア５１０へ与えられるクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥに代えて、テスト動作モード時に用いられる。
【００２３】
テストインターフェイス回路５１２に対し、さらに、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥが与えられる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳおよび／ＷＥのテストクロック信号のたとえば立上がりエッジにおける論理レベルの組合せにより、ＤＲＡＭコアの動作モードが指定される。
【００２４】
テストインターフェイス回路５１２は、これらの外部制御信号をデコードし、図９に示すようなロウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オートリフレッシュ指示信号／ＲＥＦＡ、リード動作指示信号／ＲＥおよびライト動作指示信号／ＷＥを、そのデコード結果に従って選択的に活性化する。
【００２５】
アドレス信号として、テストインターフェイス回路５１２に対し、１３ビットのアドレス信号ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。ロウアドレスとコラムアドレスは同じパッド（端子）を介して時分割的に与えられる。また、スペア空間アドレッシング用アドレス信号ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分割的に与えられる。
【００２６】
データとして、８ビットのテスト書込データＴＤ＜７：０＞と８ビットのテスト読出データＴＱ＜７：０＞と１ビットのマルチビットテスト結果指示信号ＴＱｍｂｔが、外部テスト装置とテストインターフェイス回路５１２の間で転送される。
【００２７】
テストインターフェイス回路５１２は、テストデータ書込時においては、８ビットのテストデータＴＤ＜７：０＞を１２８ビットのデータにビット幅拡張して、選択回路５１７を介してＤＲＡＭコア５１０へ与える。このテスト書込データのビット幅拡張時においては、８ビットのテストデータＴＤ＜７：０＞を繰返しコピーして同一パターンの８ビットデータを１６個含む１２８ビットのデータを生成する。
【００２８】
テストデータ読出時において、テストインターフェイス回路５１２は、ＤＲＡＭコア５１０から読出された１２８ビットのデータを、８ビット単位で順次出力する。
【００２９】
マルチビットテスト結果指示信号ＴＱｍｂｔは、１２８ビットのテスト読出データについてのマルチビットテスト結果を示す信号である。このマルチビットテスト結果指示信号ＴＱｍｂｔを用いることにより、１２８ビットのデータを個々に良／不良を判定する必要がなくなり、８ビット単位でデータを出力しても、不良の特定はマルチビット結果が不良を示しているときにのみ行なうことにより、試験時間を短縮することができる。
【００３０】
図１１は、テストインターフェイス回路５１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤＲＡＭコア５１０に与えられる制御信号（ＤＲＡＭ制御信号）の関係を真理値表の形態で示す図である。指定される動作モードを、ニモーニックで示す。
【００３１】
図１１において、ＤＲＡＭマクロの非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳがＨレベルのときに設定される。この状態において、残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状態を維持する。
【００３２】
チップセレクト信号／ＣＳがＬレベルに設定されると、ＤＲＡＭコア５１０に対する動作モードが指定される。
【００３３】
動作モードが指定されないＮＯＰ（ノーオペレーション）の場合、制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレベルに設定される。この場合、ＤＲＡＭコア５１０に与えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭコア５１０に対する新たな動作モードは指定されない。ＤＲＡＭコア５１０は、通常、このＮＯＰコマンド印加時においては、スタンバイ状態を維持する。
【００３４】
チップセレクト信号／ＣＳとロウアドレスストローブ信号／ＲＡＳをともにＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、アレイ活性化を示すＡＣＴが指定される。この状態においては、ＤＲＡＭコア５１０に対し、ロウ活性化信号／ＡＣＴがＬレベルの活性状態に設定される。残りのＤＲＡＭ制御信号は、Ｈレベルの非活性状態を維持する。
【００３５】
ここで、テストインターフェイス回路５１２に対するＴＩＣ制御信号の論理レベルの判定は、テストクロック信号ＴＣＬＫの立上がりエッジまたは立下がりエッジにおいて行なわれる。
【００３６】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、コラムアドレスストローブ信号／ＣＡＳをＨレベルに維持すると、プリチャージ動作を示すＰＲＥが指定される。この状態においては、ＤＲＡＭ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベルに設定され、ＤＲＡＭコア５１０がプリチャージ状態に復帰する。
【００３７】
チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信号／ＷＥをＨレベルに設定した場合には、リフレッシュ動作を示すＲＥＦＡが指定される。この場合には、ＤＲＡＭ制御信号のうち、オートリフレッシュ指示信号／ＲＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０においてリフレッシュが実行される。
【００３８】
チップセレクト信号／ＣＳとコラムアドレスストローブ信号／ＣＡＳをともにＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳとライト動作指示信号／ＷＥをともにＨレベルに設定すると、データ読出を指示するＲＥが指定される。この場合には、ＤＲＡＭ制御信号のうち、リード動作指示信号／ＲＥがＬレベルの活性状態に設定され、残りのＤＲＡＭ制御信号はＨレベルに維持される。
【００３９】
チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳおよびライト動作指示信号／ＷＥをＬレベルに設定し、ロウアドレスストローブ信号／ＲＡＳをＨレベルに設定した場合には、データ書込を示すＷＥが指定される。この状態においては、ＤＲＡＭ制御信号において、ライト動作指示信号／ＷＲが、Ｌレベルに設定される。
【００４０】
テストインターフェイス回路５１２においては、この図１１に示す真理値表に従って、ＴＩＣ制御信号をＤＲＡＭ制御信号に変換する。テストインターフェイス回路５１２においてアドレスのマルチプレクス、データビット幅の変換および制御信号の変換を行なうことにより、外部テスタ（テスト装置）が、ＤＲＡＭコア５１０へアクセスしてテスト動作を行なうときに使用されるピン端子数を大幅に低減することができる。また、テストインターフェイス回路５１２に与えられる制御信号は、通常のクロック同期型のＤＲＡＭに用いられる制御信号と同じであり、標準のクロック同期型ＤＲＡＭに対するテスタを用いて、ＤＲＡＭコア５１０のテストを行なうことができる。
【００４１】
図１２は、図８に示すＤＲＡＭコア５１０およびテストインターフェイス回路（ＴＩＣ）５１２の構成を概略的に示す図である。図１２においては、ＤＲＡＭコア５１０とテストインターフェイス回路５１２の間に配置される選択回路５１７は、図面を簡略化するために示していない。
【００４２】
図１２において、ＤＲＡＭコア５１０は、それぞれが行列状に配列される複数のメモリセルを有するＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５５０ｗからメモリセルを選択するデコーダ５５２を含む。
【００４３】
ＤＲＡＭアレイ５５０ｅおよび５５０ｗは、一例として、それぞれ８Ｍビットの記憶容量を有する。
【００４４】
このＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいては、不良メモリセルを救済するためのスペアロウおよびスペアコラムが配置される。
【００４５】
デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅおよび５５０ｗにおいてメモリセル行を選択するためのロウデコーダと、メモリセル列を選択するためのコラムデコーダ両者を含む。
【００４６】
このローディングとコラムデコーダを同一方向に配置することにより、内部の多ビットデータバス線をメモリセルアレイ（ＤＲＡＭアレイ）上に配線することができ、チップ面積を低減することができる。この列選択のコラムデコーダを行選択のロウデコーダと同一方向に配置する構成は、ロジック内蔵用ＤＲＡＭマクロにおいて一般的に用いられる。
【００４７】
ＤＲＡＭコア５１０は、さらに、ＤＲＡＭアレイ５５０ｅとデータの入出力を行なうためのＤＲＡＭデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデータの入出力を行なうＤＲＡＭデータパス５５６ｗと、ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御回路５５８を含む。
【００４８】
ＤＲＡＭデータパス５５６ｅおよび５５６ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗに転送するライトドライバと、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから読出されたメモリセルデータを増幅するプリアンプとを含む。
【００４９】
ＤＲＡＭデータパス５５６ｅは、６４ビット幅のライトデータバス５５１ｅを介して書込データＷＤ＜１２７：６４＞を転送し、またＤＲＡＭアレイ５５０ｅから内部リードデータバス５５３ｅを介して転送される６４ビットの内部読出データＲＤ＜１２７：６４＞を受ける。
【００５０】
デコーダ５５２に設けられるコラムデコーダからの列選択線は、行方向に延在して配置され、ＤＲＡＭアレイ５５０ｅにおいて、スペア列もノーマル列と同時に選択される。したがって、ＤＲＡＭデータパス５５６ｅは、不良列救済時においては、スペアライトデータ線５５７ｅを介してスペア書込データＳＷＤ＜１＞を転送し、またスペアリードデータ線５５９ｅを介してスペアメモリセルから読出データＳＲＤ＜１＞を受ける。
【００５１】
ＤＲＡＭデータパス５５６ｗも、同様、６４ビット幅の内部ライトデータバス５５１ｗを介して内部書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗへ転送し、またＤＲＡＭアレイ５５０ｗから６４ビット幅の内部読出データＲＤ＜６３：０＞を内部リードデータバス５５３ｗを介して受ける。
【００５２】
ＤＲＡＭデータパス５５６ｗは、さらに、不良列救済時において、スペア列から読出されたスペア読出データＳＲＤ＜１＞をスペアリードデータ線５５９ｗを介して受けてまたスペアライトデータ線５５７ｗを介してスペア列への書込データＳＷＤ＜０＞を転送する。
【００５３】
ＤＲＡＭデータパス５５６ｅは、通常動作モード時において不良列救済時においては、スペアライトデータ線５５７ｅを内部ライトデータバス５５０ｅの対応のライトデータ線と置換し、またはスペアリードデータ線５５９ｅを内部リードデータバス５５３ｅの対応の内部リードデータ線と置換する。同様、ＤＲＡＭデータパス５５６ｗも、通常動作モード時において、不良列救済時においては、スペアリードデータ線５５９ｗを内部リードデータバス５５３ｗの対応の内部リードデータ線と置換し、またスペアライトデータ線５５７ｗを内部ライトデータバス５５１ｗの対応の内部ライトデータ線と置換する。
【００５４】
不良列救済のための不良アドレスのプログラムを行なう前の救済判定のためのテストモード時においては、ノーマルメモリセルおよびスペアメモリセルが試験され、スペアメモリセルが正常であるかの試験が行なわれる。この救済判定のメモリ試験時においては、ＤＲＡＭデータパス５５６ｅおよび５５６ｗのスペアリードデータ線５５９ｅおよび５５９ｗとスペアライトデータ線５５７ｅおよび５５７ｗは、ノーマルデータ線との置換を行なうことなく、テストインターフェイス回路５１２とデータの転送を行なう。
【００５５】
テストインターフェイス回路５１２は、ＤＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対応して設けられるＴＩＣデータパス５６０ｅおよび５６０ｗと、外部テスタとの間でテスト書込データＴＤ＜７：０＞およびテスト読出データＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２を含む。
【００５６】
ＴＩＣ制御回路５６２は、また、外部のテスタから図１０に示すようなアドレッシングおよび動作モードを指定する制御信号を受ける。しかしながら、図１２においては、これらのＴＩＣ制御回路５６２へ与えられる制御信号およびアドレス信号は、図面を簡略化するために示していない。
【００５７】
ＴＩＣデータパス５６０ｅおよび５６０ｗは、テストデータ書込時においては、８ビットのテスト書込データＴＤ＜７：０＞を、それぞれ、６４ビットのテストデータに拡張して対応のデータバス５６１ｅおよび５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５５６ｗへ転送する。
【００５８】
データ読出時においては、これらのＴＩＣデータパス５６０ｅおよび５６０ｗが、ＤＲＡＭデータパス５５６ｅおよび５５６ｗからデータバス５６３ｅおよび５６３ｗを介してそれぞれ６４ビットの読出データ（合計１２８ビットの読出データ）を受ける。
【００５９】
ＴＩＣデータパス５６０ｅは、ＤＲＡＭデータパス５５６ｅから６４ビットのデータＱ＜１２７：６４＞をデータバス５６３ｅを介して受け、またＤＲＡＭデータパス５５６ｅを介して伝送されるスペア内部リードデータ線５５９ｅからのスペアリードデータＳＲＤ＜１＞を、スペアリードデータ線５６９ｅを介してスペアデータＳＱ＜１＞として受ける。
【００６０】
このＴＩＣデータパス５６０ｅは、６４ビットの書込データＤ＜１２７：６４＞を内部書込データバス５６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、また、内部スペアライトデータ線５５７ｅへスペアライトデータ線５６７ｃを介してスペアライトデータＳＤ＜１＞を転送する。
【００６１】
ＴＩＣデータパス５６０ｗが、同様、リードデータバス５６３ｗを介してＤＲＡＭデータパス５５６ｗからの内部読出データＱ＜６３：０＞を受け、またスペアデータ線５６９ｗを介してスペアリードデータＳＱ＜０＞を受ける。また、このＴＩＣデータパス５６０ｗは、書込データバス５６１ｗを介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭデータパス５５６ｗに転送し、また、スペアライトデータ線５６７ｗを介してＤＲＡＭデータパス５５６ｗにスペアライトデータＳＤ＜０＞を転送する。
【００６２】
ＴＩＣ制御回路５６２は、データ読出時には、ＴＩＣデータパス５６０ｅおよび５６０ｗに与えられた合計１２８のデータを、８ビットデータ単位で順次テストデータＴＱ＜７：０＞として出力する。
【００６３】
ＴＩＣ制御回路５６２は、また、同時に読出された１２８ビットのデータのマルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビット信号線５７３を介して転送する。このマルチビットテスト結果指示信号ＴＱｍｂｔが不一致を示しているときには、外部のテスタにおいて、テスト読出データＴＱ＜７：０＞と期待値データとに従って不良メモリセルを特定する。
【００６４】
図１３は、図１２に示すＴＩＣデータパス５５６ｅおよび５５６ｗのデータ書込に関連する部分の構成を概略的に示す図である。図１３においては、ＴＩＣ制御性回路５６２の書込データを生成する部分の構成を併せて示す。
【００６５】
ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜７：０＞を転送するサイクルシフト回路６００を含む。このサイクルシフト回路６００は、与えられたテストデータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所定サイクル期間遅延して出力する。
【００６６】
ＴＩＣ制御回路５６２へは、また、１３ビットのアドレス信号ＡＤ＜１２：０＞およびスペアアドレス空間アドレッシング用アドレス信号ＡＤｓｐが与えられる。
【００６７】
このサイクルシフト回路６００から、テストクロック信号ＴＣＬＫに同期した８ビットのデータＤｆ＜７：０＞が生成される。
【００６８】
ＴＩＣデータパス５６０ｅは、データＤｆ＜７：０＞をそれぞれコピーして８ビットのデータを生成するドライブ回路ＤＲＥ０−ＤＲＥ７と、１ビットデータＤｆ＜７＞をコピーしてスペアデータＳＤ＜１＞を生成するドライバＳＤＲｅを含む。
【００６９】
ドライブ回路ＤＲＥ０−ＤＲＥ７は、それぞれ、８ビットのドライバを含み、それぞれ８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞、…およびＤ＜１２０：１２７＞を生成する。これらの８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９＞…およびＤ＜１２０：１２７＞の各々は、データＤｆ＜７：０＞と同じデータパターン有する。
【００７０】
ドライバＳＤＲｅは、１ビットのドライブ回路で構成され、データＤｆ＜７＞をバッファ処理してスペア書込データＳＤ＜１＞を生成する。
【００７１】
ＴＩＣデータパス５６０ｗは、同様、データＤｆ＜７：０＞をそれぞれコピーして８ビットデータを生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データＤｆ＜７＞をバッファ処理してスペアデータＳＤ＜０＞を生成するドライバＳＤＲｗを含む。
【００７２】
ドライブ回路ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ＜７：０＞、Ｄ＜１５：８＞、…およびＤ＜６３：５６＞が生成される。ＴＩＣデータパス５６０ｗから生成されるこれらの８ビットデータは、すべて同一パターンを有する。
【００７３】
ここで、テストデータ＜７：０＞は、データパターンが以下の条件を満たすようにビット幅拡張が行なわれて１２８ビットのデータが生成される。
【００７４】
Ｄ＜８・ｎ＋ｍ＞＝ＴＤ＜ｍ＞
ただし、ｎは０から１５の整数であり、またｍは、０から７の整数を示す。
【００７５】
ＴＩＣデータパス５６０ｅおよび５６０ｗにおいて、データＤｆ＜７：０＞をコピーすることにより、８ビット外部データから１２８ビット内部データを生成してＤＲＡＭコアへ伝達することができ、また、ＤＲＡＭコアへスペアライトデータＳＤ＜０＞およびＳＤ＜１＞を転送することができる。このスペアライトデータＳＤ＜０＞およびＳＤ＜１＞は、テストデータＴＤ＜７＞と同じ論理レベルを有する。
【００７６】
図１４は、図１２に示すＴＩＣデータパス５６０ｅおよび５６０ｗのデータ読出部の構成を概略的に示す図である。ＴＩＣデータパス５６０ｅおよび５６０ｗの構成は同じであるため、図１４においては、ＴＩＣデータパス５６０ｗの構成を具体的に示し、ＴＩＣデータパス５６０ｅの構成は、単にブロックで示す。
【００７７】
ＴＩＣデータパス５６０ｗが、８ビットデータＱ＜７：０＞ないしＱ＜６３：５６＞それぞれに対応して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、スペア読出データＳＱ＜０＞に対して設けられるトライステートバッファ６００ｅを含む。これらの単位処理回路ＵＰＷ０−ＵＰＷ７は、同一構成を有し、それぞれ、活性化時対応の８ビットデータＱをバッファ処理して内部データＴＱｆ＜７：０＞を生成するトライステートバッファ回路６１０と、対応の８ビット内部読出データと期待値データＣＭＰＤ＜７：０＞とを比較し、その比較結果を１ビットデータに縮退して出力する比較回路６１２を含む。
【００７８】
トライステートバッファ回路６１０は、ＴＩＣ制御回路５６２からアドレス信号に従って生成される１６ビット選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳＥＬに従って活性化される。トライステートバッファ６００ｅは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜０＞に従って選択的に活性化される。
【００７９】
ＴＩＣデータパス５６０ｅは、スペアデータＳＱ＜１＞に対して設けられるトライステートバッファ回路６００ｗと、８ビットデータＱ＜６４：７１＞ないしＱ＜１２０：１２７＞それぞれに対して設けられる単位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処理回路ＵＰＥ０−ＵＰＥ７も、また１６ビット選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号に従って選択的に活性化される。
【００８０】
これらの単位処理回路ＵＰＥ０−ＵＰＥ７は、それぞれ、活性化時対応の８ビットデータをバッファ処理して内部読出データＴＱｆ＜７：０＞を生成するトライステートバッファ回路と、期待値データＣＭＰＤ＜７：０＞と対応のデータビットの一致／不一致を示すマルチビットテストを行なう比較回路６１２を含む。
【００８１】
比較回路６１２は、８ビットの期待値データＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・ｎ＋７：８・ｎ＞とのビットごとの比較を行ない、かつさらにそれぞれのビットごと比較の８ビット信号を１ビットの信号Ｑｍｂｔｆ＜ｎ＞に縮退する。比較回路６１２からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１５：０＞は、さらに、ＴＩＣ制御回路５６２において縮退され、１ビットのマルチビット結果指示信号ＴＱｍｂｔが生成されて外部のテスタに転送される。この縮退時においては、単に１６ビットの信号Ｑｍｂｔｆ＜１５：０＞の各ビットの論理レベルが正常状態を示しているかの判定が行なわれる（ＡＮＤ処理が行なわれる）。
【００８２】
図１５は、ＴＩＣ制御回路５６２の図１４に示す選択信号を発生する部分の構成を概略的に示す図である。図１５において、ＴＩＣ制御回路５６２は、テストクロック信号ＴＣＬＫに同期してアドレス信号ＡＤ＜１２：０＞およびＡＤｓｐを転送して内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成するフリップフロップ回路６２０と、フリップフロップ回路６２０からの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同期して転送してロウアドレス信号ＲＡ＜１２：０＞およびスペアロウアドレッシング用アドレス信号ＲＡｓｐを生成するフリップフロップ回路６２１と、フリップフロップ回路６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜３：０＞をテストクロック信号ＴＣＬＫに同期して転送してコラムアドレス信号ＣＡ＜３：０＞を生成するフリップフロップ回路６２２と、フリップフロップ回路６２０からの４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およびｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期して転送する３段の縦続接続されるフリップフロップ回路６２３−６２５と、フリップフロップ回路６２５の出力信号をデコードして選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
【００８３】
デコーダ６２６の前段に、３段のフリップフロップ回路６２３−６２５が配置されているのは、テストデータ読出時におけるレイテンシに相当する期間、このデコーダ６２６の出力信号を遅延するためである。レイテンシは、テストインターフェイス回路５１２からＤＲＡＭコア５１０へデータ読出を指示するリード動作指示信号を与えてからＤＲＡＭコア５１０からテストデータが読出されてテストインターフェイス回路５１２に転送されるまでに要する時間を示す。ここでは、レイテンシは２が想定されている。
【００８４】
フリップフロップ回路６２０−６２５は、それぞれ、テストクロック信号ＴＣＬＫの立上がりに同期して信号を取込みかつ出力する。
【００８５】
図１６は、図１２から図１５に示すＤＲＡＭマクロのテストデータの読出時の動作を示すタイミング図である。以下、図１６を参照して、このＤＲＡＭマクロのテストデータの読出動作について説明する。
【００８６】
テストインターフェイス回路（ＴＩＣ）５１２は、外部からの制御信号を、テストクロック信号ＴＣＬＫの１クロックサイクル遅延してＤＲＡＭコア５１０に転送する。ＤＲＡＭコア５１０においては、したがって、テストインターフェイス回路５１２にテスタから制御信号等が与えられてから２クロックサイクル後のテストクロック信号ＴＣＬＫの立上がりにおいて制御信号およびアドレス信号を取込み内部動作を実行する。ここで、図１６においては、ＤＲＡＭコア５１０に与えられるクロック信号ＣＬＫとテストクロック信号ＴＣＬＫとは同一波形の信号であると仮定している。
【００８７】
時刻Ｔ１において、テストインターフェイス回路５１２へ、ロウ活性化ＡＣＴを示す制御信号が与えられ、同時に１３ビットのロウアドレス信号ＲＡ（ｋ）が与えれる。テストインターフェイス回路（ＴＩＣ）５１２は、この外部から与えられる制御信号をデコードし、そのデコード結果に従ってＤＲＡＭコア５１０に対するロウ活性化信号／ＡＣＴをクロック信号ＴＣＬＫの立上がりに同期して転送する。図１０および図１１に示すように、ＤＲＡＭコア５１０へ与えられる制御信号は負論理の信号であるが、図１６においては、図１１に示すニモーニックで動作モード指示信号を示す。
【００８８】
また、図１５に示すように、ロウアドレス信号ＲＡ（ｋ）は、テストクロック信号ＴＣＬＫの立上がりに同期してフリップフロップ回路６２１から転送される。
【００８９】
ＤＲＡＭコア５１０においては、時刻Ｔ３において、クロック信号ＣＬＫの立上がりに同期してこのロウ活性化信号ＡＣＴをロウアドレス信号ＲＡ（ｋ）とともに取込み内部で行選択動作を実行する。
【００９０】
時刻Ｔ２において、テストインターフェイス回路（ＴＩＣ）５１２に対し、データ書込を示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）とともに与えられ、テストクロック信号ＴＣＬＫの立上がりに同期してこれらの制御信号、コラムアドレス信号およびテストデータが、テストインターフェイス回路（ＴＩＣ）５１２内に取込まれる。
【００９１】
このテストインターフェイス回路（ＴＩＣ）５１２内部で、制御信号のデコード動作が行なわれ、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデータＴＤ（ｍ）が時刻Ｔ３のクロック信号ＴＣＬＫの立上がりに同期してＤＲＡＭコア５１０へ転送される。
【００９２】
ＤＲＡＭコア５１０においては、時刻Ｔ４のクロック信号ＣＬＫの立上がりに同期して書込動作指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびデータＤ（ｍ）が取込まれて列選択動作が実行され、コラムアドレスＣＡ（ｍ）により指定された列へ１２８ビットのデータＤ（ｍ）が書込まれる。
【００９３】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２に対しデータ読出を示すコマンド（ＲＥＡＤ）がコラムアドレス信号ＣＡ（ｎ）とテストデータＴＤ（ｎ）とともに与えられる。このデータ読出時のテストデータＴＤ（ｎ）は、テストインターフェイス回路５１２のデータパスにおいて比較を行なうための期待値データＣＭＰＤ＜７：０＞として用いられる。
【００９４】
時刻Ｔ３において、テストインターフェイス回路（ＴＩＣ）５１２へ与えられるテストデータＴＤ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が実行されないため、ＤＲＡＭコアに対しては転送されない。特に、図１６に示すタイミングにおいては、比較データ（期待値データ）は、外部のテスタから与えられたデータをデータ読出時のコラムレイテンシを考慮して内部で所定サイクル期間シフトされて生成され、テストインターフェイス回路（ＴＩＣ）５１２内に設けられた比較回路６１２へ与えられる。したがって、比較データ入力時においては、ライトコマンドにより書込まれる書込データがテストインターフェイス回路（ＴＩＣ）５１２内部で転送されてＤＲＡＭコアへ転送されるため、テストインターフェイス回路（ＴＩＣ）５１２に対してリードコマンドとともに書込データを与えても何ら問題は生じない。
【００９５】
ただし、内部での比較データ生成の遅延段数の制約により、比較データＣＭＰＤ＜７：０＞の入力が、リードコマンド印加よりも早いサイクルにおいて行なうことを要求される場合には、この比較用のデータ入力サイクルにおいてライト動作を行なえないという制約などが生じる。
【００９６】
時刻Ｔ３においてテストインターフェイス回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡＤ）は、テストインターフェイス回路（ＴＩＣ）５１２においてデコードされ、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ４のテストクロック信号ＴＣＬＫの立上がりエッジに同期してＤＲＡＭコア５１０へリード動作指示信号ＲＥＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。なお、コマンドは、先に、図１１において示したニモーニックにおいて複数の制御信号の組合せにより与えられる動作モード指示を示すものとして用いる。
【００９７】
ＤＲＡＭコア５１０においては、時刻Ｔ５におけるクロック信号ＣＬＫの立上がりエッジに同期して、このリード動作指示信号ＲＥＡＤ（／ＲＥ）とコラムアドレス信号ＣＡ（ｎ）に従って列選択動作が開始され、内部でテストデータの読出が行なわれる。
【００９８】
時刻Ｔ４において、テストインターフェイス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す制御信号（ＰＲＥ）が与えられ、テストインターフェイス回路（ＴＩＣ）５１２においてこの制御信号がデコードされ、ロウ非活性化信号ＰＲＥが生成され、ＤＲＡＭコア５１０に対し転送される。時刻Ｔ６において、ＤＲＡＭコア５１０において、このロウ非活性化信号ＰＲＥが取込まれて内部のプリチャージ動作が実行される。
【００９９】
ＤＲＡＭコア５１０において、コラムレイテンシが２サイクルであり、時刻Ｔ５に与えられたリード動作指示信号ＲＥＡＤに従って内部で読出されたデータが、時刻Ｔ６から始まるクロックサイクルにおいて読出され、読出データＱ（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２へ与えられる。
【０１００】
テストインターフェイス回路（ＴＩＣ）５１２においては、この時刻Ｔ６から始まるクロックサイクルにおいて、図１５に示すデコーダ６２６からの選択信号に従ってバッファ回路６１０を選択的に活性化して、ＤＲＡＭコア５１０から転送された１２８ビットのデータＱ（ｎ）から８ビットデータを生成し、また比較回路６１２において時刻Ｔ３において取込んだデータＴＤ（ｎ）と読出したデータとの比較を行ない、その比較結果を示す信号を生成する。これらの８ビットデータの生成および比較結果指示信号の生成が、時刻Ｔ７までに行われる。
【０１０１】
時刻Ｔ７から始まるクロックサイクルにおいて、テストインターフェイス回路（ＴＩＣ）５１２が、８ビットテストデータＴＱ（ｎ）をマルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）とともに出力する。図１５に示すデコーダ６２６およびフリップフロップ回路６２０−６２５は、テストクロック信号ＴＣＬＫに同期して常時動作している。したがって、図１５に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓｐを各クロックサイクルにおいて順次与えることにより、デコーダ６２６の出力する選択信号ＱＳＥＬ＜１５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビットデータが順次選択されてテストインターフェイス回路（ＴＩＣ）５１２から読出される。
【０１０２】
なお、デコーダ６２６が、アドレスカウンタを含み、内部でテストクロック信号ＴＣＬＫに同期してカウント動作を行なって、列アドレスを生成し、その列アドレス信号をデコードして選択信号ＱＳＥＬ＜１５：０＞を生成してもよい。
【０１０３】
外部のテスタにおいては、８ビットテストデータＴＱ（ｎ）に対しマルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）（ＴＱｍｂｔ）が不一致を示すときにテスト期待値データＴＤ（ｎ）とテスト読出データＴＱ（ｎ）を８ビット単位で各ビットごとに比較し、不良メモリセルの位置を特定する。マルチビット結果指示信号ＴＱｍｂｔは、同時に選択された１２８ビットのデータについての一致／不一致を示す信号であり、マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が一致を示している場合には、１２８ビットテストデータＴＱ（ｎ）の各ビットはすべて正常であると判定される。
【０１０４】
外部のテスタにおいて、各８ビットのテストデータごとに不良メモリセルの位置の特定をすべての８ビットデータについて行なう必要がなく、テスト時間が短縮される。
【０１０５】
上述のようなテストインターフェイス回路５１２を利用することにより、ＤＲＡＭコア５１０を外部からアクセスしてメモリセルの良／不良を判定することができる。
【０１０６】
ＤＲＡＭコア５１０のテスト内容としては、この他に、セットアップ時間、ホールド時間、およびアクセス時間などの測定がある。従来、このようなＤＲＡＭコア５１０の信号のタイミング関係についての試験は以下のようにして行なわれている。
【０１０７】
図１７はテストインターフェイス回路５１２およびＤＲＡＭコア５１０の入出力信号の関係を概略的に示すブロック図である。図１７において、テストインターフェイス回路（ＴＩＣ）５１２は、テストクロック信号ＴＣＬＫの立上がりに同期してＴＩＣ入力信号を取込み転送するフリップフロップ回路７００と、このフリップフロップ回路７００からの信号／データを、ＤＲＡＭコアのインターフェイスに応じた信号／データに変換する入力インターフェイス変換ロジック７０２と、入力インターフェイス変換ロジック７０２の出力信号／データをテストクロック信号ＴＣＬＫの立上がりエッジに同期して取込み転送するフリップフロップ回路７０４を含む。
【０１０８】
このＴＩＣ入力信号は、外部のテスタから与えられるテスト書込データ、アドレス信号、および制御信号（コマンド）を含む。入力インターフェイス変換ロジック７０２は、テスト書込データのビット幅拡張回路、およびコマンドをデコードして、ＤＲＡＭコアに対する動作モード指示信号を生成するデコーダを含む。したがって、フリップフロップ回路７００は、図１５に示すフリップフロップ回路６２０を含み、またフリップフロップ回路７０４は、図１５に示すフリップフロップ回路６２１および６２２を含む。
【０１０９】
テストインターフェイス回路（ＴＩＣ）５１２は、さらに、ＤＲＡＭコア５１０から読出された信号（読出データＲＤ）を、出力インターフェイスに応じたデータ／信号に変換する出力インターフェイス変換ロジック７０６と、出力インターフェイス変換ロジックの出力信号／データを、テストクロック信号ＴＣＬＫに従って取込み転送して、ＴＩＣ出力信号を生成するフリップフロップ回路７０８を含む。
【０１１０】
この出力インターフェイス変換ロジック７０６は、図１４に示すＴＩＣデータパスおよびＴＩＣ制御回路５６２における出力データＴＱ＜７：０＞およびマルチビットテスト結果指示信号ＴＱｍｂｔを生成する回路部分を含む。
【０１１１】
テストインターフェイス回路（ＴＩＣ）５１２は、さらに、外部のテスタからのラッチタイミング信号ＭＬＡＴに従ってＤＲＡＭコアから読出されたデータを取込み転送するフリップフロップ７１０を含む。このフリップフロップ７１０からの出力信号ＱＬＡＴが、テスタへ与えられ、正確に読出されたかの判定が行なわれる。
【０１１２】
ＤＲＡＭコア５１０においては、その信号／データ入力部に、クロック信号ＣＬＫの立上がりエッジに同期して与えられた信号／データを取込むフリップフロップ回路７２０が設けられる。また、データ出力部においては、このクロック信号ＣＬＫに同期してデータを出力するフリップフロップ回路７２５が設けられる。ＤＲＡＭコア５１０に対する信号／データのセットアップ／ホールド時間は、このフリップフロップ回路７２０に与えられるクロック信号ＣＬＫの立上がりエッジに関して測定される。アクセス時間は、フリップフロップ７２５から読出されたコア出力信号（読出データＲＤ）がテストインターフェイス回路（ＴＩＣ）５１２の出力インターフェイス変換ロジック７０６に到達するまで要する時間で与えられる。
【０１１３】
このセットアップ／ホールド時間を測定する場合、テストインターフェイス回路（ＴＩＣ：以下、単にテストインターフェイス回路と称す）５１２のフリップフロップ回路７０４から、メモリ書込データＷＤ、アドレス信号ＡＤおよび制御信号ＣＴＬがテストクロック信号ＴＣＬＫに同期して転送されるため、このテストクロック信号ＴＣＬＫとフリップフロップ回路７２０へ与えられるクロック信号ＣＬＫの位相をずらせることにより測定される。
【０１１４】
図１８は、このセットアップ／ホールド時間およびアクセス時間などの信号パラメータの測定動作を示すタイミング図である。以下、図１８を参照して、図１７に示すテストインターフェイス回路５１２における信号パラメータ測定動作について説明する。
【０１１５】
セットアップ／ホールド時間の測定時においては、図１８において波形ＳＨＭで示すように、テストクロック信号ＴＣＬＫの位相を、クロック信号ＣＬＫに対して変化させる。すなわちＤＲＡＭコア５１０においてフリップフロップ回路７２０が信号／データを取込むクロック信号ＣＬＫのエッジに対し、テストクロック信号ＴＣＬＫの位相の進み具合を変化させ、セットアップ時間ｔｓｕを変化させて、正確に、データの書込および読出が行なえるかを判定する。このセットアップ時間ｔｓｕの測定時においては、バイナリサーチ方式に従ってＤＲＡＭコア５１０のセットアップ時間の測定が行なわれる。このバイナリサーチ方式に従ったセットアップ時間の測定においては、以下の手順でセットアップ時間の測定が行なわれる。すなわち、すべてのＤＲＡＭコアが正常に動作するセットアップ時間（最大測定値と称す）とすべてのＤＲＡＭコアが誤動作するセットアップ時間（最小測定値と称す）との中間値を最初のセットアップ時間測定値（初期値）としてＤＲＡＭコア５１０が正常に動作するかを測定する。正常に動作する場合には、この初期値と最小測定値の中間値を第２測定値としてＤＲＡＭコア５１０を動作させて、正常に動作するかを測定する。その測定結果に従って次の測定値を設定する。すなわち正常に動作する場合には、第２測定値と最小測定値の中間値を用いてさらに測定を行ない、誤動作が生じている場合には、第２測定値と初期値との中間値を用いて測定する。以下この測定動作を繰返し実行し、ＤＲＡＭコア５１０が正常に動作するセットアップ時間と誤動作するセットアップ時間との境界値を求め、この境界値をＤＲＡＭコア５１０のセットアップ時間とする。
【０１１６】
ホールド時間ｔｈについても同様であり、テストクロック信号ＴＣＬＫの位相をクロック信号ＣＬＫに対して遅らせることにより、図１８に示すコア入力信号Ｃｎ−１のホールド時間ｔｈを変化させる。同様、このホールド時間に対しては、テストクロック信号ＴＣＬＫのクロック信号ＣＬＫに対する位相遅れ量をバイナリサーチ方式に従って調整してホールド時間ｔｈを測定する。
【０１１７】
アクセス時間の測定においては、ＤＲＡＭコア５１０から、この同一半導体基板上に搭載されるロジック５０２までの読出データの伝達時間を測定する必要がある。したがって、この場合には、フリップフロップ７１０を用い、ＤＲＡＭコア５１０のフリップフロップ回路７２５からの読出データの特定のビットを、外部テスタからのラッチタイミング信号ＭＬＡＴの位相を変化させて、目標データが読出されたかを測定する。すなわち、図１８において、波形ＡＴＭで示すように、クロック信号ＣＬＫの立上がりエッジに対し、ラッチタイミング信号ＭＬＡＴの位相を変更して、フリップフロップ７１０からの出力データＱＬＡＴが、データＱｍ−１であるかデータＱｍであるかを識別し、目標データＱｍが正常に読出されるアクセス時間と、データＱｍ−１が読出されるアクセス時間の境界値をバイナリサーチ方式に従って求め、このＤＲＡＭコア５１０のアクセス時間を測定する。
【０１１８】
【発明が解決しようとする課題】
図１８においては、クロック信号ＣＬＫおよびテストクロック信号ＴＣＬＫを同一波形の信号としている。これらのクロック信号ＣＬＫおよびＴＣＬＫおよびラッチタイミング信号ＭＬＡＴは、外部のテスタから印加される。これらの信号ＣＬＫ、ＴＣＬＫおよびＭＬＡＴの位相関係は、外部のテスタで決定することができ、各設定された位相差に応じて、バイナリサーチ方式に従ってセットアップ／ホールド時間およびアクセス時間を測定することができる。
【０１１９】
図１９は、外部に設けられたテスタ７５０とＤＲＡＭ内蔵システムＬＳＩ（半導体集積回路装置）５００の間の信号ＣＬＫ、ＴＣＬＫおよびＭＬＡＴの転送経路を概略的に示す図である。図１９において、システムＬＳＩ５００においては、パッド７６０ａ、７６０ｂおよび７６０ｃに、それぞれクロック信号ＣＬＫ、テストクロック信号ＴＣＬＫおよびラッチタイミング信号ＭＬＡＴを受ける。パッド７６０ａに与えられたクロック信号ＣＬＫは内部配線７６２ａを介してＤＲＡＭコア５１０へ転送される。パッド７６０ｂに与えられたテストクロック信号ＴＣＬＫは内部配線７６２ｂを介してテストインターフェイス回路（ＴＩＣ）５１２へ転送され、パッド７６０ｃヘ転送されたラッチタイミング信号ＭＬＡＴは、内部配線７６２ｃを介してテストインターフェイス回路５１２へ転送される。
【０１２０】
これらの内部配線７６２ａ、７６２ｂおよび７６２ｃは、それぞれ配線長が異なり、また負荷も異なるため、それぞれの信号伝搬遅延量が異なる。また、パッド７６０ａ、７６０ｂおよび７６０ｃは、パッケージ実装時にはリードフレームへボンディングワイヤを介して接続される。したがって、このリードフレームとパッド７６０ａ、７６０ｂおよび７６０ｃの間の配線長が異なる場合、同様、信号伝搬遅延が異なる。
【０１２１】
したがって、外部のテスタ７５０において、設定した信号ＣＬＫ、ＴＣＬＫまたはＭＬＡＴの相対的なタイミング関係が、このシステムＬＳＩ５００内部での信号伝搬遅延量が異なるため、相対的な位相関係が設定時と異なり、正確なセットアップ時間、ホールド時間またはアクセス時間を測定することができなくなるという問題が生じる。
【０１２２】
図２０に示すように、たとえばテストクロック信号ＴＣＬＫのクロック信号ＣＬＫに対する設定位相変化量Ｔｓｅｔに対し、信号伝搬遅延のずれにより内部波形の位相がずれた場合、この補正を行なうためには、内部信号波形を、オシロスコープ等の装置を用いて測定して、予め補正値を測定する必要がある。しかしながら、１つのデバイスについて補正値を測定しても、ユーザロジックが異なる他の種類のデバイスにおいては、パッド配置またはフレームが異なり、この補正値を使用することができない。また、同一種類のデバイスであっても、内部配線の抵抗値／容量値の製造工程時のバラツキにより、１つのデバイスについて測定された補正値を利用することはできない可能性がある。
【０１２３】
また、モールド樹脂等のパッケージ実装後においては、内部波形を全く観測することができず、補正値の測定自体を行なうことができない。
【０１２４】
特に、仕様値の条件が厳しくなる高速クロック信号に同期して動作する場合、セットアップ時間、ホールド時間およびアクセス時間を高精度で測定することができない場合には、ＤＲＡＭマクロ単体試験で、不良デバイスをスクリーニングすることができない。この場合、最終製品に、不良ＤＲＡＭマクロが組込まれることになり、最終製品試験での歩留りが低下し、製品コストが高くなるという問題が生じる。
【０１２５】
それゆえに、この発明の目的は、内蔵クロック同期型メモリの内部信号タイミングを高精度で測定することのできる半導体回路装置を提供することである。
【０１２６】
この発明の他の目的は、内蔵メモリのセットアップ／ホールド時間／またはアクセス時間を正確に測定することのできるテストインターフェイス回路を提供することである。
【０１２７】
この発明のさらに他の目的は、高精度で不良内蔵ＤＲＡＭコアをスクリーニングし、最終製品の歩留りを改善することのできるテストインターフェイス回路を提供することである。
【０１２８】
【課題を解決するための手段】
この発明の第１の観点に係る半導体回路装置は、メモリクロック信号に同期して動作するメモリコアと、テストクロック信号に同期して、メモリコアへ信号／データを転送するメモリ転送回路と、少なくともメモリクロック信号およびテストクロック信号を受け、メモリクロック信号およびテストクロック信号の一方を選択するタイミング選択回路と、この選択回路の出力信号を補正用テストクロック信号に同期して取込み外部へ転送するタイミング転送回路とを含む。
【０１２９】
好ましくは、ラッチタイミング信号に同期して、メモリコアから転送された信号／データを外部へ転送するラッチ転送回路が設けられる。タイミング選択回路は、メモリクロック信号およびテストクロック信号とラッチタイミング信号のいずれかを選択指示信号に応答して選択する。
【０１３０】
このタイミング選択回路の入力からタイミング転送回路の出力までのメモリクロック信号およびテストクロック信号およびラッチタイミング信号の遅延時間は実質的に同じである。
【０１３１】
好ましくは、メモリ転送回路は、メモリコアに対して多ビットデータを転送するデータ転送回路を含む。この構成において、さらに、データ転送回路と同一特性を有するレプリカ回路と、メモリクロック信号とレプリカ回路の出力信号の一方を選択するテストデータ選択回路と、補正用クロック信号に同期してテストデータ選択回路の出力信号を転送するテストデータ転送回路が備けられる。
【０１３２】
好ましくは、テストデータ転送回路とタイミング転送回路は、補正用クロック信号に同期して与えられた信号を取込みラッチするラッチ回路を共有する。
【０１３３】
これに代えて、好ましくは、タイミング転送回路とテストデータ転送回路とは、それぞれ別々に配置されて、補正用クロック信号に同期して動作するラッチ回路を備える。
【０１４０】
メモリクロック信号とテストクロック信号の一方を選択して、補正用クロック信号に同期して転送することにより、外部のテスタにおいて、補正用クロック信号に対するテストクロック信号およびメモリクロック信号の相対的位相を検出することができ、応じてメモリクロック信号とテストクロック信号との位相差を検出することができる。この位相差を用いることにより、セットアップ時間、ホールド時間またはアクセス時間の測定値を補正することができ、高精度でセットアップ時間、ホールド時間またはアクセス時間を測定することができる。
【０１４１】
また、データ転送回路と同一の転送特性を有するレプリカ回路の出力信号とメモリクロック信号を選択的に補正用クロック信号に同期して転送することにより、外部テスタにおいて書込データとメモリクロック信号の位相差を補正用クロック信号を基準として検出することができ、書込データについてのセットアップ時間およびホールド時間を高精度で補正することができ、応じてセットアップ時間またはホールド時間を高精度で測定することができる。
【０１４２】
また、ラッチタイミング信号とメモリクロック信号の一方を補正用クロック信号に同期して転送することにより、ラッチタイミング信号とメモリクロック信号との位相差を検出することができ、アクセス時間の測定値を正確に補正して正確なアクセス時間を決定することができる。
【０１４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。この図１に示すテストインターフェイス回路（ＴＩＣ）１は、以下の点において、図１９に示すテストインターフェイス回路５１２と構成が異なる。フリップフロップ回路７００、入力インターフェイス変換ロジック７０２およびフリップフロップ回路７０４により、メモリコア（ＤＲＡＭコア）に信号／データを、テストクロック信号ＴＣＬＫに同期して転送するメモリ転送回路が構成される。
【０１４４】
すなわち、ラッチタイミング信号ＭＬＡＴとテストクロック信号ＴＣＬＫとクロック信号ＣＬＫの１つを選択信号ＳＥＬに従って選択する選択回路１０と、この選択回路１０の出力信号ＤＣＡＬを補正用テストクロック信号ＴＣＬＫｃａｌに従って取込み転送するフリップフロップ２０が設けられる。フリップフロップ２０の出力信号ＴＱｃａｌが、外部のテスタへ与えられる。この図１に示すテストインターフェイス回路１の他の構成は、図１７に示すテストインターフェイス回路５１２の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４５】
選択信号ＳＥＬは、図示しないテストモードレジスタ内に、外部のテスタの制御の下に設定されたデータに基づいて生成される。選択信号ＳＥＬは、レジスタの格納データをデコードして生成されてもよく、また、レジスタ内のデータ自体が選択信号として用いられてもよい。
【０１４６】
フリップフロップ２０は、補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して選択回路１０の出力信号ＤＣＡＬを取込みラッチし、かつテストクロック信号ＴＣＬＫｃａｌの立上がりエッジで出力信号ＴＱｃａｌを出力する構成であれば、任意の構成を利用することができる。例えば、相補クロック信号に同期して動作する二段の従属接続されるラッチ回路でフリップフロップ２０を構成することができる。
【０１４７】
また、補正用のデータＴＱｃａｌを出力する端子および補正用テストクロック信号ＴＣＬＫｃａｌを入力する端子は、図示しないテストモードレジスタの設定により、他のピン端子（たとえばＴＩＣ入力信号またはＴＩＣ出力信号）の端子と切換えて用いられてもよい。またテストインターフェイス回路１において、これらの補正用データＴＱｃａｌおよび補正用テストクロック信号ＴＣＬＫｃａｌ専用のピン端子が設けられてもよい。
【０１４８】
図２は、この図１に示すテストインターフェイス回路１の動作を示すタイミング図である。以下、図２を参照して、図１に示すテストインターフェイス回路１の動作について説明する。
【０１４９】
選択回路１０は、選択信号ＳＥＬに従って、ラッチタイミング信号ＭＬＡＴ、クロック信号ＣＬＫおよびテストクロック信号ＴＣＬＫのいずれかを選択して、その出力信号ＤＣＡＬを生成する。補正用テストクロック信号ＴＣＬＫｃａｌの立上がりタイミングを、外部テスタの制御の下に変化させる。フリップフロップ２０は、この補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジで、選択回路１０の出力信号ＤＣＡＬを取込みラッチし、補正用データＴＱｃａｌを生成する。このデータＴＱｃａｌを外部テスタへ転送し、外部のテスタにおいて、バイナリサーチ方式に従って、この選択回路１０の出力信号ＤＣＡＬの立上がりエッジまたは立下がりエッジを検出する。この選択信号ＳＥＬを順次切換えて、補正用テストクロック信号ＴＣＬＫｃａｌにより、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの遷移エッジを検出する。
【０１５０】
図３は、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの位相関係の一例を示す図である。図３に示すように、テスタにおいては、基本テストクロック信号ＢＴＣＬＫを基準として、補正用テストクロック信号ＴＣＬＫｃａｌの位相を変化させて、このテストインターフェイス回路１へ与えている。したがって、この補正用テストクロック信号ＴＣＬＫｃａｌのテスト基本クロック信号ＢＴＣＬＫに対する相対的な位相を用いて、選択回路１０の出力信号ＤＣＡＬ、すなわちラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの遷移エッジの相対的な位相関係を検出することができる。図３においては、クロック信号ＣＬＫ、テストクロック信号ＴＣＬＫ、およびラッチタイミング信号ＭＬＡＴの立上がりエッジが、基本テストクロック信号ＢＴＣＬＫの立上がりエッジに対し、それぞれ、時間Ｔ１、Ｔ２およびＴ３だけ遅れている。
【０１５１】
したがって、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃは、時間Ｔ２−Ｔ１で与えられ、ラッチタイミング信号ＭＬＡＴとクロック信号ＣＬＫの位相差Ｔａｃｃは、時間Ｔ３−Ｔ１で与えられる。
【０１５２】
この図３に示すように、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃが正の場合、実際には、ＤＲＡＭコアに対して転送される信号の転送タイミングが、時間Ｔｓｈｃだけ遅れている。したがって、実際のセットアップ時間は、テスタにおける設定値よりも時間Ｔｓｈｃだけ短くなる。一方、ホールド時間の測定時においては、時間Ｔｓｈｃだけホールド時間が長くなる。したがって、セットアップ時間測定時においては、このテストクロック信号ＴＣＬＫとクロック信号ＣＬＫの位相差Ｔｓｈｃを測定値から減算し、ホールド時間測定時には、この位相差Ｔｓｈｃを測定値に加算することにより、実際のセットアップ時間およびホールド時間を求めることができる。
【０１５３】
アクセス時間については、図３に示すタイミングにおいては、ラッチタイミング信号ＭＬＡＴの立上がりエッジが、クロック信号ＣＬＫに対して時間Ｔａｃｃ遅れており、実際には、ＤＲＡＭコア５１０からのデータの転送時間が時間Ｔａｃｃだけ長くなっている。
【０１５４】
テストインターフェイス回路５１２からは、テストクロック信号ＴＣＬＫの立上がりに同期してデータが転送される。テストクロック信号ＴＣＬＫは、クロック信号ＣＬＫに対して時間Ｔ１遅れている。しかしながら、クロック信号の立上り時においてＤＲＡＭコア５１０において、コマンドは確定状態にあり、このクロック信号ＣＬＫに同期してＤＲＡＭコア５１０においてデータ読出が実行される。従って、アクセス時間の測定時には、テストクロック信号ＴＣＬＫとクロック信号ＣＬＫとの位相差を考慮する必要がなく、クロック信号ＣＬＫとラッチタイミング信号との位相関係が測定されれば、アクセス時間を補正することができる。したがって、テスタにおける設定値に比べて、実際のアクセス時間を、この位相差（時間）Ｔａｃｃを測定値に加算することにより求めることができる。
【０１５５】
図４は、図１に示す選択回路１０の構成を概略的に示す図である。図４において、選択回路１０は、選択信号ＳＬａの活性化時選択され、ラッチタイミング信号ＭＬＡＴに従って出力信号ＤＣＡＬを生成するセレクタ１０ａと、選択信号ＳＬｂの活性化時選択され、テストクロック信号ＴＣＬＫに従って出力信号ＤＣＡＬを生成するセレクタ１０ｂと、選択信号ＳＬｃの活性化時選択され、クロック信号ＣＬＫに従って出力信号ＣＡＬを生成するセレクタ１０ｃを含む。
【０１５６】
これらのセレクタ１０ａ−１０ｃの各々は、ＣＭＯＳトランスミッションゲートで構成されてもよく、またトライステートバッファ回路で構成されてもよい。セレクタ１０ａ−１０ｃは、非選択時には、出力ハイインピーダンス状態に設定される。
【０１５７】
この選択回路１０において、セレクタ１０ａ−１０ｃそれぞれにおいて、入力部から出力部の信号伝搬遅延はすべて同じである。したがって、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの伝搬遅延が同じでありる。また、次段においては、共通のフリップフロップ２０を用いてこの選択回路１０の出力信号ＤＣＡＬを転送しており、これらの信号ＭＬＡＴ、ＴＣＬＫおよびＣＬＫの伝播遅延は同一である。したがって、セレクタ１０およびフリップフロップ２０の伝搬遅延の影響を受けることなく正確に、これらの信号ＭＬＡＴ、ＴＣＬＫおよびＣＬＫの相対的な位相関係を正確に求めることができる。
【０１５８】
以上のように、この発明の実施の形態１に従えば、テストインターフェイス回路内部においてテストクロック信号とクロック信号とテストタイミングクロック信号を補正用のテストクロック信号により取込んで転送し、外部のテスタにおいて、この補正用テストクロック信号を基準として各信号の相対的位相を検出しており、このテストインターフェイス回路内において実際に生じている各信号の位相差を検出することができ、高精度でセットアップ時間、ホールド時間およびアクセス時間を補正することができる。これにより、正確にセットアップ時間、ホールド時間およびアクセス時間を測定することができ、セットアップ異常などを検出することができ、製品歩留りの低下を抑制することができる。
【０１５９】
［実施の形態２］
図５は、この発明の実施の形態２に従うテストインターフェイス回路の要部の構成を概略的に示す図である。図５において、ＴＩＣデータパス５６０（５６０ｅまたは５６０ｗ）においては、それぞれ８ビットデータを転送するためのバスドライブ回路ＤＲＷ０−ＤＲＷ７が設けられる。これらのドライブ回路ＤＲＷ０−ＤＲＷ７に対し、データを転送するために、大きな駆動力を有するバッファ回路４０が設けられ、このバッファ回路４０により、８ビットデータＤ＜７：０＞から８ビットデータＤｆ＜７：０＞を生成して、バスドライブ回路ＤＲＷ０−ＤＲＷ７へ伝達する。バスドライブ回路ＤＲＷ０−ＤＲＷ７のそれぞれは、８ビットのドライバを有しており、バスドライブ回路ＤＲＷ０は、ドライバＤＶ０−ＤＶ７を有し、バスドライバＤＲＷ１は、ドライバＤＶ１０−ＤＶ１７を有し、バスドライブ回路ＤＲＷ７は、ドライバＤＶ７０−ＤＶ７７を有する。
【０１６０】
これらのドライバＤＶ０−ＤＶ７、ＤＶ１０−ＤＶ１７…ＤＶ７７に対応して、ＤＲＡＭデータパス５６９（５６９ｅまたは５６９ｗ）において、フリップフロップＦＦ０−ＦＦ６３が設けられる。このフリップフロップＦＦ０−ＦＦ６３に対し、クロック信号ＣＬＫが与えられる。
【０１６１】
したがって、このＤＲＡＭコアに対する書込データＷＤについては、ビット幅拡張動作のために、他の制御信号およびアドレス信号の信号伝播経路と、信号転送経路に設けられるバッファ回路の段数および配線遅延が異なるため、先の実施の形態１と異なる手法を用いてセットアップ／ホールド時間を測定する。
【０１６２】
すなわち、図５に示すように、ＴＩＣ制御回路５６２において、バッファ回路４０に含まれるバッファと同じ伝達特性を有するバッファ４２と、バスドライブ回路ＤＲＷ０−ＤＲＷ７と同じ転送特性を有し、このバッファ４２の出力信号に従って、バスドライブ回路ＤＲＷ０−ＤＲＷ７と同一転送タイミングで信号を生成するレプリカ回路５０を設ける。
【０１６３】
このバッファ４０は、テストデータＤ＜７＞を受ける。レプリカ回路５０においては、バスドライブ回路ＤＲＷ０−ＤＲＷ７における最も遅延の大きい（バッファ回路４０から遠い）ドライバＤＶ７、ＤＶ１７、…ＤＶ７７に対応して、バッファＤＲＰ７Ｎ、ＤＲＰ１７、ＤＲＰ２７、ＤＲＰ３７、ＤＲＰ４７、ＤＲＰ５７、ＤＲＰ６７およびＤＲＰ７Ｆを設ける。レプリカバッファＤＲＰ７Ｎは、バスドライブ回路ＤＲＷ０のドライバＤＶ７に対応し、レプリカバッファＤＲＰ７Ｆは、バスドライブ回路ＤＲＷ７のドライバＤＶ７７に対応する。
【０１６４】
レプリカ回路５０において、バッファ４２の出力信号を転送する信号線５１を、その中央部付近で折返す構造とし、データバスの最遠点に対応して配置されるドライバＤＶ７７に対応するレプリカバッファＤＲＰ７Ｆを、レプリカ回路５０の入力部に配置する。レプリカ回路５０の入力部近傍から、バスドライブ回路の最遠点に配置されたドライバＤＶ７７の出力するデータと実質的に同じタイミングでデータを出力することができる（信号線５１を直線状に配置した場合、遠方のドライバＤＲＰ７Ｆの出力信号をレプリカ回路５０の入力部にまで伝達するための信号伝播遅延が生じ、正確な測定ができない）。
【０１６５】
レプリカ回路５０において、データビットＤ＜７＞に対するドライバに対応するレプリカバッファＤＲＰ７Ｎ−ＤＲＰ７Ｆを配置しているのは、信号線５１の負荷をドライブ回路４０のドライバの出力負荷と同一とするためである。また。データビットＤ＜７＞を利用するのは、以下の理由による。すなわち、バスドライブ回路ＤＲＷ０−ＤＲＷ７それぞれにおいて、データ到達の遅延時間が最も大きくなるのはバッファ回路４０から遠いドライバであり、このドライバにおいて、セットアップ時間が各バスドライブ回路ＤＲＷ０−ＤＲＷ７において最悪ケースとなる。最悪ケースに対してセットアップ時間を測定する必要があるためである。
【０１６６】
このＴＩＣ制御回路５６２において、さらに、選択信号ＳＥＬＢに従ってクロック信号ＣＬＫとレプリカ回路５０のレプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号の１つを選択するセレクタ５５と、このセレクタ５５の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりに同期して取込み転送するフリップフロップ６０が設けられる。このフリップフロップ６０の出力信号ＴＱｃａｌがデータに対する位相補正用の信号として外部テスタへ与えられる。
【０１６７】
なお、レプリカ回路５０において、レプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号を用いているのは以下の理由による。
【０１６８】
セットアップ時間は、クロック信号ＣＬＫの立上がりに対して、入力データが確定状態にある時間を示し、ホールド時間は、クロック信号ＣＬＫの立上がりエッジ後のデータの確定状態の保持時間を示す。したがって、セットアップ時間については、信号の遅延の最も大きなドライバＤＶ７７の出力信号が最悪ケースを示す。また、同様、このデータビットＤ＜７＞について、ホールド条件が最悪ケースとなるのは、データビットＤ＜７＞について遅延時間が最も短いドライバＤＶ７である。したがって、ホールド時間についての最悪ケースとなるレプリカバッファＤＲＰ７Ｆの出力信号を用いてクロック信号ＣＬＫとの位相差を外部のテスタで測定する。
【０１６９】
ホールド条件の厳密な意味での最悪ケースは、データバスドライブ回路ＤＲＷ０−ＤＲＷ７において最も遅延の小さなドライバＤＶ０である。したがって、ホールド条件に対するクロック補正のために、データビットＤ＜０＞に対して、このレプリカ回路５０と同様の構成を設け、その最小遅延のレプリカバッファの出力信号を選択してもよい。
【０１７０】
しかしながら、この図５に示すレプリカ回路５０の構成において、ドライブ回路ＤＲＷ０において、ドライバＤＶ０−ＤＶ７に対する信号の遅延時間が、ほぼ無視することができる程度であれば、このレプリカバッファＤＲＰ７Ｎを用いて、最悪ケースのホールド時間に対するクロック補正を正確に行なうことができる。また、データビットＤ＜７＞に対するレプリカ回路５０を設けるだけで、ホールド条件に対するクロック補正およびセットアップ条件に対するクロック補正両者を行なうことができ、回路占有面積を低減することができる。
【０１７１】
なお、選択回路５５に対する選択信号ＳＥＬＢは、図示しないテストモードレジスタに外部のテスタの制御の下に設定されて、クロック信号ＣＬＫ、およびレプリカバッファＤＲＰ７ＮおよびＤＲＰ７Ｆの出力信号が選択される。この選択回路５５においても、その入力部から出力部までの各信号についての遅延はすべて同じである。
【０１７２】
補正用テストクロック信号ＴＣＬＫｃａｌは、先の実施の形態１において用いられた補正用テストクロック信号ＴＣＬＫｃａｌと同じである。
【０１７３】
以上のように、この発明の実施の形態２に従えば、テストデータを転送経路と同じ転送特性を有するレプリカ回路を用い、そのレプリカ回路の出力信号とメモリクロック信号を補正用テストクロック信号に従って取込んで、これらのクロック信号およびテストデータの位相のずれを測定しており、正確に、書込データについても、セットアップ条件、およびホールド条件を正確に測定することができる。
【０１７４】
［実施の形態３］
図６は、この発明の実施の形態３に従うテストインターフェイス回路の要部の構成を概略的に示す図である。図６において、このテストインターフェイス回路においては、選択信号ＳＥＬＣに従って、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫ、クロック信号ＣＬＫ、図５に示すレプリカバッファＤＲＰ７Ｎの出力信号ＤＲＰ＜７Ｎ＞、およびレプリカバッファＤＲＰ７Ｆの出力信号ＤＲＰ＜７Ｆ＞の出力信号の１つを選択する選択回路７０と、選択回路７０の出力信号を補正用テストクロック信号の立上がりエッジに同期して取込み転送するフリップフロップ７２とが設けられる。このフリップフロップ７２の出力信号ＴＱｃａｌが外部のテスタへ与えられる。選択信号ＳＥＬＣは、図示しないテストモードレジスタに、外部のテスタの制御の下に格納される。
【０１７５】
選択回路７０の各信号についての入力部から出力部までの信号伝播遅延は同じである。選択回路７０の出力信号が共通のフリップフロップ７２を介して転送される。従って、これらの信号ＭＬＡＴ、ＴＣＬＫ、ＣＬＫ、ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞のこの経路における信号伝播遅延は全て等しい。選択信号ＳＥＬＣを用いて各信号の補正テストクロック信号ＴＬＣＫｃａｌを基準とする相対的な位相を検出することができる。検出動作は先の実施の形態１および２と同様である。
【０１７６】
この図６に示す構成の場合、選択回路７０およびフリップフロップ７２を用いて、信号およびデータのセットアップ時間、ホールド時間、およびアクセス時間の補正を行なうことができ、回路占有面積を低減することができる。
【０１７７】
［変更例］
図７は、この発明の実施の形態３の変更例のテストインターフェイス回路の要部の構成を概略的に示す図である。この図７に示すテストインターフェイス回路の構成においては、選択信号ＳＥＬＤに従ってラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫおよびクロック信号ＣＬＫの１つを選択する選択回路８０と、選択信号ＳＥＬＥに従ってクロック信号ＣＬＫと、レプリカバッファＤＲＰ７Ｎの出力信号ＤＲＰ＜７Ｎ＞とレプリカバッファＤＲＰ７Ｆの出力信号ＤＲＰ＜７Ｆ＞の１つを選択する選択回路８２が設けられる。これらの選択回路８０および８２は、それぞれ、図１に示す選択回路１０および図５に示す選択回路５５に対応する。
【０１７８】
テストインターフェイス回路において、さらに、選択回路８０の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して取込み転送するフリップフロップ８４と、選択回路８２の出力信号を補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して転送するフリップフロップ８６と、選択信号ＳＥＬＦに従ってフリップフロップ８４および８６の出力信号の一方を選択する選択回路８８が設けられる。選択回路８８から、外部テスタに対する補正用データＴＱｃａｌが出力される。
【０１７９】
選択回路８０および８２の各信号についてその入力部から出力部までの信号伝播遅延は同一であり、また、フリップフロップ８４および８６の動作特性、特に補正用テストクロック信号ＴＣＬＫｃａｌに対する応答特性も同じである。
【０１８０】
この図７に示すテストインターフェイス回路の構成においては、実施の形態１および２の構成がそれぞれ別々に設けられる。したがって、レプリカ回路５０の配置位置に応じて、選択回路８２およびフリップフロップ８６を配置することができ、回路レイアウトの自由度が改善される。
【０１８１】
また、この図７に示す構成において、選択回路８２により、クロック信号ＣＬＫおよびレプリカバッファの出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞の１つを選択することにより、同じ経路を介してクロック信号ＣＬＫ、レプリカバッファ出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞が転送されるため、正確に、これらのクロック信号と書込データとの位相差を検出することができる。しかしながら、フリップフロップ８４および８６の伝送特性の相違を無視することができる程度であれば、この選択回路８２は、選択信号ＳＥＬＥに従ってレプリカバッファＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞の一方を選択する構成とされてもよい。
【０１８２】
以上のように、この発明の実施の形態３に従えば、ラッチタイミング信号ＭＬＡＴ、テストクロック信号ＴＣＬＫ、クロック信号ＣＬＫ、およびレプリカバッファ出力信号ＤＲＰ＜７Ｎ＞およびＤＲＰ＜７Ｆ＞を選択して、補正用テストクロック信号ＴＣＬＫｃａｌの立上がりエッジに同期して取込み転送しており、正確に、この補正用テストクロック信号を基準として、各信号／データの位相差を検出することができ、正確にセットアップ時間、ホールド時間、およびアクセス時間を、信号およびデータについて測定することができる。
【０１８３】
［他の適用例］
上述の説明においては、同一半導体チップ上にロジックと混載されるＤＲＡＭのテストインターフェイス回路について説明している。しかしながら、このメモリとしては、ロジックと混載されるメモリであればよく、ＤＲＡＭに限定されない。たとえば他のクロック同期型のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）または不揮発性メモリであってもよい。すなわち、本発明、内蔵クロック同期型メモリに対するテストインターフェイス回路に対して適用することができる。
【０１８４】
また、テストインターフェイス回路５１２においては、信号／データの入力部および出力部にフリップフロップが配置されており、クロック信号の立上りで外部信号／データを取込みかつクロック信号の立ち上がりで信号／データを転送している。しかしながら、入力部と出力部とに相補的に動作するラッチ回路を配置し、外部信号／データをクロック信号の立上りに同期して取込み、クロック信号の立下りに同期して信号／データを転送してもよい。ＤＲＡＭコアは、この構成において、クロック信号の立上りに同期して信号／データを取込む。
【０１８５】
【発明の効果】
以上のように、この発明に従えば、内蔵クロック同期型メモリのテストインターフェイス回路において、内部信号／データと内部クロック信号との位相のずれを測定することができるようにしており、正確に内蔵メモリの信号パラメータを測定することができ、製品歩留りを改善することができる。
【０１８６】
すなわち、メモリへの信号転送タイミングを決定するテストクロック信号とメモリの信号取込みタイミングを決定するメモリクロック信号との補正テストクロック信号に対する相対的な位相を検出するように構成することにより、この補正用テストクロック信号を基準としてテストクロック信号とメモリクロック信号との実際の位相差を検出することができ、信号タイミングの測定値を高精度で補正することができ、セットアップ時間などのタイミング条件を高精度で測定することができる。
【０１８７】
また、メモリから転送された信号を取込むタイミングを与えるラッチタイミング信号に対して、補正用テストクロック信号に対する相対的な位相を検出するように構成することにより、メモリから読出されたデータに対するアクセス時間の補正値を高精度で検出することができ、正確にアクセス時間を測定することができる。
【０１８８】
また、このラッチタイミング信号、メモリクロック信号およびテストクロック信号を選択する選択回路の各信号についての入力から出力までの遅延時間をすべて同じとすることにより、高精度で実際の各信号間の位相差を検出することができる。
【０１８９】
また、テストデータ転送回路とタイミング転送回路とに対し共通に、補正テストクロック信号に同期して与えられた信号を取込み転送するラッチ回路を配置することにより、同一経路を介して補正用テストクロック信号に従って選択された信号を転送することができ、正確に相対的な位相を検出することができる。
【０１９０】
また、テストデータ転送回路とタイミング転送回路とに対し別々に、補正テストクロック信号に同期して与えられた信号を取込み転送するラッチ回路を配置することにより、各信号の伝播経路に応じてラッチ回路を最適配置することができる。
【０１９１】
また、メモリに対するデータ転送回路と同一転送特性を有するレプリカ回路を設け、このレプリカ回路の出力信号を補正用テストクロック信号に同期して取込み転送することにより、データバスの負荷が大きく、他の信号と伝送特性が異なる場合においても、正確に、書込データに対するセットアップ時間およびホールド時間に対する補正値を検出することができる。
【０１９２】
また、レプリカ回路において、所定のテストデータビットについての最小遅延および最大遅延のバスドライバそれぞれに対応するレプリカドライバを配置し、このレプリカドライバの出力信号について、補正用テストクロック信号に対する相対的位相を検出することにより、書込データに対するホールド時間およびセットアップ時間に対する補正値を高精度で検出することができる。
【０１９３】
また、レプリカ回路において、バス信号線に接続されるバスドライバと同数のレプリカドライバレプリカ信号線に接続し、レプリカ信号線の負荷をバス信号線と同一とすることができ、また、このレプリカ信号線を折返し構造とすることにより、セットアップ時間測定のための最大遅延のレプリカバッファの出力信号をレプリカ回路入力部から出力することができ、直線構造のレプリカバス信号線の構成に比べて、この信号伝搬遅延を、正確に、メモリへの書込データを転送するバスドライバと同じとすることができ、正確にメモリクロック信号と書込データとの位相差を検出することができる。
【０１９４】
また、メモリ転送回路のバスドライバを複数のグループに分割し、レプリカ回路において、各グループの同一ビットのバスドライバに対応してレプリカドライバを配置することにより、正確に、セットアップ／ホールド時間に対する最悪ケースを用いて、補正値を検出することができる。
【０１９５】
また、メモリコアから転送された信号／データを取込むタイミングを与えるラッチタイミング信号とメモリクロック信号をそれぞれ補正用テストクロック信号にしたがって転送することにより、メモリクロック信号とラッチタイミング信号との位相差を検出することができ、正確に測定アクセス時間を補正して、正確なアクセス時間を検出することができる。
【０１９６】
また、メモリクロック信号とラッチタイミング信号の一方を選択回路に従って選択し、この選択回路の出力信号を補正用テストクロック信号に従って転送することにより、正確に補正用テストクロック信号に対する各信号の相対的な位相を検出することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うテストインターフェイス回路の構成を概略的に示す図である。
【図２】 図１に示すテストインターフェイス回路の動作を示すタイミング図である。
【図３】 この発明の実施の形態１におけるセットアップ時間、ホールド時間およびアクセス時間の補正動作を示す図である。
【図４】 図１における選択回路の構成を概略的に示す図である。
【図５】 この発明の実施の形態２に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図６】 この発明の実施の形態３に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図７】 この発明の実施の形態３に従うテストインターフェイス回路の他の構成を概略的に示す図である。
【図８】 従来のシステムＬＳＩの構成を概略的に示す図である。
【図９】 図８に示すシステムＬＳＩのＤＲＡＭコアに対する信号を一覧にして示す図である。
【図１０】 図８に示すテストインターフェイス回路へ与えられる信号を一覧にして示す図である。
【図１１】 テストインターフェイス回路へ与えられる信号とＤＲＡＭコアへ与えられる信号の対応関係を一覧にして示す図である。
【図１２】 図８に示すＤＲＡＭコアおよびテストインターフェイス回路の構成をより具体的に示す図である。
【図１３】 図１２に示すＴＩＣデータパスのデータ書込部の構成を概略的に示す図である。
【図１４】 図１２に示すＴＩＣデータパスのデータ読出部の構成を概略的に示す図である。
【図１５】 図１４に示すＲＩＣ制御回路の構成を概略的に示す図である。
【図１６】 図１２から図１５に示すテストインターフェイス回路およびＤＲＡＭコアの動作を示すタイミング図である。
【図１７】 従来のテストインターフェイス回路の信号タイミングパラメータを測定する部分の構成を概略的に示す図である。
【図１８】 従来のテストインターフェイス回路におけるセットアップ／ホールド時間およびアクセス時間の測定動作を示すタイミング図である。
【図１９】 従来のシステムＬＳＩのテスト環境を概略的に示す図である。
【図２０】 従来のテスト環境の問題点を説明するための図である。
【符号の説明】
１ テストインターフェイス回路、７００，７０４，７０８，７２０，７２５フリップフロップ回路、７１０，２０ フリップフロップ、１０ 選択回路、５０ レプリカ回路、５５ 選択回路、６０ フリップフロップ、４０ バスドライブバッファ、４２ バッファ、ＤＲＷ０−ＤＲＷ７ バスドライブ回路、ＤＶ０−ＤＶ７、ＤＶ１０−ＤＶ１７、ＤＶ７７ ドライバ、ＤＲＰ７Ｎ，ＤＲＰ１７，ＤＲＰ２７，ＤＲＰ３７，ＤＲＰ４７，ＤＲＰ５７，ＤＲＰ６７，ＤＲＰ７Ｆ レプリカバッファ、７０，８０，８２，８８ 選択回路、７２，８４，８６ フリップフロップ。
Claims (6)
- メモリクロック信号に同期して動作するメモリコア、
テストクロック信号に同期して、前記メモリコアへ信号／データを転送するメモリ転送回路、
少なくとも前記メモリクロック信号およびテストクロック信号を受け、少なくとも前記メモリクロック信号およびテストクロック信号のいずれかを選択するタイミング選択回路、および
前記タイミング選択回路の出力信号を補正用テストクロック信号に同期して取込み、外部へ転送するタイミング転送回路を備える、半導体回路装置。 - ラッチタイミング信号に同期して、前記メモリコアから転送された信号／データを取込み外部へ転送するラッチ転送回路をさらに備え、
前記タイミング選択回路は、前記メモリクロック信号、前記テストクロック信号および前記ラッチタイミング信号のいずれかを選択指示信号に応答して選択する、請求項１記載の半導体回路装置。 - 前記タイミング選択回路の入力から前記タイミング転送回路の出力までの前記メモリクロック信号、前記テストクロック信号および前記ラッチタイミング信号の遅延時間は実質的に同じである、請求項２記載の半導体回路装置。
- 前記メモリ転送回路は、前記メモリコアに対してデータを転送するデータ転送回路を含み、
前記半導体回路装置は、さらに、
前記データ転送回路と同じ特性を有するレプリカ回路、
前記メモリクロック信号と前記レプリカ回路の出力信号の一方を選択するテストデータ選択回路、および
前記補正用クロック信号に同期して前記テストデータ選択回路の出力信号を取込み転送するテストデータ転送回路を備える、請求項１記載の半導体回路装置。 - 前記テストデータ転送回路と前記タイミング転送回路は、前記補正用クロック信号に同期して与えられた信号を取込み転送するラッチ回路を共有する、請求項４記載の半導体回路装置。
- 前記タイミング転送回路と前記テストデータ転送回路とは、それぞれ別々に配置されて前記補正用クロック信号に同期して動作するラッチ回路を備える、請求項４記載の半導体回路装置。
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