KR20070068763A - 반도체 메모리 장치 및 그 테스트 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 방법 Download PDF

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Abstract

정확한 어드레스의 셋업/홀드 시간을 측정할 수 있는 반도체 메모리 장치 및 테스트 방법을 개시한다. 반도체 메모리 장치는 복수의 어드레스 입력핀들과 상기 입력핀들을 통해 전달되는 어드레스들 각각의 상위 어드레스 비트 신호들과 하위 어드레스 비트 신호들을 교환하는 어드레스 교환수단, 그리고 상기 반도체 메모리 장치의 테스트 모드에서 상기 어드레스 교환수단을 인에이블시키는 제어수단을 포함한다. 따라서, 메모리 장치의 셀 어레이 내의 일부 셀들 만이 정상 동작을 하는 경우에도 정확한 어드레스의 셋업/홀드 시간을 측정할 수 있으며, 입/출력 장치의 디자인 특성을 신속하고 효율적으로 테스트할 수 있다.

Description

반도체 메모리 장치 및 그 테스트 방법{Semiconductor Memory Device and Test Method thereof}
도 1은 일반적인 반도체 메모리 장치의 셋업/홀드 시간을 나타내는 타이밍 도;
도 2는 일반적인 반도체 메모리 장치의 구조를 나타내는 블록도;
도 3는 본 발명에 따라 반도체 메모리 장치를 나타내는 블록도; 그리고
도 4는 본 발명에 따른 반도체 메모리 장치의 일부 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100: 메모리 셀 어레이 20, 22, 200; 디코더
41, 42, 410, 420: 어드레스 버퍼 301~306: 선택수단
700:제어수단
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 외부 클락 신호에 동기되어 동작하는 동기형 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory, 이하 SDRAM)에 관한 것이다.
SDRAM 장치는 외부에서 인가되는 외부 클록 신호를 기준으로 하여 읽기 및 쓰기 동작을 한다. SDRAM 장치의 파라미터들 중 셋업/홀드 시간은 매우 중요한 파라미터이다. 도 1 은 이러한 셋업/홀드 시간을 나타내는 타이밍 도이다. 도 1 을 참조하면, 셋업 시간(tDS)은 외부 클록 신호(CLK)를 기준으로 일정시간 전에 어드레스, 커맨드, 또는 데이터 등이 입력되어야 하는 시간이고, 홀드 시간(tDH)는 상기 신호들(DATA)이 외부 클록 신호를 기준으로 일정하게 유지되어야 하는 시간을 말한다. 예를 들면, 셋업 시간(tDS)과 홀드 시간(tDH)이 각각 2ns와 1ns라면, 외부 클록 신호를 기준으로 2ns 이전에 신호를 인가하고, 인가된 신호는 외부 클록 신호를 기준으로 1ns 이상 유지되어야 한다.
일반적으로 어드레스의 경우에 있어서, 어드레스 신호(A0)에 대해서 셋업/홀드 시간을 보장하기 위해서는 먼저, A0의 "H" 및 "L"의 경우에 데이터 패턴을 다르게 설정해주어야 하고, 어드레스 신호(A1)의 "H" 및 "L"의 경우에 데이터 패턴을 다르게 설정해주어야 한다.
실제 메모리 장치의 제조 공정에서 메모리 셀 어레이의 일부 영역에 결함 셀들이 발생할 수 있다. 이러한 결함 셀들을 포함하는 메모리 장치의 커맨드 또는 데이터의 셋업/홀드 시간을 측정하는 경우에는 일부 메모리 셀만이 정상동작을 하여도 비교적 정확한 테스트가 가능하다. 그러나, 어드레스의 셋업/홀드 시간을 측정하는 때에는 어드레스들이 지정하는 각각의 메모리 셀이 정상동작을 하여야 어드레스의 셋업/홀드 시간 테스트가 가능하므로, 모든 메모리 셀이 정상동작을 하는 경 우에만 정확한 테스트가 가능하다.
한편, 상기와 같이 결함 셀들을 포함하는 메모리 장치 내의 입/출력 장치의 특성을 테스트할 경우에는 정상 셀들의 동작과는 무관하게 입/출력 장치의 특성만 고려하여 테스트를 진행할 필요가 있다. 따라서, 결함 셀들을 포함하는 메모리 장치에서 어드레스 셋업/홀드 시간의 측정을 효율적으로 할 수 있는 장치가 필요하다.
본 발명의 목적은 결함 셀들을 포함하는 메모리 장치에서 효율적으로 입/출력 장치의 특성을 테스트할 수 있는 메모리 장치 및 방법을 제공하는 것이다.
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는 복수의 어드레스 입력핀들과; 상기 입력핀들을 통해 전달되는 어드레스들 각각의 상위 어드레스 비트 신호들과 하위 어드레스 비트 신호들을 교환하는 어드레스 교환수단; 그리고 상기 반도체 메모리 장치의 테스트 모드에서 상기 어드레스 교환수단을 인에이블시키는 제어수단을 포함한다.
본 발명의 일 실시예에 있어서, 상기 어드레스 교환수단은 상기 제어수단으로부터의 인에이블 신호에 응답하여 상기 상위 어드레스 비트 신호들 또는 상기 하위 어드레스 비트 신호들을 선택적으로 출력하는 복수의 멀티플렉서들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상위 어드레스 비트 신호들은 상기 셀 어레이의 정상 셀 블록을 지정한다.
본 발명의 일 실시예에 있어서, 상기 하위 어드레스 비트 신호들은 상기 셀 어레이의 정상 셀 블록내의 각각의 메모리 셀을 지정한다.
본 발명의 일 실시예에 있어서, 상기 제어 수단은 모드 레지스터 세트이다.
본 발명의 일 실시예에 있어서, 상기 복수의 어드레스 입력핀들과 상기 어드레스 교환수단 사이에 연결되는 어드레스 버퍼를 더 포함한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 반도체 메모리 장치의 테스트 방법은 상기 셀 어레이의 정상 셀 블록을 지정하는 어드레스들을 입력받는 단계와; 상기 어드레스들의 셋업/홀드 시간을 측정하는 단계와; 상기 어드레스들의 상위 어드레스 비트 신호와 하위 어드레스 비트 신호를 교환하는 단계; 그리고 상기 교환된 어드레스들의 셋업/홀드 시간을 측정하는 단계를 포함한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 일반적인 반도체 메모리 장치의 구조를 타나내는 블록도이다. 도 2 을 참조하면, 다이내믹 랜덤 억세스 메모리(DRAM), 구체적으로는 동기형 다이나믹 랜덤 억세스 메모리 장치(Synchronous Dynamic Random Access Memory Device, 이하 "SDRAM 장치"라 함)는 워드라인들과 비트라인들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이(10)를 포함한다. 메모리 셀 어레이(10)에 포함된 워드라인들은 외부에서 제공되는 행 어드레스에 따라 행 어드레스 버퍼(41) 및, 행 디코더 회로(20)에 의해서 선택된다. 메모리 셀 어레이(10)에 배열된 비트라인들은 외부로부터 입력되는 열 어드레스에 따라 열 어드레스 버퍼(42) 및 열 디코더(22)에 의해 선택된다. 출력 버퍼 회로(60) 및 입/출력 패드(70)는 읽기 동작이 수행될 때 메모리 셀 어레이(10)로부터 읽혀진 데이터를 외부로 전달하며, 데이터 입력 레지스터(50)는 쓰기 동작이 수행될 때 메모리 셀 어레이(10)에 저장될 데이터를 래치한다. 또한, SDRAM 장치는 외부로부터 입력되는 다양한 신호들(CLK, CKE, CSB, RASB, CASB, WEB, DQM)에 응답하여 동작하는 타이밍 레지스터(도시되지 않음)을 더 포함하며, 이에 대한 동작은 이 분야에서 통상적인 지식을 가진 당업자에게 잘 알려져 있으므로, 자세한 설명은 생략한다.
도 3는 본 발명의 바람직한 일 실시예에 따라 반도체 메모리 장치를 나타내는 블록도이다. 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 도 2의 반도체 메모리 장치와 같이 어드레스 버퍼들(400, 420), 디코더들(200, 220), 셀 어레이(100), 입력 레지스터(500), 출력버퍼(600), 그리고 입/출력 패드(650)를 포함한다. 또한, 본 발명에 따른 반도체 메모리 장치는 어드레스 교환수단(300)과 제어수단(700)을 더 포함한다.
어드레스 교환수단(300)은 제어수단(700)으로부터 인에이블 신호(EN)에 응답하여 동작하며, 어드레스 버퍼(400)와 디코더(200) 사이에 연결된다. 제어수단(300)은 이 분야에서 잘 알려진 모드 레지스터 세트(MRS: Mode Register Set)로서, 내부 신호의 셋업/홀드 시간을 측정하기 위한 테스트 동작모드에서, 셀 어레이(100)의 정상 셀 블록(101)만을 이용하여 어드레스의 셋업/홀드 시간을 측정하기 위해 어드레스 교환수단(300)을 인에이블 시키는 신호(EN)를 발생한다.
도 3에 도시된 셀 어레이(100)와 같이 일부에 결함 셀들(103)이 존재하는 경우에도 데이터나 커맨드의 셋업/홀드 시간을 측정하는 데에는 큰 무리가 없다. 왜냐하면 일부 셀만이 정상 동작하여도 비교적 정확한 데이터를 얻을 수 있기 때문이다. 그러나, 어드레스의 셋업/홀드 시간을 측정하려면, 각각의 어드레스가 지정하는 메모리 셀 어레의 셀들 전부가 정상동작을 하여야만 정확한 데이터를 얻을 수 있으므로 결함 셀들이 있는 경우에는 문제가 된다.
따라서, 본 발명은 상기한 문제를 해결할 수 있는 반도체 메모리 장치 및 테스트 방법을 제공한다.
도 4는 본 발명에 따른 메모리 장치 일부의 블록도이다. 설명의 편의를 위해, 도 4에서는 네 개의 어드레스 입력 핀들로 4 비트의 어드레스를 입력받는 경우, 즉 4 비트의 어드레스들이 셀 어레이의 16 개의 메모리 셀들을 지정하는 경우를 예시하였다. 상기 셀 어레이(100)는 정상 셀 블록(101)과 결함 셀 블록(103)을 포함한다. 또한, 본 명세서에서는 메모리 장치가 '쓰기' 동작을 수행하는 경우 및 행 어드레스를 입력받는 경우에 한정하여 설명한다. 그러나, 본 발명이 '읽기' 동작을 수행하는 경우 및 열 어드레스를 입력받는 경우에 적용될 수 있음은 당업자에게 자명하다.
도 4를 참조하면, 본 발명에 따른 메모리 장치는 네 개의 어드레스 핀들(651~654)의 각각에 연결되어 상위 어드레스 비트 신호들(A0, A1)과 하위 어드레스 비트 신호들(A2, A3)을 각각 입력받는 행 어드레스 버퍼(400)를 포함한다.어드레스 교환수단(300)은 행 어드레스 버퍼(400)로부터 상위 어드레스 비트 신호들(A0, A1)과 하위 어드레스 비트 신호들(A2, A3)을 각각 입력받아 소정시간 래치하는 플립플롭(310)과 상기 플립플롭의 출력단과 연결되는 멀티플렉서들(301~304)를 포함한다. 플립플롭(310)으로부터 출력되는 상/하위 어드레스 비트 신호들(A0~A3)은 각각 대응하는 멀티플렉서들(301~304)의 입력단에 연결된다. 구체적으로, 상위 어드레스 비트 신호(A0)는 멀티플렉서(301) 및 멀티플렉서(303)의 입력단에 각각 전달되고, 상위 어드레스 비트 신호(A1)는 멀티플렉서(302) 및 멀티플렉서(304)의 입력단에 각각 전달된다. 또한, 하위 어드레스 비트 신호(A2)는 멀티플렉서(303) 및 멀티플렉서(301)의 입력단으로 전달되고, 하위 어드레스 비트 신호(A3)는 멀티플렉서(304) 및 멀티플렉서(302)의 입력단으로 전달된다. 따라서, 멀티플렉서(301)는 상위 어드레스 비트 신호(A0) 또는 하위 어드레스 비트 신호(A2)를 선택적으로 출력하고, 멀티플렉서(302)는 상위 어드레스 비트 신호(A1) 또는 하위 어드레스 비트 신호(A3)를 선택적으로 출력한다. 그리고, 멀티플렉서(303)는 하위 어드레스 비트 신호(A2) 또는 상위 어드레스 비트 신호(A0)를 선택적으로 출력하고, 멀티플렉서(304)는 하위 어드레스 비트 신호(A3) 또는 상위 어드레스 비트 신호(A1)를 선택적으로 출력한다.
테스트 동작 모드에서, 제어수단(700)은 초기에 로우 레벨의 인에이블 신호(EN)를 발생하도록 설정되고, 어드레스 교환수단(300)의 멀티플렉서들(301~304)은 각각 어드레스 비트 신호들(A0~A3)을 디코더로 출력한다. 예를 들어, 정상 셀 블록(101)의 네 개의 셀들의 어드레스들이 "1100, 1101, 1110, 1111" 이라면, 상위 어 드레스 비트 신호들(A0, A1)은 정상 셀 블록(101)을 지정하고(A0=1, A1=1) 하위 어드레스 비트 신호들(A2, A3)은 정상 셀 블록(101) 내의 각각의 셀들을 지정한다. 따라서, 하위 어드레스 비트들(A2, A3)의 값을 바꾸면서 상기 블록 내의 네 개의 셀들을 각각 선택하여 셋업/홀드 시간을 측정한다.
하위 어드레스 비트들(A2, A3)에 대한 셋업/홀드 시간이 측정이 완료되면, 제어수단(700)은 하이 레벨의 인에이블 신호(EN)를 발생하고, 멀티플렉서들(301~304)은 하이 레벨의 인에이블 신호(EN)에 응답하여 상위 어드레스 비트 신호들(A0, A1)과 하위 어드레스 비트 신호들(A2, A3)을 교환하여 출력한다. 즉, 멀티플렉스(301)와 멀티플렉스(302)는 각각 하위 어드레스 비트 신호들(A2, A3)을 출력하고, 멀티플렉스(303)와 멀티플렉스(304)는 상위 어드레스 비트 신호들(A0, A1)을 각각 출력한다. 즉, 하위 어드레스 비트 신호들을 입력받는 핀들(653, 654)로 입력되는 신호들과 상위 어드레스 비트 신호들을 입력받는 핀들(651, 652)로 입력되는 신호들이 서로 교차되어 디코더로 입력된다. 따라서, 하위 어드레스 비트들(A2, A3)이 정상 셀 블록(101)을 지정하며, 상위 어드레스 비트들(A0, A1)의 값을 바꾸어가면서 상기 블록(101) 내의 네 개의 셀을 선택하여 셋업/홀드 시간을 측정한다.
결과적으로, 메모리 장치의 셀 어레이 내의 일부 셀들 만이 정상 동작을 하는 경우에도 정확한 어드레스의 셋업/홀드 시간을 측정할 수 있어, 효율적이고 신속하게 테스트를 할 수 있다.
본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 상술된 실시예로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 과장될 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명에 따르면, 메모리 장치의 셀 어레이 내의 일부 셀들 만이 정상 동작을 하는 경우에도 정확한 어드레스의 셋업/홀드 시간을 측정할 수 있다.
또한, 본 발명에 따르면 입/출력 장치의 디자인 특성을 신속하고 효율적으로 테스트할 수 있다.

Claims (7)

  1. 셀 어레이를 포함하는 반도체 메모리 장치에 있어서:
    복수의 어드레스 입력핀들과;
    상기 입력핀들을 통해 전달되는 어드레스들 각각의 상위 어드레스 비트 신호들과 하위 어드레스 비트 신호들을 교환하는 어드레스 교환수단; 그리고
    상기 반도체 메모리 장치의 테스트 모드에서 상기 어드레스 교환수단을 인에이블시키는 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 교환수단은
    상기 제어수단으로부터의 인에이블 신호에 응답하여 상기 상위 어드레스 비트 신호들 또는 상기 하위 어드레스 비트 신호들을 선택적으로 출력하는 복수의 멀티플렉서들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 상위 어드레스 비트 신호들은 상기 셀 어레이의 정상 셀 블록을 지정하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 하위 어드레스 비트 신호들은 상기 셀 어레이의 정상 셀 블록내의 각각의 메모리 셀을 지정하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 수단은 모드 레지스터 세트인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 어드레스 입력핀들과 상기 어드레스 교환수단 사이에 연결되는 어드레스 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 셀 어레이를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서,
    상기 셀 어레이의 정상 셀 블록을 지정하는 어드레스들을 입력받는 단계와;
    상기 어드레스들의 셋업/홀드 시간을 측정하는 단계와;
    상기 어드레스들의 상위 어드레스 비트 신호와 하위 어드레스 비트 신호를 교환하는 단계; 그리고
    상기 교환된 어드레스들의 셋업/홀드 시간을 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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