JP5060794B2 - 半導体記憶装置 - Google Patents

Description

本発明は、マトリックス状に配置された複数のメモリセルを有する集積規模の大きな半導体集積回路である半導体記憶装置に関するものである。

従来、同期式ＳＲＡＭは、外部クロックにより、動作を制御している。しかし、メモリセルからの微少な振幅を増幅するためにセンスアンプを用いている。
このセンスアンプは、電流を多く消費することが知られている。
低消費電流を実現するため、タイミングの生成方法、センスアンプや、ライト時のＤＣ電流を低減する方法等により動作終了を検出、あるいは十分動作可能な時間を内部で発生し、動作終了信号を生成し、内部動作を停止している技術が知られている（例えば、特許文献１参照）。
特許文献１には、タイミングの生成方法が、特許文献２には、テスト回路を内蔵し、その不良情報からコントローラを通して該当メモリに不良アドレス情報をラッチさせて、救済を行う技術が開示されている。
現在、プロセスが微細化し同一チップ上にＣＰＵやその他の機能ブロック、メモリを多数搭載するＳＯＣチップが製造されている。多数のメモリを外部からテストすることは難しいため、特許文献２に開示されるようにテスト回路を内蔵した、自己内蔵試験（ＢＩＳＴ）により、テストが行われている。

図６は従来の１ポートＳＲＡＭを示すブロック図である。図６の半導体記憶装置は、ポルタ（ＰＯＲＴＡ）−アドレスバッファ１、第１デコーダ２、第２行デコーダ３、制御回路４、メモリアレイ５、読み出し／書き込み回路６、入出力回路７、タイミング回路（ダミーメモリアレイ）８、ダミー読み出し回路（センスアンプ）９を含んでいる。
従来、同期式ＳＲＡＭは同期信号（ＣＫ）に“Ｈ”（“Ｌ”）が入力されると、指定アドレスにアクセスを行い、読み出し、書き込み動作を行う。同期信号に“Ｌ”（“Ｈ”）が入力されると、次のアクセスの準備のために、ビットラインを所定の電圧まで昇圧（プリチャージ）を行う。また、近年、サイクルタイムの高速化に伴い、読み出し動作終了を内部で検出し、内部生成同期信号（ＣＫ）にて外部同期信号（ＣＫ）が変化する前にプリチャージ動作を行っている。
現在、プロセスが微細化し、同一チップ上にＣＰＵやその他の機能ブロック、メモリを多数搭載するＳＯＣチップ（システム・オン・チップ）が製造されている。そのため、多数のメモリを外部からテストすることは難しいため、上述したように自己内蔵試験（ＢＩＳＴ）により、テストが行われている。
特開２００５−１２９１６５号公報 特開平１１−２３８４００号公報

しかしながら、この場合、メモリ単独でのＢＩＳＴ試験では、実際に使用されている条件とは異なり、配線間のノイズや電源電圧降下などが正しく反映されない。これにより、メモリのビットセルの製造バラツキなどにより、動作終了信号のマージンが無くなり、ＢＩＳＴ試験では合格（パス）するが実動作で不具合となることがある。
そこで、本発明の目的は、上述した実情を考慮して、実動作を考慮し、ＢＩＳＴなどのテストにおいて良品とされたチップを実使用においても安定的に動作させる半導体記憶装置を提供することにある。

上記の課題を解決するために、請求項１に記載の発明は、マトリックス状に配置された複数のメモリセルを任意のアドレス情報と外部同期クロックにより読み出し動作及び書き込み動作を行う読み出し／書き込み回路と、前記読み出し／書き込み回路の読み出し及び書き込み動作終了を検出し、第１の終了信号を生成する第１の終了信号生成回路と、第２の終了信号を生成する第２の終了信号生成回路と、前記第１の終了信号または前記第２の終了信号を選択する選択手段と、前記メモリセルをテストする自己内蔵試験回路とを備え、前記自己内蔵試験回路へ入力される自己内蔵試験信号が、前記動作終了信号の選択信号に割り当てられ、自己内蔵試験時は前記自己内蔵試験信号がイネーブルとなり、通常時は前記自己内蔵試験信号がディスエーブルとなることを特徴とする。
また請求項２に記載の発明は、前記第２の終了信号生成回路は前記第１の終了信号を遅延させる遅延回路である請求項１記載の半導体記憶装置を特徴とする。
また請求項３に記載の発明は、前記第２の終了信号生成回路は前記読み出し／書き込み回路の読み出し及び書き込み動作終了を検出して第２の終了信号を生成する請求項１記載の半導体記憶装置を特徴とする。

また請求項４に記載の発明は、前記選択手段は、入力される選択信号に基づいて、テスト時に第１の終了信号を選択し、通常時に第２の終了信号を選択する請求項１記載の半導体記憶装置を特徴とする。
また請求項５に記載の発明は、前記選択信号はワイヤボンディングにより設定される請求項４記載の半導体記憶装置を特徴とする。
また請求項６に記載の発明は、自己内蔵試験時には、前記第１の終了信号を選択する請求項１記載の半導体記憶装置を特徴とする。

本発明によれば、同期式メモリにおいて、内部タイミングを変更可能にすることにより動作マージンを拡大することも、終了動作を早くすることによる消費電流削減も選択できる。さらに、マルチポートメモリにおいても、複数クロックによる動作緩衝があった場合でも安定的に動作させ得る。

以下、図面に基づき、本発明の実施形態を詳細に説明する。図１は本発明の半導体記憶装置の第１の実施形態を示すブロック図である。図１の半導体記憶装置は、ポルタ（ＰＯＲＴＡ）−アドレスバッファ１、第１デコーダ２、第２行デコーダ３、制御回路４、メモリアレイ５、読み出し／書き込み回路６、入出力回路７、タイミング回路８、ダミー読み出し回路９、遅延回路１０、動作終了選択回路１１を含んでいる。
外部同期信号（ＣＫ）により、内部信号がイネーブルとなり、制御回路４は指定されたアドレスへのアクセスを開始する。同時に、内部のタイミングを制御するため、ダミーメモリアレイ（タイミング回路）８へのアクセスを開始する。タイミング制御用ダミーメモリは、ビットセル内のデータが固定されたビットセルであり、このデータを読み出す動作を行う。
ダミーセンスアンプ（ダミー読み出し回路）９により、このダミービットのデータを読み出すことによって動作終了信号を生成する。ダミーメモリアレイ８は、通常、本番メモリアレイと同様のメモリ構成を有し、本番メモリと同様の動作を行う。タイミングのマージンを確保するため、通常、センスアンプ９の感度を落としたり、センスアンプ９の出力に遅延回路１０を付加したりして、動作終了信号としている。

書き込み動作と読み出し動作では、通常、読み出し動作のほうが遅いため、タイミング制御は読み出し動作を擬似的に発生させて、動作終了信号としている。また、ダミーメモリセルを使用せず、単純な遅延素子を用いて、本番メモリが十分読み出す時間分遅延させ、終了信号とする方法もある。
本発明では、この終了信号を、さらに、遅延回路（遅延素子）１０を付加することによりタイミングの異なる終了信号を生成している。この複数の信号を動作終了信号選択回路（セレクタ）１１により選択し、実際に使用する動作終了信号として回路動作を行う。セレクタ１１の選択信号により、自由に所望の動作終了信号を使用した動作が行える。

図２は本発明の半導体記憶装置の第２の実施形態を示すブロック図である。
この第２の実施形態では、第１、第２のタイミング回路（ダミーメモリアレイ）８、８ａ、及び第１、第２のダミー読み出し回路（ダミーセンスアンプ）９及び９ａを含んでいる。
このようにタイミング回路を複数持つことにより、動作終了信号のタイミングを回路特性に依存させたタイミングにて動作終了信号を生成し、動作終了信号選択回路（セレクタ）１１によるタイミング選択を可能としている。従って、複数の内部タイミングを時系列に制御することが可能となる。
第１及び第２のタイミング回路８、８ａ内のダミーメモリ数や、第１及び第２のダミーセンスアンプ９、９ａの性能を変更し、動作終了信号のタイミングを変更する。

図３は本発明のメモリテストに使用するメモリを示す概略図である。メモリテストにおいて、実チップ動作中のあらゆる動作でのメモリテストをすることは困難である。よって、メモリの単独テスト、及び簡単なメモリへのアクセステストを行っている。
しかし、タイミング回路による動作終了信号に本番メモリアレイへのアクセスに対して十分なマージンを持っていても、製造上のバラツキにより、マージンがなくなっているものもある。この場合、通常、メモリテストでは正常動作を行うが、実動作で不具合を起こすことがある。
メモリテストにおいて、動作終了信号が早い信号を選択し、通常動作においては、動作終了信号が遅いものを選択するようにする。これにより、通常テストで正常動作する範囲での製造上のバラツキに対して実動作ではさらにマージンを持つことにより、不具合動作を防ぐことができる。このように、テスト時と実動作時での内部タイミング変更が可能となり、実動作時のタイミングマージンを持つことが可能となる。

図４は動作終了信号の選択信号をＩ／Ｏセルまで引き出す実施形態を示す概略図である。図４において、動作終了信号の選択信号ＴＳをＩ／Ｏセル１２まで引き出している。図４中、符号１３はＣＰＵ、１４はＡＤＣ（Ａ／Ｄ変換器）を示している。
動作終了信号の選択を、ワイヤボンディング（パッケージ化する）にて、設定を行う。これにより、ウエハ状態でのテスト時には、テスタにより動作終了信号を自由に選択し、最終チップになった場合、ワイヤボンディングにより製造工程にて設定を行う。
これにより、実際のチップ使用者は、通常のチップと同様に扱うことが可能となる。タイミング信号を制御することなく、製造過程にて設定が行え、ウエハテストでの結果を反映することができる。

図５は自己内蔵試験（ＢＩＳＴ）で行うメモリのテストを示す概略図である。本発明の実施形態におけるメモリのテストは、自己内蔵試験（ＢＩＳＴ）を行う。この場合、実際の使用条件と、ＢＩＳＴでのテストでは大きく異なる。
このため、ＢＩＳＴでのテスト信号を動作終了信号の選択信号ＴＳに割り当てることにより、ＢＩＳＴテスト時の動作終了信号のタイミングを制御することが可能となる。
通常動作においては、ＢＩＳＴ信号がディスエーブルであるため、動作終了信号も異なるタイミングでの制御が可能となる。実動作と異なるＢＩＳＴにおいて、厳しくテストが行え、実動作でのマージン確保が行える。
本実施形態では、１ポートＳＲＡＭを例に示しているが、マルチポートＳＲＡＭやＲＯＭなどにも同様に実施できるのは明らかである。マルチポートメモリにおいて、各制御信号の影響を考慮したタイミングに設定すればテスト時の各制御信号のタイミングを考慮せず行える。

本発明の半導体記憶装置の第１の実施形態を示すブロック図である。 本発明の半導体記憶装置の第２の実施形態を示すブロック図である。 本発明のメモリテストに使用するメモリを示す概略図である。 動作終了信号の選択信号をＩ／Ｏセルまで引き出す実施形態を示す概略図である。 自己内蔵試験（ＢＩＳＴ）で行うメモリのテストを示す概略図である。 従来の１ポートＳＲＡＭを示すブロック図である。

符号の説明

４ 制御回路、５ メモリアレイ、６ 読み出し／書き込み回路、８ タイミング回路（ダミーメモリアレイ）、８ａ タイミング回路（ダミーメモリアレイ）、９ ダミー読み出し回路（センスアンプ）、９ａ ダミー読み出し回路（センスアンプ、第２の終了信号生成回路）、１０ 遅延回路（第２の終了信号生成回路）、１１ 動作終了信号選択回路、１２ Ｉ／Ｏセル、ＣＫ 同期クロック、ＴＳ 選択信号

Claims (6)

1. マトリックス状に配置された複数のメモリセルを任意のアドレス情報と外部同期クロックにより読み出し動作、及び書き込み動作を行う読み出し／書き込み回路と、前記読み出し／書き込み回路の読み出し及び書き込み動作終了を検出し、第１の終了信号を生成する第１の終了信号生成回路と、第２の終了信号を生成する第２の終了信号生成回路と、前記第１の終了信号または前記第２の終了信号を選択する選択手段と、
   前記メモリセルをテストする自己内蔵試験回路とを備え、
   前記自己内蔵試験回路へ入力される自己内蔵試験信号が、前記動作終了信号の選択信号に割り当てられ、自己内蔵試験時は前記自己内蔵試験信号がイネーブルとなり、通常時は前記自己内蔵試験信号がディスエーブルとなることを特徴とする半導体記憶装置。
2. 前記第２の終了信号生成回路は、前記第１の終了信号を遅延させる遅延回路であることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２の終了信号生成回路は、前記読み出し／書き込み回路の読み出し及び書き込み動作終了を検出して第２の終了信号を生成することを特徴とする請求項１記載の半導体記
   憶装置。
4. 前記選択手段は、入力される選択信号に基づいて、テスト時に第１の終了信号を選択し、通常時に第２の終了信号を選択することを特徴とする請求項１記載の半導体記憶装置。
5. 前記選択信号はワイヤボンディングにより設定されることを特徴とする請求項４記載の半導体記憶装置。
6. 自己内蔵試験時には、前記第１の終了信号を選択することを特徴とする請求項１記載の半導体記憶装置。

Images