JPH0785655A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0785655A
JPH0785655A JP5229996A JP22999693A JPH0785655A JP H0785655 A JPH0785655 A JP H0785655A JP 5229996 A JP5229996 A JP 5229996A JP 22999693 A JP22999693 A JP 22999693A JP H0785655 A JPH0785655 A JP H0785655A
Authority
JP
Japan
Prior art keywords
data
output
signal
test
outputting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5229996A
Other languages
English (en)
Inventor
Masato Suwa
真人 諏訪
Kiichi Morooka
毅一 諸岡
Kiyohiro Furuya
清広 古谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5229996A priority Critical patent/JPH0785655A/ja
Priority to US08/301,754 priority patent/US5537351A/en
Priority to KR1019940022929A priority patent/KR0155298B1/ko
Publication of JPH0785655A publication Critical patent/JPH0785655A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

(57)【要約】 【目的】 動作速度を高速化するとともに、低消費電力
化を実現することができる半導体記憶装置を提供する。 【構成】 通常読出時、メモリセルアレイＭＣ１〜ＭＣ
４から読出したデータをプリアンプＰＡ１〜ＰＡ４で増
幅する。増幅されたデータは、セレクタ部ＳＥＬ１でビ
ット構成選択信号に応答して、所定のビット構成に応じ
たデータが選択され、データバスＤＢ０〜ＤＢ１５、／
ＤＢ０〜／ＤＢ１５へ出力される。また、テストモード
時、セレクタ部ＳＥＬ１〜ＳＥＬ４は、テストモード信
号等に応答して、所定のビット構成に対応してテスト結
果をデータバスＤＢ０〜ＤＢ１５、／ＤＢ０〜／ＤＢ１
５へ出力する。したがって、データバスＤＢ０〜ＤＢ１
５、／ＤＢ０〜／ＤＢ１５は、ビット構成およびテスト
モードに応じて必要なものだけが使用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、複数のビット構成の中から所定のビット構成
によりデータの入出力を行なう半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】半導体装置は、種々の装置に使用される
ようになり、使用される装置に適合するように顧客のニ
ーズに応じて記憶データの入出力単位すなわちビット構
成を選択することができる半導体記憶装置が開発されて
いる。上記の半導体記憶装置としては、たとえば、特開
昭６４−７３５９７号公報に示された半導体記憶装置が
ある。
【０００３】以下、上記の従来の半導体記憶装置につい
て図面を参照しながら説明する。図１８は、従来の半導
体記憶装置の構成を示すブロック図である。
【０００４】図１８において、半導体記憶装置は、リフ
レッシュアドレスカウンタＲＣＴＲ、ロウアドレスバッ
ファＲＡＤＢ、コラムアドレスバッファＣＡＤＢ、ニブ
ルカウンタＮＣＴＲ、プリロウアドレスデコーダＰＲＤ
ＣＲ、冗長アドレス選択回路ＲＡＣ、プリコラムアドレ
スデコーダＰＣＤＣＲ、アドレス信号変化検出回路ＡＴ
Ｄ、タイミング発生回路ＴＧ、ロウアドレスデコーダＲ
ＤＣＲ０〜ＲＤＣＲ３、Ｎ型センスアンプＳＡＮ０〜Ｓ
ＡＮ３、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３、Ｐ型セ
ンスアンプＳＡＰ０〜ＳＡＰ３、コラムスイッチＣＳ０
〜ＣＳ３、コラムアドレスデコーダＣＤＣＲ０〜ＣＤＣ
Ｒ３、メインアンプＭＡ０〜ＭＡ７、試験論理回路Ｔ
Ｌ、データ出力バッファＤＯＢ１〜ＤＯＢ４、データ入
力バッファＤＩＢ１〜ＤＩＢ４、電圧発生回路ＶＧを含
む。
【０００５】上記の半導体装置は、アドレス信号により
指定されたメモリアレイＭＡＲＹ０〜ＭＡＲＹ３の所定
のメモリセルに記憶されているデータをメインアンプＭ
Ａ０〜ＭＡ７により増幅した後、試験論理回路ＴＬおよ
びデータ出力バッファＤＯＢ１〜ＤＯＢ４へ出力する。
【０００６】以下、データ出力バッファＤＯＢ１〜ＤＯ
Ｂ４および試験論理回路ＴＬについて詳細に説明する。
図１９は、図１８に示すデータ出力バッファおよび試験
論理回路の構成を示す図である。
【０００７】ロウアドレス信号およびコラムアドレス信
号によって選択されたメモリセルのデータは、Ｉ／Ｏ線
に読出される。Ｉ／Ｏ線に読出されたデータはメインア
ンプＭＡ０〜ＭＡ７により増幅されデータバスに出力さ
れる。上記の従来の半導体記憶装置では、予め作成され
る異種のフォトマスクを選択的に使用することにより、
ビット構成を選択的に×１ビット構成または×４ビット
構成とすることができる。ビット構成が×１構成の場合
でも、×４ビット構成の場合でも、メインアンプＭＡ０
〜ＭＡ３の出力信号ＭＯ１〜ＭＯ３、／ＭＯ０〜／ＭＯ
３（“／”は反転信号を示す）は４ビット同時に出力さ
れ、データ出力バッファＤＯＢ１〜ＤＯＢ４へそれぞれ
入力される。
【０００８】×４ビット構成の場合には、出力信号ＭＯ
０〜ＭＯ３、／ＭＯ０〜／ＭＯ３がそれぞれデータ出力
バッファＤＯＢ１〜ＤＯＢ４へ入力され、４ビットの出
力データＤ１〜Ｄ４を出力する。
【０００９】×１ビット構成の場合には、試験論理回路
ＴＬに入力されたアドレス信号ＡＸＹ０〜ＡＸＹ３によ
り、４つの相補信号ＭＯ０〜ＭＯ３、／ＭＯ０〜／ＭＯ
３の中から１つの相補信号が選択され、データ出力バッ
ファＤＯＢ３へ入力される。データ出力バッファＤＯＢ
３は、入力した相補信号から１ビットのデータを出力す
る。
【００１０】また、試験論理回路ＴＬは、４ビットの読
出データの一致／不一致の試験を行なえる構成となって
いる。テストモード信号ＴＥが“Ｈ”（高電位）のと
き、アドレス信号ＡＸＹ０〜ＡＸＹ３に関わらず、信号
ＤＳにより信号ｍｐ０〜ｍｐ３は同時に“Ｈ”となる。
信号ｍｐ０〜ｍｐ３が“Ｈ”になると、メインアンプＭ
Ａ０〜ＭＡ３の出力信号ＭＯ０〜ＭＯ３、／ＭＯ０〜／
ＭＯ３はそれぞれ４入力ＮＡＮＤゲートに入力される。
メモリセルアレイＭＡＲＹ０〜ＭＡＲＹ１から読出され
た４ビットのデータがすべて“Ｈ”である場合、出力信
号ＭＯ０〜ＭＯ３はいずれも“Ｈ”となり、出力信号／
ＭＯ０〜／ＭＯ３はいずれも“Ｌ”（接地電位）とな
る。したがって、データ出力パッドＤout には“Ｌ”の
信号が出力される。逆に、読出された４ビットのデータ
すべてが“Ｌ”のとき、出力信号ＭＯ０〜ＭＯ３はいず
れも“Ｌ”となり、出力信号／ＭＯ０〜／ＭＯ３はいず
れも“Ｈ”となる。したがって、データ出力パッドＤ
out には“Ｈ”の信号が出力される。また、４ビットの
データのうち１ビットのデータでも異なるデータが読出
された場合には、出力信号ＭＯ０〜ＭＯ３が入力されて
いる４ＮＡＮＤゲートの出力と出力信号／ＭＯ０〜／Ｍ
Ｏ３が入力されている４ＮＡＮＤゲートの出力とは、い
ずれも“Ｈ”となるため、データ出力パッドＤout は高
インピーダンス状態となる。以上のように、テストモー
ド信号ＴＥが“Ｈ”で入力されたとき、試験論理回路Ｔ
Ｌにより、メモリセルアレイＭＡＲＹ０〜ＭＡＲＹ１か
ら読出された４ビットのデータの一致／不一致の試験を
行なうことが可能となる。
【００１１】上記のように、従来の半導体記憶装置は、
フォトマスクの一部を変更することにより×１ビット構
成または×４ビット構成の作り分けを行ない、ユーザの
ニーズに応じた品種展開を実現している。
【００１２】
【発明が解決しようとする課題】上記のように、従来の
半導体記憶装置は、メモリセルから読出されたデータを
メインアンプで増幅した後、データバスを介してデータ
出力バッファおよび試験論理回路へ入力していた。した
がって、×１ビット構成および×４ビット構成の場合共
に読出されたすべてのデータをデータバスを介して伝送
していたので、データバスの伝送時間が異なる場合、最
も遅い伝送時間のデータバスによりアクセス時間が決定
されていた。この結果、１ビット構成の場合では、不要
なデータバスまで使用し、最も遅いデータ伝送時間を有
するデータバスによりアクセス時間が決定され、アクセ
ス時間が遅くなるという問題があった。
【００１３】また、上記のようにすべてのデータバスを
使用するため、不要なデータバスまで充放電するため、
消費電力が増大するという問題もあった。
【００１４】本発明は上記課題を解決するためのもので
あって、動作速度を高速化し、かつ、消費電力を低減す
ることができる半導体記憶装置を提供することを目的と
する。
【００１５】本発明の他の目的は、ビット構成の切換お
よびテストモードの切換を容易とする半導体記憶装置を
提供することである。
【００１６】本発明のさらに他の目的は、高集積化に適
する半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データを記憶する記憶手段と、ビット構成制
御信号に応答して、前記記憶手段から出力されるデータ
を選択する選択手段と、選択手段により選択されたデー
タを伝送するデータバスと、データバスにより伝送され
たデータを出力する出力手段とを含む。
【００１８】請求項２記載の半導体記憶装置は、データ
を記憶する記憶手段と、テストモード制御信号に応答し
て、記憶手段から出力されるデータを基に、ビット構成
に応じて所定のテスト結果を出力するテスト手段と、テ
スト手段のテスト結果を伝送するデータバスと、データ
バスにより伝送されたテスト結果を出力する出力手段と
を含む。
【００１９】請求項３記載の半導体記憶装置は、データ
を記憶する記憶手段と、ビット構成制御信号に応答し
て、記憶手段から出力されるデータを選択する選択手段
と、テストモード制御信号に応答して、記憶手段から出
力されるデータを基に、所定のテスト結果を出力するテ
スト手段と、選択手段により選択されたデータまたはテ
スト手段から出力されるテスト結果を伝送するデータバ
スと、データバスにより伝送されたデータまたはテスト
結果を出力する出力手段とを含み、選択手段は、選択さ
れたデータを相補信号としてデータバスへ出力し、テス
ト手段は、テスト結果を２ビットの信号としてデータバ
スへ出力する。
【００２０】請求項４記載の半導体記憶装置は、テスト
結果を複数の相補信号に分散して出力する第１テスト手
段と、複数の相補信号と同数の相補信号を出力し、テス
ト結果を複数の相補信号のうちの１つの相補信号に一括
して出力し、テスト結果を出力しない他の相補信号の一
方の信号を第１テスト手段の相補信号の電位と等しい電
位に固定して出力する第２テスト手段と、第１または第
２テスト手段の相補信号を受け、テスト結果を出力する
出力手段とを含む。
【００２１】請求項５記載の半導体記憶装置は、分割し
て配置された複数のメモリセルアレイと、メモリセルア
レイから所定のメモリセルを選択するアドレス信号をメ
モリセルアレイに出力するアドレス信号出力手段とを含
み、アドレス信号出力手段は、複数のメモリセルアレイ
からほぼ等しい距離になるように配置される。
【００２２】請求項６記載の半導体記憶装置は、分割し
て配置された複数のメモリセルアレイと、アドレス信号
を入力するためのアドレス信号入力手段と、データの入
出力を行なうためのデータ入出力手段とを含み、複数の
メモリセルアレイは、第１および第２領域に分けられ、
アドレス信号入力手段は、第１領域に含まれる複数のメ
モリセルアレイの間に配置され、データ入出力手段は、
第２領域に含まれる複数のメモリセルアレイの間に配置
される。
【００２３】
【作用】請求項１記載の半導体記憶装置においては、デ
ータバスにデータを伝送する前に、データを選択してい
るので、不要なデータバスを使用することはなくなる。
【００２４】請求項２記載の半導体記憶装置において
は、データバスに伝送する前に、記憶手段から出力され
るデータを基に所定のテスト結果を出力しているので、
不要のデータバスを使用することがなくなる。
【００２５】請求項３記載の半導体記憶装置において
は、選択手段は選択されたデータを相補信号としてデー
タバスへ出力し、テスト手段はテスト結果を２ビットの
信号としてデータバスへ出力するので、データバスの１
対の信号線によりテスト結果として複数の情報を伝送す
ることが可能となる。
【００２６】請求項４記載の半導体記憶装置は、第２テ
スト手段はテスト結果を出力しない他の相補信号の一方
の信号を第１テスト手段の相補信号の電位と等しい電位
に固定して出力しているので、第１および第２テスト手
段共に相補信号のうちの一方の信号を所定の電位に固定
して出力することができる。
【００２７】請求項５記載の半導体記憶装置において
は、アドレス信号出力手段は複数のメモリセルアレイと
ほぼ等しい距離に配置されているので、ほぼ同じ伝送時
間でアドレス信号を各メモリセルアレイへ伝送すること
ができる。
【００２８】請求項６記載の半導体記憶装置において
は、アドレス信号入力手段は第１領域に配置され、デー
タ入出力手段は第２領域に配置されるので、アドレス信
号入力手段の信号線とデータ入出力手段の信号線とが重
ならないように配置することができる。
【００２９】
【実施例】以下、本発明の一実施例の半導体記憶装置に
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体記憶装置の構成を示すブロック図であ
る。
【００３０】図１に示す半導体記憶装置は、６４Ｍビッ
トＤＲＡＭ（Dynamic Randam Access Memory）である。
【００３１】図１において、半導体記憶装置は、メモリ
セルアレイＭＣ１〜ＭＣ４、コラムデコーダＣＤ１〜Ｃ
Ｄ４、プリアンプＰＡ１〜ＰＡ４、ロウデコーダＲＤ１
〜ＲＤ４、アドレス入力回路ＡＢ、アドレス制御回路Ｄ
ＲＶＡ、リードデータドライブ回路ＤＲＶＤ、データ出
力回路ＭＡ、アドレス信号線ＲＡ０〜ＲＡ１２、／ＲＡ
０〜／ＲＡ１２、ＣＡ０〜ＣＡ１２、データ出力信号線
ＯＤ０〜ＯＤ１５、／ＯＤ０〜／ＯＤ１５、データバス
ＤＢ０〜ＤＢ１５、／ＤＢ０〜／ＤＢ１５、アドレスパ
ッドＡ０〜Ａ１２、入出力パッドＤＱ０〜ＤＱ１５を含
む。
【００３２】メモリセルアレイＭＣ１〜ＭＣ４は、それ
ぞれ１６Ｍｂｉｔの記憶容量を持ち、４つの領域にそれ
ぞれ配置されている。アドレスパッドＡ０〜Ａ１２から
入力される外部アドレス信号は、アドレス入力回路ＡＢ
へ入力され、アドレス入力回路ＡＢは内部アドレス信号
を発生し、アドレス制御回路ＤＲＶＡへ出力する。アド
レス制御回路ＤＲＶＡは、内部アドレス信号をロウデコ
ーダＲＤ１〜ＲＤ４およびコラムデコーダＣＤ１〜ＣＤ
４へ出力する。ロウデコーダＲＤ１〜ＲＤ４およびコラ
ムデコーダＣＤ１〜ＣＤ４は、入力した内部アドレス信
号に応答してメモリセルアレイＭＣ１〜ＭＣ４の中の所
定のメモリセルを選択し、メモリセルからデータの読出
が行なわれる。メモリセルから読出されたデータは、プ
リアンプＰＡ１〜ＰＡ４により増幅される。増幅された
データは、セレクタ部ＳＥＬ１〜ＳＥＬ４でビット構成
またはテストモードに応じて、選択または試験結果の作
成が行なわれる。選択されたデータまたは試験結果はデ
ータバスＤＢ０〜ＤＢ１５、／ＤＢ０〜／ＤＢ１５を介
してリードデータドライブ回路ＤＲＶＤに入力される。
リードデータドライブ回路ＤＲＶＤは、さらに、ビット
構成またはテストモードに応じて、データの選択または
試験結果の作成を行ないデータ出力信号線ＯＤ０〜ＯＤ
１５、／ＯＤ０〜／ＯＤ１５を介してデータ出力回路Ｍ
Ａへ入力される。データ出力回路ＭＡは、入力されたデ
ータまたは試験結果を入出力パッドＤＱ０〜ＤＱ１５へ
出力する。
【００３３】次に、各ブロックの配置について説明す
る。メモリセルアレイＭＣ１〜ＭＣ４は２行２列の４つ
の領域に分かれて配置されている。アドレス制御回路Ｄ
ＲＶＡは、４つのメモリセルアレイＭＣ１〜ＭＣ４のほ
ぼ中央部に配置されている。したがって、アドレス制御
回路ＤＲＶＡと各メモリセルアレイＭＣ１〜ＭＣ４との
距離はほぼ等しくなり、アドレス制御回路ＤＲＶＡから
出力される内部アドレス信号の遅延時間はほぼ等しくな
っている。この結果、内部アドレス信号のスキューが小
さくなり、また、内部アドレス信号を伝達する距離も短
くなっているため、アクセス時間が短縮され、装置の動
作速度の高速化を実現している。
【００３４】アドレスパッドＡ０〜Ａ１２、およびアド
レス入力回路ＡＤは、図１の左側の２つのメモリセルア
レイＭＣ１、ＭＣ３の間に配置されている。また、入出
力パッドＤＱ０〜ＤＱ１５およびデータ出力回路ＭＡ
は、図１の右側の２つのメモリセルアレイＭＣ２、ＭＣ
４の間に配置されている。したがって、アドレス入力回
路ＡＢと接続される多数のアドレス信号線ＲＡ０〜ＲＡ
１２、／ＲＡ０〜／ＲＡ１２、ＣＡ０〜ＣＡ１２（本実
施例では、３６本）と、データ出力回路ＭＡと接続され
る多数のデータ出力信号線ＯＤ０〜ＯＤ１５、／ＯＤ０
〜／ＯＤ１５（本実施例では、３２本）とが重なり合わ
ないように配置されているので、各配線のパターンが簡
略化され、チップ面積の縮小を図ることができ、装置の
高集積化を実現している。また、ＬＯＣ（リードオンチ
ップ）構造の半導体記憶装置では、リードフレームがチ
ップ中央付近まで延びているので、上記のように各パッ
ドを配置することにより、各パッドとリードフレームと
のボンディングが容易となる。
【００３５】本実施例の半導体装置では、データの入出
力単位すなわちビット構成として、×１ビット構成、×
４ビット構成、×１６ビット構成、または×３２ビット
構成をワイヤボンディングにより任意に選択することが
できる。本実施例ではビット構成を×１ビット構成、×
４ビット構成、×８ビット構成、×１６ビット構成とし
ているのは、上記ビット構成の市場ニーズが大きく、ま
た、外形寸法がほぼ同じになりチップサイズの制限が等
しくなり、１チップで作り分けた方が生産性が向上する
ためである。
【００３６】また、本実施例の半導体装置では、各ビッ
ト構成に応じて、データの一致または不一致をテストす
るテストモードを有している。このテストモードは、テ
スト結果を一括して１つの入出力パッドへ出力する一括
テストモードと、ビット構成に応じて独立にテスト結果
を出力する独立テストモードとの２つのモードがある。
【００３７】以下、上記のビット構成の選択およびテス
トモードの選択を行なうためのワイヤボンディングによ
る切換回路について説明する。図２は、ワイヤボンディ
ングによる切換回路の一例を示す図である。
【００３８】図２において、ワイヤボンディングによる
切換回路は、ボンディングパッドＰＡＤ１〜ＰＡＤ４、
トランジスタＱ１〜Ｑ８、インバータＤ１〜Ｄ２０、Ｎ
ＡＮＤゲートＧ２１〜Ｇ２４を含む。
【００３９】ボンディングパッドＰＡＤ１〜ＰＡＤ４に
ワイヤリングしないときは、出力信号Ｐ１〜Ｐ４は
“Ｈ”となり、出力信号／Ｐ１〜／Ｐ４は“Ｌ”とな
る。一方、ボンディングパッドＰＡＤ１〜ＰＡＤ４を接
地電位にワイヤリングすることによって、出力信号Ｐ１
〜Ｐ４は“Ｌ”となり、出力信号／Ｐ１〜／Ｐ４は
“Ｈ”となる。したがって、ボンディングパッドＰＡＤ
１〜ＰＡＤ４を以下のようにワイヤリングすることによ
り、ビット構成の選択およびテストモードの選択が可能
となる。つまり、×１ビット構成時には、ボンディング
パッドＰＡＤ１、ＰＡＤ２を接地電位にワイヤリングす
ることにより、出力信号／Ｐ１、／Ｐ２は共に“Ｈ”と
なるので、×１ビット構成選択信号×１は“Ｈ”とな
る。４ビット構成選択時には、ボンディングパッドＰＡ
Ｄ２のみ接地電位にワイヤリングすることにより、出力
信号Ｐ１が“Ｈ”となり、出力信号／Ｐ２も“Ｈ”とな
り、×４ビット構成選択信号×４が“Ｈ”となる。×８
ビット構成時も同様で、ボンディングパッドＰＡＤ１の
みを接地電位にワイヤリングすることにより、×８ビッ
ト構成選択信号×８が“Ｈ”となる。×１６ビット構成
時には、ボンディングパッドＰＡＤ１、ＰＡＤ２共にワ
イヤリングしないことにより、×１６ビット構成選択信
号×１６が“Ｈ”となる。一括テストモード信号φＡお
よび６４ビット並列信号×６４ＴＥＳＴも同様で、ボン
ディングパッドＰＡＤ３、ＰＡＤ４にワイヤリングしな
いとき、一括テストモード信号φＡおよび６４ビット並
列信号×６４ＴＥＳＴは“Ｈ”となり、ボンディングパ
ッドＰＡＤ３、ＰＡＤ４を接地電位にワイヤリングする
ことにより、“Ｌ”となる。
【００４０】上記の切換回路は一定レベルの信号を出力
する回路であるので、信号の伝達速度はあまり問題とな
らないため、図１に示す半導体記憶装置のどの部分に配
置してもよい。たとえば、上記の切換回路はボンディン
グパッドを有するので、アドレスパッドＡ０〜Ａ１２の
外側の端、または、入出力パッドＤＱ０〜ＤＱ１５の外
側、または両方に分散して配置してもよい。
【００４１】次に、図１に示すアドレス入力回路の一例
について説明する。図３は、図１に示すアドレス入力回
路の構成を示す図である。
【００４２】図３において、アドレス入力回路は、トラ
ンジスタＱ１１〜Ｑ２１、インバータＧ３１〜Ｇ３６、
ＮＡＮＤゲートＧ３７を含む。
【００４３】図３に示すアドレス入力回路は、１つのア
ドレスパッドＡｎに対応した回路であり、図１に示すア
ドレス入力回路ＡＢは各アドレスパッドに対応した図３
に示すアドレス入力回路を含んでいる。
【００４４】アドレス入力回路は、内部で発生される制
御信号／ＲＡＤＰ、ＲＡＬに応答して、アドレスパッド
Ａｎに応じた内部ロウアドレス信号ＲＡＤｎ、／ＲＡＤ
ｎを発生し、また、制御信号ＣＡＩに応答して内部コラ
ムアドレス信号ＣＡＤｎを発生する。アドレス入力回路
は、アドレスパッドＡ０〜Ａ１２の近傍に配置され、外
部アドレス信号の遅延時間を短縮している。
【００４５】次に、図１に示すアドレス制御回路の一例
について説明する。図４は、アドレス制御回路の構成を
示す回路図である。
【００４６】図４において、アドレス制御回路は、ＮＡ
ＮＤゲートＧ４１〜Ｇ５３、インバータＧ５５〜Ｇ６
８、ＯＲゲートＧ７１〜Ｇ７４、ＮＯＲゲートＧ７５、
スイッチＳ１を、トランジスタＱ２５を含む。
【００４７】内部制御信号ＲＡＤＥ、ＣＡＤＥは、内部
ロウアドレス信号ＲＡｎおよび内部コラムアドレス信号
ＣＡｎを発生するタイミングを制御する。すなわち、内
部制御信号ＲＡＤＥ、ＣＡＤＥが“Ｈ”のとき、外部ア
ドレス信号に応じた内部ロウアドレス信号ＲＡｎおよび
内部コラムアドレス信号ＣＡｎが発生され、内部制御信
号ＲＡＤＥ、ＣＡＤＥが“Ｌ”のとき、内部ロウアドレ
ス信号ＲＡｎ、／ＲＡｎ、および内部コラムアドレス信
号ＣＡｎ、／ＣＡｎは共に“Ｌ”となる。内部コラムア
ドレス信号ＣＡ８、／ＣＡ８は、テストモード時にテス
トモード信号／ＴＥが“Ｌ”となることにより、共に
“Ｈ”となる。内部コラムアドレス信号ＣＡ９、／ＣＡ
９は、テストモード時および×１６ビット構成時に、共
に“Ｈ”となる。さらに、内部コラムアドレス信号ＣＡ
１０、／ＣＡ１０は、テストモード時、×１６ビット構
成時、および×８ビット構成時に、共に“Ｈ”となる。
【００４８】また、図４に示すアドレス制御回路は、図
１に示す上下のロウデコーダＲＤ１〜ＲＤ４およびコラ
ムデコーダＣＤ１〜ＣＤ４にそれぞれ内部ロウアドレス
信号および内部コラムアドレス信号を入力するために、
２組に設けられており、上下のいずれのアドレス制御回
路を動作させるかは、内部制御信号ＲＡＤＥ、ＣＡＤＥ
を一方のアドレス制御回路のみに出力することにより制
御している。ここで、内部制御信号ＲＡＤＥ、ＣＡＤＥ
は、それぞれ、ロウアドレスおよびコラムアドレスを発
生するタイミングを決定する信号であり、いずれも、外
部ロウアドレスストローブ信号／ＲＡＳおよび外部コラ
ムアドレスストローブ信号／ＣＡＳによって発生され
る。また、テストモード信号ＴＥは、テストモードであ
ることを指令する信号であり、通常動作では、テストモ
ード信号ＴＥは“Ｌ”であり、テストモード信号／ＴＥ
は“Ｈ”であり、テストモード時にテストモード信号Ｔ
Ｅが“Ｈ”となり、テストモード信号／ＴＥが“Ｌ”と
なる。テストモードに入るタイミングとしては、外部ロ
ウアドレスストローブ信号／ＲＡＳの立上り時に外部コ
ラムアドレスストローブ信号／ＣＡＳおよび外部ライト
イネーブル信号／ＷＥガ“Ｌ”である場合にテストモー
ドに設定される。
【００４９】また、×１６ビット構成時には、内部コラ
ムアドレス信号ＣＡ１０、ＣＡ９は使用されなくなるの
で、通常動作時、内部コラムアドレス信号ＣＡ９、／Ｃ
Ａ９、ＣＡ１０、／ＣＡ１０をいずれも“Ｈ”に固定す
る。×８ビット構成時も同様で、内部コラムアドレス信
号ＣＡ１０、／ＣＡ１０をいずれも“Ｈ”に固定する。
テストモード時には、内部コラムアドレス信号ＣＡ８、
ＣＡ９、ＣＡ１０の状態は影響しなくなるので、内部コ
ラムアドレス信号ＣＡ８、／ＣＡ８、ＣＡ９、／ＣＡ
９、ＣＡ１０、／ＣＡ１０が“Ｈ”となる。したがっ
て、どのアドレス信号をテストモード用に使用するかは
製品の仕様に基づいて決められる。
【００５０】次に、図１に示すセレクタ部について説明
する。図５は、図１に示すセレクタ部の構成を示すブロ
ック図である。図５に示す各信号線はすべて相補の信号
線である。
【００５１】図５において、セレクタ部ＳＥＬ１は、第
１、第２、および第３セレクタＳＥＬＡ、ＳＥＬＢ、Ｓ
ＥＬＣ、第１、第２、および第３スイッチＳＷＡ、ＳＷ
Ｂ、ＳＷＣを含む。
【００５２】メモリセルから読出されたデータはプリア
ンプＰＡ０〜ＰＡ６３により増幅される。通常の読出時
は、６４個のプリアンプＰＡ０〜ＰＡ６３のうち１６個
のプリアンプＰＡ０、ＰＡ４、ＰＡ８、ＰＡ１２、ＰＡ
１６、…ＰＡ６０から同時にデータが出力される。３２
ビット並列テストモード時には、さらに、１６個のプリ
アンプＰＡ２、ＰＡ６、ＰＡ１０、…ＰＡ６２からデー
タが読出される。また、６４ビット並列テストモード時
には、６４個のすべてのプリアンプＰＡ０〜ＰＡ６０か
らデータが読出される。６４個のプリアンプＰＡ０〜Ｐ
Ａ６３の出力信号は、４つの出力信号ずつ第１セレクタ
ＳＥＬＡに入力される。第１セレクタＳＥＬＡは、入力
された４つのデータの中から所定のデータを選択し、第
２および第３セレクタＳＥＬＢ、ＳＥＬＣ、第１スイッ
チＳＷＡへ出力する。また、第１セレクタＳＥＬＡは、
入力された４つのデータの一致または不一致を判定し、
判定結果を第１スイッチＳＷＡおよび第２および第３セ
レクタＳＥＬＢ、ＳＥＬＣへ出力する。
【００５３】第２セレクタＳＥＬＢは、第１セレクタＳ
ＥＬＡから入力された２つのデータのうち所定のデータ
を選択し、第２スイッチＳＷＢへ出力する。また、第２
セレクタＳＥＬＢは、第１セレクタＳＥＬＡから入力さ
れた２つのデータの一致または不一致を判定し、判定結
果を第２スイッチＳＷＢへ出力する。
【００５４】第３セレクタＳＥＬＣは、第１セレクタＳ
ＥＬＡから出力された４つのデータから所定のデータを
選択し、第３スイッチＳＷＣへ出力する。また、第３セ
レクタＳＥＬＣは、第１セレクタＳＥＬＡから入力され
た４つのデータの一致または不一致の判定を行ない、判
定結果を第３スイッチＳＷＣへ出力する。
【００５５】第１、第２、および第３スイッチＳＷＡ、
ＳＷＢ、ＳＷＣはそれぞれデータバスＤＢ０〜ＤＢ１５
の中の所定のデータバスと接続され、入力されたデータ
または判定結果をデータバスＤＢ０〜ＤＢ１５へ出力す
る。
【００５６】次に、図５に示す第１セレクタについて詳
細に説明する。図６は、第１セレクタの構成を示す回路
図である。
【００５７】図６において、第１セレクタは、ＯＲゲー
トＧ８１〜Ｇ８８、ＮＡＮＤゲートＧ９１〜Ｇ１０５、
インバータＧ１１１〜Ｇ１２４、スイッチＳ２、Ｓ３、
Ｓ１１〜Ｓ２０を含む。
【００５８】第１セレクタには、内部アドレス信号ＲＡ
１２、ＣＡ８、テストモード信号ＴＥ、および６４ビッ
ト並列テスト信号×６４ＴＥＳＴが入力される。通常読
出時は、内部アドレス信号ＲＡ１２、ＣＡ８により４つ
のプリアンプの出力信号ＲＤ０〜ＲＤ３のうちから１つ
の出力信号が選択され出力される。一方、テストモード
時には、テストモード信号ＴＥが“Ｈ”となり、図４に
示すアドレス制御回路により内部アドレス信号ＣＡ８、
／ＣＡ８共に“Ｈ”の状態で出力される。したがって、
内部アドレス信号ＲＡ１２が“Ｌ”のときには、出力信
号Ｚ０、Ｚ２が同時に“Ｈ”となり、プリアンプの出力
信号ＲＤ０と出力信号ＲＤ２との比較結果および出力信
号／ＲＤ０と出力信号／ＲＤ２との比較結果がそれぞれ
第１セレクタの出力信号ＲＤＤ、／ＲＤＤとして出力さ
れる。すなわち、プリアンプの出力信号ＲＤ０、ＲＤ２
が共に“Ｈ”のときは、第１セレクタの出力信号ＲＤＤ
は“Ｌ”となり、その相補信号／ＲＤＤは“Ｈ”レベル
となる。また、出力信号ＲＤ０、ＲＤ２が共に“Ｌ”の
ときは、出力信号ＲＤＤは“Ｈ”となり、その相補信号
／ＲＤＤは“Ｌ”となる。また、上記以外の場合は、第
１セレクタの出力信号ＲＤＤ、／ＲＤＤは共に“Ｌ”と
なる。
【００５９】さらに、テストモードとして、６４ビット
並列テストを行なう場合には、６４ビット並列テスト信
号×６４ＴＥＳＴが“Ｈ”となる。この結果、インバー
タＧ１１１〜Ｇ１１４の出力信号Ｚ０〜Ｚ３は内部アド
レス信号ＲＡ１２の状態に関わらず、同時に“Ｈ”とな
るので、プリアンプの出力信号ＲＤ０〜ＲＤ３および／
ＲＤ０〜／ＲＤ３の４ビットの比較結果がそれぞれ第１
セレクタの出力信号ＲＤＤ、／ＲＤＤとして出力され
る。すなわち、プリアンプの出力信号ＲＤ０〜ＲＤ３が
すべて“Ｈ”の場合には、出力信号ＲＤＤは“Ｌ”とな
り、出力信号／ＲＤＤは“Ｈ”となる。プリアンプの出
力信号ＲＤ０〜ＲＤ３がすべて“Ｌ”の場合には、出力
信号ＲＤＤは、“Ｈ”となり、出力信号／ＲＤＤは
“Ｌ”となる。上記以外の場合は、出力信号ＲＤＤ、／
ＲＤＤ共に“Ｌ”となる。
【００６０】次に、図５に示す第１スイッチについて詳
細に説明する。図７は、図５に示す第１スイッチの構成
を示す回路図である。
【００６１】図７において、第１スイッチは、ＮＡＮＤ
ゲートＧ１３１〜Ｇ１３３、ＡＮＤゲートＧ１３４、Ｎ
ＯＲゲートＧ１３５、Ｇ１３６、インバータＧ１３７、
トランジスタＱ３１〜Ｑ３４を含む。
【００６２】第１スイッチには、×１６ビット構成であ
ることを示す×１６ビット構成選択信号×１６が入力さ
れる。×１６ビット構成選択信号×１６が“Ｈ”のと
き、第１セレクタから出力された出力信号ＲＤＤ、／Ｒ
ＤＤがデータバスＤＢ、／ＤＢに出力される。ここで、
データバスＤＢ、／ＤＢに信号を出力するトランジスタ
Ｑ３１〜Ｑ３４には、駆動能力の大きいトランジスタを
用いて、データバスが長い場合でも高速に駆動すること
が可能となっている。ビット構成が×１６ビット構成の
場合には、１６個の第１セレクタの出力信号がそれぞれ
対応する１６対のデータバスに出力され、１６ビットの
出力信号が得られることになる。ビット構成が１６ビッ
ト構成以外の場合には、第１スイッチの出力信号は高イ
ンピーダンス状態となり、プリアンプから出力されるデ
ータは他のセレクタＳＥＬＢまたはＳＥＬＣを経由して
データバスに読出されることになる。
【００６３】次に、図５に示す第２セレクタについて詳
細に説明する。図８は、図５に示す第２セレクタの構成
を示す回路図である。
【００６４】図８において、第２セレクタは、ＮＡＮＤ
ゲートＧ１４１〜Ｇ１４４、インバータＧ１４５〜Ｇ１
４７、ＡＮＤゲートＧ１４９、Ｇ１５０、スイッチＳ
４、Ｓ５、Ｓ２１〜Ｓ２６を含む。
【００６５】第２セレクタには、内部アドレス信号ＣＡ
９、テストモード信号ＴＥが入力されている。通常の読
出時には、内部アドレス信号ＣＡ９によって２つの第１
セレクタから出力される相補信号ＲＤＤ０、／ＲＤＤ
０、ＲＤＤ１、／ＲＤＤ１のうち１つの相補信号を選択
して出力する。一方、テストモード時には、テストモー
ド信号ＴＥが“Ｈ”となり、２つの第１セレクタの出力
信号ＲＤＤ０、ＲＤＤ１の論理積および出力信号／ＲＤ
Ｄ０、／ＲＤＤ１の論理積をそれぞれ出力信号Ｏ、／Ｏ
として出力する。第１セレクタの出力信号ＲＤＤ０、Ｒ
ＤＤ１が共に“Ｈ”のときには、出力信号Ｏは“Ｈ”と
なり、出力信号／Ｏは“Ｌ”となる。また、第１セレク
タの出力信号ＲＤＤ０、ＲＤＤ１が共に“Ｌ”のときに
は、出力信号Ｏは“Ｌ”となり、出力信号／Ｏは“Ｈ”
となる。その他の場合には、出力信号Ｏ、／Ｏは共に
“Ｌ”となる。
【００６６】次に、図５に示す第２スイッチについて詳
細に説明する。図９は、図５に示す第２スイッチの構成
を示す回路図である。
【００６７】図９において、第２スイッチは、インバー
タＧ１５１、Ｇ１５２、ＡＮＤゲートＧ１５３、ＮＡＮ
ＤゲートＧ１５４、Ｇ１５５、ＮＯＲゲートＧ１５６、
Ｇ１５７、トランジスタＱ４１〜Ｑ４４を含む。
【００６８】第２スイッチには、ビット構成が×８ビッ
ト構成であることを示す×８ビット構成選択信号×８が
入力される。×８ビット構成のときには、×８ビット構
成選択信号×８は“Ｈ”となり、第２セレクタの出力信
号Ｏ、／ＯをデータバスＤＢ、／ＤＢに出力する。他の
ビット構成時には、第２スイッチの出力信号は高インピ
ーダンス状態となる。
【００６９】次に、図５に示す第３セレクタについて詳
細に説明する。図１０は、図５に示す第３セレクタの構
成を示す回路図である。
【００７０】図１０において、第３セレクタは、ＮＡＮ
ＤゲートＧ１６１〜Ｇ１６８、インバータＧ１７１〜Ｇ
１７８、４入力ＡＮＤゲートＧ１７９、Ｇ１８０、スイ
ッチＳ６、Ｓ７、Ｓ３１〜Ｓ４０を含む。
【００７１】第３セレクタの動作は、基本的に図８に示
す第２セレクタと同様である。つまり、通常の読出時に
は内部アドレス信号ＣＡ９、ＣＡ１０によって４つの第
１セレクタから出力される相補信号のうち１つの相補信
号を選択して出力する。テストモード時には、４つの第
１セレクタの出力信号ＲＤＤ０〜ＲＤＤ３の論理積およ
び出力信号／ＲＤＤ０〜／ＲＤＤ３の論理積をそれぞれ
出力信号Ｏ、／Ｏとして出力する。
【００７２】次に、図５に示す第３スイッチについて詳
細に説明する。図１１は、図５に示す第３スイッチの構
成を示す回路図である。
【００７３】図１１において、第３スイッチは、ＡＮＤ
ゲートＧ１８１、ＮＡＮＤゲートＧ１８２、Ｇ１８３、
ＮＯＲゲートＧ１８４、Ｇ１８５、インバータＧ１８
６、Ｇ１８７、トランジスタＱ４６〜Ｑ４９を含む。
【００７４】第３スイッチには、ビット構成が×４ビッ
ト構成であることを示す×４ビット構成選択信号×４が
入力され、×４ビット構成時には、×４ビット構成選択
信号が“Ｈ”となり、第３セレクタの出力信号Ｏ、／Ｏ
をデータバスＤＢ、／ＤＢに出力する。他のビット構成
時には、第３スイッチの出力信号は高インピダンス状態
となる。
【００７５】次に、図１に示すリードデータドライブ回
路について詳細に説明する。図１２は、図１に示すリー
ドデータドライブ回路の構成を示すブロック図である。
【００７６】図１２において、リードデータドライブ回
路は、第４セレクタＳＥＬＤ、第４スイッチＳＷＤを含
む。
【００７７】リードデータドライブ回路には上下２組の
データバスＤＢ０〜ＤＢ１５、／ＤＢ０〜ＤＢ１５が接
続されており、内部アドレス信号ＲＡ１１によって２組
のデータバスのうち一方のデータバスを選択し、データ
出力信号線ＯＤ０〜ＯＤ１５、／ＯＤ０〜／ＯＤ１５に
選択したデータバスのデータを出力する。
【００７８】次に、図１２に示す第４セレクタＳＥＬＤ
について詳細に説明する。図１３は、図１２に示す第４
セレクタの構成を示す回路図である。
【００７９】図１３において、第４セレクタは、ＮＡＮ
ＤゲートＧ１９１〜Ｇ２００、インバータＧ２０１〜Ｇ
２１２、４入力ＡＮＤゲートＧ２１５、Ｇ２１６、ＯＲ
ゲートＧ２１７、ＮＯＲゲートＧ２１８〜Ｇ２２０、ト
ランジスタＱ５１〜Ｑ５４、スイッチＳ８、Ｓ９、Ｓ４
１〜Ｓ５０を含む。
【００８０】第４セレクタには、データバスＤＢ０、／
ＤＢ０、ＤＢ４、／ＤＢ４、ＤＢ１１、／ＤＢ１１、Ｄ
Ｂ１５、／ＤＢ１５から４つのデータ、内部アドレス信
号ＣＡ１１、／ＣＡ１１、ＣＡ１２、／ＣＡ１２、およ
びテストモード信号／ＴＥが入力される。通常の読出時
には、内部アドレス信号ＣＡ１１、／ＣＡ１１、ＣＡ１
２、／ＣＡ１２によって、データバスＤＢ０、／ＤＢ
０、ＤＢ４、／ＤＢ４、ＤＢ１１、／ＤＢ１１、ＤＢ１
５、／ＤＢ１５の４つのデータの中から１つのデータを
選択してデータ出力信号線ＯＤ、／ＯＤへ出力する。一
方、テストモード時には、４つのデータが４ビットの比
較回路Ｇ２１５、Ｇ２１６、Ｇ２１８、Ｇ２０９に入力
され、４ビットのデータすべてが“Ｈ”または“Ｌ”で
一致した場合に、出力信号ＯＤを“Ｈ”にし、出力信号
／ＯＤを“Ｌ”にして出力する。４ビットのデータのう
ち１ビットのデータでも他と異なるデータがある場合に
は、出力信号ＯＤは“Ｌ”となり、出力信号ＯＤは
“Ｈ”となり出力され、４ビットのデータの一致／不一
致を判定することが可能となる。
【００８１】また、第４セレクタのＯＲゲートＧ２１７
には、ビット構成が×１ビット構成であることを示す×
１ビット構成選択信号×１が入力される。×１ビット構
成選択信号×１が“Ｈ”のときに、第４セレクタは１ビ
ットのデータを出力する。
【００８２】次に、上記のように構成された第１セレク
タ、第２セレクタ、第３セレクタのテストモード時の動
作について説明する。
【００８３】テストモード時の出力方法としては、テス
トされたすべてのデータの一致／不一致の判定結果を１
つのデータピンに一括して出力する方法と、各ビット構
成に対応した各データピンにそれぞれ独立に判定結果を
出力する方法とがある。たとえば、３２ビット並列テス
トの場合には、以下のようになる。まず、×１ビット構
成の場合には、１つのデータピンに出力する場合しかな
いが、×４ビット構成の場合には、３２ビットすべての
一致／不一致の判定結果をデータ出力ピンに出力する一
括出力の方法と、８ビット毎に判定を行ない、それぞれ
の結果を３つのデータ出力ピンに出力する独立出力の方
法が可能となる。×８ビット構成の場合および×１６ビ
ット構成の場合にも同様に、３２ビットのデータを並列
に判定して一括して出力する方法と、４ビット毎または
２ビット毎にデータの判定を行ない、各データ出力ピン
に判定結果を独立に出力する方法とが可能である。
【００８４】本実施例では、×４ビット構成、×８ビッ
ト構成、×１６ビット構成による一括並列テストの場合
には、×１ビット構成時のデータバスを使用する。図１
３に示す第４セレクタの出力段にあるＯＲゲートＧ２１
７に入力される一括テストモード信号φＡは、一括並列
テストを示す信号である。一括テストモード信号φＡが
“Ｈ”のときには、第４セレクタは、どのビット構成で
あっても、一括並列テストの判定結果を出力する。テス
トモード時には、図６に示すように、プリアンプから出
力されるすべてのデータが“Ｈ”の場合に、第１セレク
タの出力信号ＲＤＤが“Ｌ”となり、出力信号／ＲＤＤ
が“Ｈ”となる。したがって、図１０に示す第３セレク
タの出力信号Ｏが“Ｌ”となり、出力信号／Ｏが“Ｈ”
となる。この結果、図１３に示す第４セレクタの出力信
号ＯＤが“Ｈ”となり、出力信号／ＯＤが“Ｌ”とな
る。逆にすべてのデータが“Ｌ”の場合には、第１セレ
クタの出力信号ＲＤＤが“Ｈ”となり、出力信号／ＲＤ
Ｄが“Ｌ”となる。したがって、第３セレクタの出力信
号Ｏが“Ｈ”となり、出力信号／Ｏが“Ｌ”となる。こ
の結果、第４セレクタの出力信号ＯＤが“Ｈ”となり、
出力信号／ＯＤが“Ｌ”となる。また、プリアンプから
出力されるデータのうち１ビットのデータでも他と異な
るデータがある場合には、複数の第１セレクタの出力信
号ＲＤＤ、／ＲＤＤのうちのいずれかの出力信号ＲＤ
Ｄ、／ＲＤＤが共に“Ｌ”となる。したがって、第３セ
レクタの出力信号Ｏ、／Ｏは共に“Ｌ”となる。この結
果、第４セレクタの出力信号ＯＤが“Ｌ”となり、出力
信号／ＯＤが“Ｈ”となる。
【００８５】以上の動作により、一括テストモードの場
合には、すべてのデータが一致した場合には、第４セレ
クタの出力信号ＯＤが“Ｈ”となり、出力信号／ＯＤが
“Ｌ”となる。一方、１ビットのデータでも異なるデー
タがあり判定結果が不一致となる場合には、第４セレク
タの出力信号ＯＤは“Ｌ”となり、出力信号／ＯＤは
“Ｈ”となる。
【００８６】次に、図１２に示す第４スイッチについて
詳細に説明する。図１４〜図１６は、図１２に示す第４
スイッチの構成を示す回路図である。
【００８７】図１４〜図１６において、第４スイッチ
は、ＮＡＮＤゲートＧ２２１〜Ｇ２２５、Ｇ２４１〜Ｇ
２４６、Ｇ２６１〜Ｇ２６４、インバータＧ２２６〜Ｇ
２３５、ＮＯＲゲートＧ２３９、Ｇ２５１〜Ｇ２５９、
Ｇ２６５〜Ｇ２７０、ＯＲゲートＧ２３６〜Ｇ２３８、
スイッチＳ５１〜Ｓ７０、トランジスタＱ６１〜Ｑ８０
を含む。
【００８８】第４スイッチには、データバスＤＢ０〜Ｄ
Ｂ１５、／ＤＢ０〜／ＤＢ１５により伝送されたデータ
が入力される。第４スイッチは、×１、×４、×８、×
１６の各ビット構成に応じてデータ出力信号線ＯＤ０〜
ＯＤ１５、／ＯＤ０〜ＯＤ１５へ出力するデータを制御
する。
【００８９】ビット構成が×１ビット構成の場合または
一括テストモードの場合には、×１ビット構成選択信号
×１または一括テストモード信号φＡが“Ｈ”となるの
で、インバータＧ２２６の出力信号Ｅ０は“Ｌ”とな
り、インバータＧ２３１の出力信号／Ｅ０は“Ｈ”とな
る。このとき、第４スイッチは、データ出力信号線ＯＤ
０、／ＯＤ０へ信号を出力せず、図１３に示す第４セレ
クタから出力信号が出力される。
【００９０】ビット構成が×１ビット構成以外の場合
で、かつ一括テストモードでない場合には、×４、×
８、×１６ビット構成すべての場合において、第４スイ
ッチはデータ出力信号線ＯＤ、／ＯＤに出力信号を出力
する。
【００９１】ビット構成が×４ビット構成である場合に
は、×４ビット構成選択信号×４が“Ｈ”となるので、
インバータＧ２２６、Ｇ２２７、Ｇ２２８の出力信号Ｅ
０、Ｅ４、Ｅ１１、Ｅ１５が“Ｈ”となり、インバータ
Ｇ２３１、Ｇ２３２、Ｇ２３３の出力信号／Ｅ０、／Ｅ
４、／Ｅ１１、／Ｅ１５が“Ｌ”となる。したがって、
データ出力信号線ＯＤ０、／ＯＤ０、ＯＤ４、／ＯＤ
４、ＯＤ１１、／ＯＤ１１、ＯＤ１５、／ＯＤ１５を介
して出力信号がデータ出力回路ＭＡへ出力される。この
とき、他の出力データ線は高インピーダンス状態となっ
ている。
【００９２】次に、独立テストモードの場合には、テス
トモード信号ＴＥが“Ｈ”となるので、データ出力信号
線ＯＤの信号は“Ｌ”となる。一方、データ出力信号線
／ＯＤの信号は、データバスＤＢ、／ＤＢの信号が共に
“Ｌ”の場合にのみ、“Ｈ”となり、それ以外の場合に
は、“Ｌ”となる。すなわち、データバスのデータが不
一致の場合には、データ出力信号線ＯＤの信号は“Ｌ”
となり、データ出力信号線／ＯＤの信号は“Ｈ”とな
る。一致の場合には、データ出力信号線ＯＤの信号は
“Ｌ”となり、データ出力信号線／ＯＤの信号は“Ｌ”
となる。
【００９３】×８ビット構成の場合にも×４ビット構成
の場合と同様に第４スイッチは動作し、データ出力信号
線ＯＤ０、／ＯＤ０、ＯＤ２、／ＯＤ２、ＯＤ４、／Ｏ
Ｄ４、ＯＤ６、／ＯＤ６、ＯＤ８、／ＯＤ８、ＯＤ１
０、／ＯＤ１０、ＯＤ１２、／ＯＤ１２、ＯＤ１４、／
ＯＤ１４に第４スイッチから出力信号が出力される。ま
た、×１６ビット構成の場合には、すべてのデータ出力
信号線ＯＤ０〜ＯＤ１５、／ＯＤ０〜／ＯＤ１５に第４
スイッチから出力信号が出力される。
【００９４】次に、図１に示すデータ出力回路ＭＡにつ
いて詳細に説明する。図１７は、図１に示すデータ出力
回路の構成を示す回路図である。
【００９５】図１７において、データ出力回路は、ＮＡ
ＮＤゲートＧ２７１、Ｇ２７２、インバータＧ２７３、
Ｇ２７４、トランジスタＱ８１、Ｑ８２を含む。
【００９６】データ出力回路は、データ出力信号線ＯＤ
０〜ＯＤ１５、／ＯＤ０〜／ＯＤ１５により伝送される
信号に応じて、入出力パッドＤＱ０〜ＤＱ１５へ出力す
る。制御信号ＤＯＥは、データを出力するタイミングを
制御する信号である。制御信号ＤＯＥが“Ｈ”のとき、
データが出力され、“Ｌ”のとき、入出力パッドＤＱ０
〜ＤＱ１５は高インピーダンス状態となる。
【００９７】上記のように本実施例では、ビット構成に
応じたデータの選択をデータバスＤＢ０〜ＤＢ１５、／
ＤＢ０〜／ＤＢ１５の前にあるセレクタ部ＳＥＬ１〜Ｓ
ＥＬ４により行なっているので、不要なデータバスを用
いることがなくなっている。したがって、データバスで
の遅延のばらつきによるアクセス時間の増大を抑制する
ことができ、高速なアクセス動作を実現し、装置の動作
速度を改善することができる。また、不要なデータバス
を充放電しないため、低消費電力化も併わせて実現する
ことができる。上記の各効果は、通常動作だけでなく、
テストモードにおいても同様である。
【００９８】また、テストモード時に、通常の読出動作
に使用するデータバスと同一のデータバスを使用してテ
ストを行なうことができるので、アクセス時間のテスト
をテストモードを使って行なうことができる。
【００９９】また、上記実施例では、データバスとして
相補の信号線を用いているのでデータバスで伝送される
データバスが“Ｈ”の場合には、データバスＤＢの信号
が“Ｈ”となり、データバス／ＤＢの信号は“Ｌ”とな
る。また、データが“Ｌ”の場合には、データバスＤＢ
の信号は“Ｌ”となり、データバス／ＤＢの信号は
“Ｈ”となる。したがって、１対の信号線では、１つの
データが“Ｈ”または“Ｌ”であるという情報しか送れ
ない。しかし、本実施例では、データバスの前に、セレ
クタ部ＳＥＬ１〜ＳＥＬ４を備えているので、テストモ
ード時には、データが“Ｈ”で一致した場合には、デー
タバスＤＢの信号が“Ｌ”となり、データバス／ＤＢの
信号は“Ｈ”となる。また、データが“Ｌ”で一致した
場合には、データバスＤＢの信号は“Ｈ”となり、デー
タバス／ＤＢの信号は“Ｌ”となる。さらに、データが
不一致の場合には、データバスＤＢ、／ＤＢの信号は共
に“Ｌ”となる。したがって、テストモード時には、１
対の信号線で３つの情報を送ることができ、信号線の数
を削減することが可能となり、装置の高集積化を実現す
ることができる。
【０１００】また、上記の実施例では、一括テストの結
果が出力される入出力パッドＤＱ０以外のパッドには、
一括テストおよび独立テスト時に共に“Ｈ”の状態にな
ることはないので、データ出力回路ＭＡに送られるデー
タバスＤＢ、／ＤＢのうちデータバスＤＢの信号は
“Ｈ”になることはない。したがって、テストモード時
には、一括および独立のいずれの場合にもデータバスＤ
Ｂの信号を“Ｌ”に固定することができ、データ出力回
路ＭＡの回路規模を低減することができ、装置の高集積
化を実現することができる。また、データバスＤＢ、／
ＤＢの前で、“Ｌ”に信号を固定することにより、デー
タバスの充放電電流を低減することができ、装置の低消
費電力化を実現することが可能となる。さらに、接地電
位である“Ｌ”に信号の電位を固定しているので、その
電位用の電圧発生回路が不要となり、さらに回路規模を
低減することが可能となる。
【０１０１】さらに、上記の実施例では、テストモード
信号およびビット構成選択信号に応じて、選択されたビ
ット構成に応じてデータを出力したり、データの比較結
果を出力することができるので、ワイヤボンディング等
の最終工程に近い工程で、１つのチップで異なるビット
構成の装置や異なるテストモードの装置の作り分けが容
易に行なえるようになり、多品種の装置を低コストで製
造することができ、また、ユーザの多様なニーズに対し
ても迅速に対応することが可能となる。また、本発明は
ＤＲＡＭに限定されるものではなく、ＳＲＡＭ（Static
Random AccessMemory ）等のビット構成およびテスト
モードの切替を行なう半導体記憶装置にも同様に適用す
ることができる。
【０１０２】
【発明の効果】請求項１記載の半導体記憶装置において
は、不要なデータバスを使用することはないので、アク
セス時間を短縮し、かつ、装置の低消費電力化を実現す
ることが可能となる。
【０１０３】請求項２記載の半導体記憶装置において
は、テストモード時に不要なデータバスを使用すること
がないので、テスト時間が短縮化され、テスト時の装置
の低消費電力化を実現することが可能となる。
【０１０４】請求項３記載の半導体記憶装置において
は、テストモード時、１対の信号線により複数の情報を
伝送することができるので、信号線の数が削減され、装
置の高集積化を実現することができる。
【０１０５】請求項４記載の半導体記憶装置において
は、回路規模を低減することができ、装置の高集積化を
実現することができる。また、データバスの充放電電流
を低減することができるので装置の低消費電力化を実現
することができる。
【０１０６】請求項５記載の半導体記憶装置において
は、アドレス信号出力手段から複数のメモリセルアレイ
へアドレス信号を伝送する時間が短縮化され、装置の高
速化を実現することができる。
【０１０７】請求項６に記載の半導体記憶装置において
は、アドレス信号入力手段の配線とデータ入出力手段の
配線とが重なり合わないで、レイアウトが簡略化され、
装置の高集積化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置の構成を示
すブロック図である。
【図２】本発明の一実施例の半導体記憶装置の切換回路
の構成を示す回路図である。
【図３】図１に示すアドレス入力回路の構成を示す回路
図である。
【図４】図１に示すアドレス制御回路の構成を示す回路
図である。
【図５】図１に示すセレクタ部の構成を示すブロック図
である。
【図６】図５に示す第１セレクタの構成を示す回路図で
ある。
【図７】図５に示す第１スイッチの構成を示す回路図で
ある。
【図８】図５に示す第２セレクタの構成を示す回路図で
ある。
【図９】図５に示す第２スイッチの構成を示す回路図で
ある。
【図１０】図５に示す第３セレクタの構成を示す回路図
である。
【図１１】図５に示す第３スイッチの構成を示す回路図
である。
【図１２】図１に示すリードデータドライブ回路の構成
を示すブロック図である。
【図１３】図１２に示す第４セレクタの構成を示す回路
図である。
【図１４】図１１に示す第４スイッチの構成を示す第１
の回路図である。
【図１５】図１２に示す第４スイッチの構成を示す第２
の回路図である。
【図１６】図１２に示す第４スイッチの構成を示す第３
の回路図である。
【図１７】図１に示すデータ出力回路の構成を示す回路
図である。
【図１８】従来の半導体記憶装置の構成を示すブロック
図である。
【図１９】図１に示す試験論理回路およびデータ出力バ
ッファの構成を示す回路図である。
【符号の説明】
ＭＣ１〜ＭＣ４ メモリセルアレイ ＣＤ１〜ＣＤ４ コラムデコーダ ＰＡ１〜ＰＡ４ プリアンプ ＳＥＬ１〜ＳＥＬ４ セレクタ部 ＲＤ１〜ＲＤ４ ロウデコーダ ＡＢ アドレス入力回路 ＤＲＶＡ アドレス制御回路 ＤＲＶＤ リードデータドライブ回路 ＭＡ データ出力回路 ＤＢ０〜ＤＢ１５、／ＤＢ０〜／ＤＢ１５ データバス Ａ０〜Ａ１２ アドレスパッド ＤＱ０〜ＤＱ１５ 入出力パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古谷 清広 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ビット構成制御信号に応じて所定のビッ
    ト構成でデータの入出力を行なう半導体記憶装置であっ
    て、 前記データを記憶する記憶手段と、 前記ビット構成制御信号に応答して、前記記憶手段から
    出力されるデータを選択する選択手段と、 前記選択手段により選択されたデータを伝送するデータ
    バスと、 前記データバスにより伝送されたデータを出力する出力
    手段とを含む半導体記憶装置。
  2. 【請求項２】 テストモード制御信号に応じて所定のビ
    ット構成で記憶されたデータのテスト結果を出力する半
    導体記憶装置であって、 前記データを記憶する記憶手段と、 前記テストモード制御信号に応答して、前記記憶手段か
    ら出力されるデータを基に、前記ビット構成に応じて所
    定のテスト結果を出力するテスト手段と、 前記テスト手段のテスト結果を伝送するデータバスと、 前記データバスにより伝送されたテスト結果を出力する
    出力手段とを含む半導体記憶装置。
  3. 【請求項３】 データを記憶する記憶手段と、 ビット構成制御信号に応答して、前記記憶手段から出力
    されるデータを選択する選択手段と、 テストモード制御信号に応答して、前記記憶手段から出
    力されるデータを基に、所定のテスト結果を出力するテ
    スト手段と、 前記選択手段により選択されたデータまたは前記テスト
    手段のテスト結果を伝送するデータバスと、 前記データバスにより伝送されたデータまたはテスト結
    果を出力する出力手段とを含み、 前記選択手段は、選択されたデータを相補信号として前
    記データバスへ出力し、 前記テスト手段は、前記テスト結果を２ビットの信号と
    して前記データバスへ出力する半導体記憶装置。
  4. 【請求項４】 テスト結果を複数の相補信号に分散して
    出力する第１テスト手段と、 前記複数の相補信号と同数の相補信号を出力し、前記テ
    スト結果を複数の相補信号のうちの１つの相補信号に一
    括して出力し、前記テスト結果を出力しない他の相補信
    号の一方の信号を前記第１テスト手段の相補信号の電位
    と等しい電位に固定して出力する第２テスト手段と、 前記第１または第２テスト手段の相補信号を受け、前記
    テスト結果を出力する出力手段とを含む半導体記憶装
    置。
  5. 【請求項５】 分割して配置された複数のメモリセルア
    レイと、 前記メモリセルアレイから所定のメモリセルを選択する
    アドレス信号を前記メモリセルアレイに出力するアドレ
    ス信号出力手段とを含み、 前記アドレス信号出力手段は、前記複数のメモリセルア
    レイからほぼ等しい距離になるように配置される半導体
    記憶装置。
  6. 【請求項６】 分割して配置された複数のメモリセルア
    レイと、 アドレス信号を入力するためのアドレス信号入力手段
    と、 データの入出力を行なうためのデータ入出力手段とを含
    み、 前記複数のメモリセルアレイは、第１および第２領域に
    分けられ、 前記アドレス信号入力手段は、前記第１領域に含まれる
    前記複数のメモリセルアレイの間に配置され、 前記データ入出力手段は、前記第２領域に含まれる前記
    複数のメモリセルアレイの間に配置される半導体記憶装
    置。
JP5229996A 1993-09-16 1993-09-16 半導体記憶装置 Withdrawn JPH0785655A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5229996A JPH0785655A (ja) 1993-09-16 1993-09-16 半導体記憶装置
US08/301,754 US5537351A (en) 1993-09-16 1994-09-07 Semiconductor memory device carrying out input and output of data in a predetermined bit organization
KR1019940022929A KR0155298B1 (ko) 1993-09-16 1994-09-12 소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5229996A JPH0785655A (ja) 1993-09-16 1993-09-16 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH0785655A true JPH0785655A (ja) 1995-03-31

Family

ID=16900973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5229996A Withdrawn JPH0785655A (ja) 1993-09-16 1993-09-16 半導体記憶装置

Country Status (3)

Country Link
US (1) US5537351A (ja)
JP (1) JPH0785655A (ja)
KR (1) KR0155298B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403152B1 (ko) * 1999-12-17 2003-10-30 닛본 덴끼 가부시끼가이샤 반도체기억장치
JP2008192253A (ja) * 2007-02-06 2008-08-21 Ricoh Co Ltd 半導体記憶装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
US5898856A (en) 1995-09-15 1999-04-27 Intel Corporation Method and apparatus for automatically detecting a selected cache type
KR0172372B1 (ko) * 1995-12-22 1999-03-30 김광호 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법
JP3839869B2 (ja) * 1996-05-30 2006-11-01 株式会社ルネサステクノロジ 半導体記憶装置
EP0818787A3 (en) * 1996-07-11 1999-08-25 Texas Instruments Inc. Improvements in or relating to semiconductor devices
JP4044663B2 (ja) * 1998-02-25 2008-02-06 富士通株式会社 半導体装置
JP3996267B2 (ja) * 1998-05-12 2007-10-24 エルピーダメモリ株式会社 半導体記憶装置
US8571901B2 (en) * 2002-02-28 2013-10-29 U-Haul International, Inc. Automated self-storage reservation and management system
KR100706226B1 (ko) * 2003-06-19 2007-04-11 삼성전자주식회사 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치
US20060161743A1 (en) * 2005-01-18 2006-07-20 Khaled Fekih-Romdhane Intelligent memory array switching logic
KR100682694B1 (ko) * 2005-05-09 2007-02-15 주식회사 하이닉스반도체 반도체 메모리 장치
US7339841B2 (en) * 2005-09-16 2008-03-04 Infineon Technologies Ag Test mode method and apparatus for internal memory timing signals
KR20080079051A (ko) * 2007-02-26 2008-08-29 삼성전자주식회사 반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치
KR20120119532A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 테스트 방법
US9390772B2 (en) 2012-05-22 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device including option pads for determining an operating structure thereof, and a system having the same
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257999A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
US4956811A (en) * 1987-09-16 1990-09-11 Hitachi, Ltd. Semiconductor memory
JPH0697560B2 (ja) * 1987-11-19 1994-11-30 三菱電機株式会社 半導体記憶装置
JPH02146199A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体記憶装置のテスト回路
JP2812004B2 (ja) * 1991-06-27 1998-10-15 日本電気株式会社 スタティック型ランダムアクセスメモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403152B1 (ko) * 1999-12-17 2003-10-30 닛본 덴끼 가부시끼가이샤 반도체기억장치
JP2008192253A (ja) * 2007-02-06 2008-08-21 Ricoh Co Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US5537351A (en) 1996-07-16
KR950009712A (ko) 1995-04-24
KR0155298B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
JPH0785655A (ja) 半導体記憶装置
US5226009A (en) Semiconductor memory device supporting cache and method of driving the same
JP4877894B2 (ja) 半導体装置
US5367492A (en) Semiconductor memory device providing reduced test time
JP2000195255A (ja) メモリ装置
JPH11162174A (ja) 同期型半導体記憶装置
JP2000243086A (ja) 半導体記憶装置
US6687174B2 (en) Semiconductor memory device capable of switching output data width
JP3918317B2 (ja) 半導体記憶装置
JP3291206B2 (ja) 半導体記憶装置
US5136543A (en) Data descrambling in semiconductor memory device
JP4421045B2 (ja) 半導体集積回路
JPH05198164A (ja) ブロック選択機能を有する低消費電力形半導体メモリー装置
KR100294965B1 (ko) 입/출력장치의구성방법및그회로
US5623447A (en) Semiconductor memory device having a plurality of I/O terminal groups
JPH08339687A (ja) マルチバンク形の半導体メモリ装置
JPH08315569A (ja) 半導体記憶装置、及びデータ処理装置
US6330198B1 (en) Semiconductor storage device
US6466509B1 (en) Semiconductor memory device having a column select line transmitting a column select signal
US6452861B1 (en) Semiconductor memory device allowing simultaneous inputting of N data signals
JPH09231760A (ja) 半導体記憶装置
JP2014170605A (ja) 半導体装置
JP4633835B2 (ja) 半導体集積回路
JPH04281287A (ja) 半導体記憶装置
JP2003077299A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001128